KR100432973B1 - 반도체 메모리 장치의 내부 전원 전압 발생 회로 - Google Patents

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Abstract

본 발명은 반도체 장치의 내부 전원 전압 발생 회로에 관한 것으로, 외부로부터 전원 전압과 내부 공급 전원 전압을 인가받고, 이를 비교하여 비교신호를 출력하는 비교부와; 상기 비교신호에 응답하여 출력단으로 공급되는 전압을 제어하는 출력제어부와; 상기 비교부와 접지사이에 병렬 연결된 제 1 방전부와 제 2 방전부를 포함하며, 상기 1 방전부는 외부로부터 인가된 기준전압에 따라 상기 비교부의 전류를 접지로 흘려보내며; 스탠바이 모드시 동작되는 메모리 장치의 동작 여부를 검출하고, 검출된 상태에 따른 제 1 검출신호를 발생하는 제 1 검출부와; 스탠바이 모드시 상기 제 1 제어신호가 비활성화되고, 상기 펄스 신호가 활성화될 때, 제 2 검출신호를 발생하는 제 2 검출 수단과; 상기 제 2 검출신호가 활성화 구간인 동안, 상기 제 2 방전부가 상기 비교부의 전류를 접지로 흘려 보낼 수 있도록 하기 위한 전류 방전 제어부를 포함한다. 따라서, 본 발명의 내부 전원 전압 발생 회로는 스탠바이 모드시 행 어드레스 스트로브 신호에 동기되어 발생되는 제어신호가 비활성화되고, 열 어드레스 스트로브 신호에 동기되고 발생된 펄스신호가 활성화되는 것을 감지하여, 내부 전원 전압 회로에서 방전되는 전류량을 조절하므로써, 스탠바이 모드시 동작되는 주변회로에 기인된 내부 전원전압의 딥현상을 빠르게 복구할 수 있어, 상기 스탠바이 모드에서 액티브 모드로 전환될 때, 안정적인 내부 전원 전압을 공급할 수 있다.

Description

반도체 메모리 장치의 내부 전원 전압 발생 회로
본 발명은 내부 전원 전압 발생 회로에 관한 것으로, 좀 더 구체적으로는 스탠바이(stand by)모드시 동작되는 반도체 장치용 내부 전원 전압 발생 회로에 관한 것이다.
최근 반도체 메모리 장치의 집적도 향상을 위하여 소자의 극소형화와 저전력 동작이 요구되어 왔다. 그럼에 따라 외부 전원 전압의 강압된 내부 전원 전압의 사용은 중요한 문제로 인식되어 가고 있다. 그런데, 반도체 메모리 소자가 매우 고밀도화될 때, 외부로부터 인가되는 전압(예컨대, 5V)을 그대로 사용하게 되면 모스 트랜지스터들의 소스와 드레인간의 펀치 쓰루(punch through) 및 트랜지스터들의 게이트 산화막의 열화등과 같은 문제들이 발생한다. 그러므로 상기와 같은 문제를 해결하기 위하여 상기 외부 전원 전압을 내부 전원 전압(예컨대, 3V∼4V)으로 변환하는 내부 전원 전압 발생 회로가 사용되어 왔다.
일반적으로, 반도체 메모리가 스탠바이 모드(standby mode)시에서는, 내부의 전원 전압을 소모하는 요소는 존재하지 않아야 한다. 그러나 실제로는 반도체 메모리 장치의 동작을 안정화 하기 위하여 내부의 다른 전원 전압 공급장치의 일부 구동회로가 동작하고 있다. 또한 일부 주변회로들이 동작함에 따라 반도체 메모리 장치가 스탠바이 모드임에도 불구하고 계속해서 전류를 소모하며, 이로인해 내부 전원 전압은 강하된다. 이러한 반도체 메모리 장치의 스탠바이 모드시 소모되는 전류로 인해 강하되는 내부 전원 전압을 보상하기 위하여 스탠바이 모드시 동작되는 다른 종속 내부 전원 전압 공급 장치의 동작을 검출하여 내부 전원 전압 공급 장치의 구동 능력을 강화하였다. 그러나 메모리 장치내의 일부 주변 회로가 동작될 때 소모되는 전류를 완전하게 보상할 수는 없었다.
도 1은 반도체 메모리 장치의 주변장치 모듈의 연결 상태를 나타내는 블록도가 도시되어 있다.
도 2는 도 1의 동작상태를 나타내는 타이밍도가 도시되어 있다.
도 1 및 도 2를 참조하면, 제 1 메모리 장치(U1) 및 제 3 메모리 장치(U3)와 제 2 메모리 장치(U2) 및 제 4 메모리 장치(U4)가 각각 데이터 입출력을 공유하는 반도체 메모리 장치의 모듈(module)로서 나타나 있다.
상기 제 1 메모리 장치(U1) 및 제 2 메모리 장치(U2)가 활성화 상태일 때, 제 3 메모리 장치(U3) 및 제 4 메모리 장치(U4)는 비활성화된다. 다시 말하면,
Figure kpo00001
가 로우레벨이고,
Figure kpo00002
도 로우레벨일 때, 상기 제 3 메모리 장치(U3) 및 제 4 메모리 장치(U4)는
Figure kpo00003
신호들이 하이레벨로서 스탠바이 상태를 유지한다. 이때, 상기 메모리 장치들(U3, U4)의 열 어드레스 스트로브 신호
Figure kpo00004
들이 상기 메모리 장치들(U1, U2)의 동작에 따라 동작하므로, 상기 메모리 장치들(U3, U4)내의 전류가 계속해서 소모되어 내부의 전원 전압은 강하하게 된다. 그러면 상기 강하된 전압으로 인해 다음에 제 3 및 제 4 메모리 장치는 활성 상태(active)로 진입하게 되어도 동작되지 않는 문제점이 발생하게 된다.
이때, 상기 제 1 및 제 2 메모리 장치들(U1, U2)이 비활성상태로 되고, 상기 제 3 및 제 4 메모리 장치들(U3, U4)이 활성화되는 시간은 작아야만 한다. 즉 스탠바이 모드시 상기 메모리 장치들(U3, U4)의 강하된 전압에 의해 생긴 내부 전원 전압의 딥(dip)을 빠르게 복구할 필요가 생긴다. 예컨대, 상기 메모리 장치들(U3, U4)이 스탠바이 모드에서 액티브 모드로 전환되려면, 상기
Figure kpo00005
및
Figure kpo00006
그리고
Figure kpo00007
및
Figure kpo00008
가 활성화된 상태에 있어야 한다. 그러나, 도 2의 타이밍도 상에서 볼 수 있듯이,
Figure kpo00009
및
Figure kpo00010
가 비활성화된 상태에 있으므로, 상기 메모리 장치들(U3, U4)는 동작하지 않는 문제점이 있다.
그러므로, 종래 내부 전원 전압 발생 회로는 스탠바이 모드시 소모되는 전류로 인해 내부전원 전압의 딥이 발생된다. 그리고 상기 딥을 복구하기 위해서도 많은 시간이 소모되므로 고속을 요하는 반도체 메모리 장치에서는 적합하지 않은 문제점이 발생하게 된다.
본 발명은 목적은 스탠바이 모드에서 액티브 모드로 변환시 내부 전원 전압의 딥을 빠르게 복구할 수 있고, 그에 따라 모드 전환시 소요되는 시간을 줄일 수 있는 반도체 메모리 장치용 내부 전원 전압 발생 회로를 제공함에 있다.
도 1은 반도체 메모리 장치의 주변회로 모듈 연결 상태를 도시한 블록도;
도 2는 종래 실시예에 따른 동작 타이밍도;
도 3은 본 발명의 실시예에 따른 내부 전원 전압 발생 회로의 구성을 보여주는 블록도;
도 4는 도 3에 연결되는 제 1 버퍼, 제 2 버퍼, 제 2 검출회로의 구성을 개략적으로 보여주는 블록도;
도 5는 도 4의 제 2 검출 회로를 상세하게 보여주는 회로도;
도 6A는 본 발명의 실시예에 따른 동작 타이밍도;
도 6B는 종래와 본 발명에 따른 내부 전원 전압의 복구 시간을 보여주는 비교 파형도;
* 도면의 주요 부분에 대한 부호의 설명
10 : 비교부 20 : 출력제어부
30 : 제 1 방전부 40 : 제 2 방전부
50 : 제 1 검출부 60 : 제 2 검출부
70 : 방전 제어부
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 일 특징에 의하면, 외부로부터 인가된 행 어드레스 스트로브 신호에 동기되어 제 1 제어신호를 발생하는 제 1 버퍼와, 외부로부터 인가된 열 어드레스 스트로브 신호에 동기되어 펄스신호를 발생하는 제 2 버퍼를 포함하고, 외부로부터 인가되는 외부 공급 전원을 내부 공급 전원으로 변환하기 위한 반도체 메모리 장치의 내부 전원 전압 발생 회로에 있어서, 외부로부터 전원 전압과 내부 공급 전원 전압을 인가받고, 이를 비교하여 비교신호를 출력하는 비교 수단과; 상기 비교신호에 응답하여 출력단으로 공급되는 전압을 제어하는 출력 제어 수단과; 상기 비교 수단과 접지사이에 병렬 연결된 제 1 방전 수단과 제 2 방전 수단을 포함하며, 상기 1 방전 수단은 외부로부터 인가된 기준전압에 따라 상기 비교 수단의 일정양의 전류를 접지로 흘려 보내며; 스탠바이 모드시 동작되는 메모리 장치의 동작 여부를 검출하고, 검출된 상태에 따른 제 1 검출 신호를 발생하는 제 1 검출 수단과; 스탠바이 상태시 상기 제 1 제어신호가 비활성화되고, 상기 펄스 신호가 활성화될 때, 제 2 검출신호를 발생하는 제 2 검출 수단과; 상기 제 2 검출신호가 활성화 구간인 동안, 상기 제 2 방전 수단이 상기 비교 수단의 전류를 접지로 흘려 보낼 수 있도록 하기 위한 전류 방전 제어 수단을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 제 2 검출 수단은 상기 제 1 제어신호와 상기 펄스 신호를 입력받아 상기 제 1 제어신호가 비활성화되고 상기 펄스 신호가 활성화 될 때, 활성화되는 입력신호를 출력하는 입력수단과; 상기 입력신호를 지연시켜 지연신호를 발생하는 지연 수단과; 상기 지연신호와 상기 입력 신호를 인가받아, 이를 조합하여 출력하는 조합 수단을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 입력 수단은 상기 제 1 제어신호를 반전시키기 위한 제 1 인버터와; 상기 제 1 인버터의 출력단에 접속되는 일입력단과, 상기 펄스 신호가 인가되는 타입력단과, 입력신호를 출력하는 출력단으로 구성된 제 1 낸드 게이트를 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 지연 수단은 상기 입력 수단의 출력단과 상기 조합 수단의 일입력단 사이에 직렬 접속된 두개의 인버터들을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 전류 방전 제어 수단은 상기 지연 수단의 출력단이 접속되는 일입력단과, 상기 입력 수단의 출력단과 접속되는 타입력단과, 제 2 검출신호가 출력되는 출력단으로 구성된 제 2 낸드 게이트를 포함한다.
(실시예)
본 발명의 신규한 내부 전원 전압 발생 회로는 스탠바이 모드에서, 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호에 동기되어 발생되는 제어신호들을 이용하여 많은 전류의 양을 한꺼번에 방전시킨다. 그로 인해 내부 전원 전압의 딥은 보다 빨리 복구되어 보다 안정된 레벨에서 스탠드 모드에서 액티브 모드로 변환할 수 있다.
이하 본 발명의 바람직한 실시예에 따른 참고도면들 도 3 내지, 도 4, 도 5, 그리고 도 6에 의거하여 설명하면 다음과 같다.
도 3은 내부 전원 전압 발생 회로의 구성을 나타내는 블록도가 도시되어 있다.
도 3을 참조하면, 상기 내부 전원 전압 발생 회로는 비교부(10), 출력제어부(20), 제 1 방전부(30), 제 2 방전부(40), 제 1 검출부(50), 제 2 검출부(60), 그리고 전류 방전 제어부(70)를 구비하고 있다.
상기 비교부(10)는 기준전압(Vref)과 내부 전원 전압(IVC)을 비교하여 비교신호(Vcom)를 출력하고, 상기 출력제어부(11)는 상기 비교신호(Vcom)에 의하여 외부 공급 전압(EVC)을 내부 전원 전압(IVC)으로 변환하여 출력한다. 이때, 상기 비교부(10)로부터 접지로 방전되는 전류량은 상기 제 1 방전부(30)와 제 2 방전부(40)로 인해 조절된다. 특히 상기 제 2 방전부(60)는 상기 제 1 검출부(50)와 제 2 검출부(60)로 발생된 검출신호들을 조합하는 전류 방전 제어부로 인해 동작이 결정된다. 그리고 상기 검출신호들중 어느하나라도 하이레벨이면 상기 제 2 방전부(60)는 상기 비교부(10)의 일정양 전류를 접지로 흘려 보낸다. 만일, 제 1 방전부(50)와 제 2 방전부(60)가 둘다 동작하게 되면 제 1 방전부(50) 홀로 동작할 때보다 많은 양의 전류를 접지로 흘려 보낼 수 있다.
도 3을 참고하면, 상기 비교부(10)는 소오스들에 각각 외부 전원 전압(EVC)이 인가되고, 게이트들이 공통으로 접속되고, 드레인과 게이트가 상호 접속된 PMOS 트랜지스터들(M1, M2)과, 드레인들이 상기 PMOS 트랜지스터들(M1, M2)의 드레인들과 각각 접속되고, 게이트에 기준전압(Vref)과 내부 전원 전압(IVC)이 인가되고, 소오스들은 서로 접속된 NMOS 트랜지스터들(M3, M4)을 포함한다.
그리고 상기 제 1 방전부(30)와 상기 제 2 방전부(40)는 상기 비교부(10)와 접지(VSS) 사이에 병렬 접속되어 있다. 상기 제 1 방전부(30)는 게이트에 기준전압(Vref)이 인가되는 NMOS 트랜지스터(M6)를 구비하며, 상기 제 2 방전부(40)는 게이트에 상기 전류 방전 제어부(70)의 출력신호가 인가되는 NMOS 트랜지스터(M7)를 구비한다.
상기 비교부(10)의 동작을 설명하면, 먼저 기준전압(Vref)과 내부 전원 전압(IVC)을 비교하여 비교신호(Vcom)를 출력한다. 예컨대, 기준전압(Vref)이 내부 전원 전압(IVC)보다 크면, 상기 트랜지스터(M3)는 턴온되고, 따라서 상기 트랜지스터(M3)의 드레인이 접속된 노드(N1)가 로우레벨이 되고, 로우레벨의 비교신호(Vcom)가 출력된다. 반대로, 상기 기준 전압(Vref)이 내부 전원 전압(IVC)보다 작으면, 상기 트랜지스터(M4)가 도통되고, 따라서 상기 트랜지스터(M4)의 드레인이 접속된 노드(N2)가 로우레벨로 챠지된다. 따라서, 상기 트랜지스터(M1)가 도통되어 상기 노드(N1)이 외부 전원 전압(EVC)레벨로 챠지되므로 하이레벨의 비교신호(Vcom)가 출력된다.
상기 출력 제어부(20)는 소오스와 드레인이 각각 외부 전원 전압 단자와 내부 전원 전압 단지에 접속되고, 게이트가 상기 제 1 노드(N1)에 접속되어 상기 비교신호(Vcom)를 인가받는 PMOS 트랜지스터(M5)를 구비하고 있다.
상기 비교신호(Vcom)가 하이레벨일 때, 상기 트랜지스터(M5)는 턴오프되어 이전 내부 전원 전압(IVC)레벨을 그대로 유지한다. 그리고 상기 비교신호(Vcom)가 로우레벨일 때는 상기 트랜지스터(M5)는 턴온되어 외부 전원 전압(EVC)을 내부 전원 전압(IVC)으로 변환하여 출력한다.
그리고 상기 제 1 방전부(30)와 상기 제 2 방전부(40)는 상기 비교부(10)와 접지(VSS) 사이에 상호 병렬 접속되어 있다. 상기 제 1 방전부(30)는 게이트에 기준전압(Vref)이 인가되는 NMOS 트랜지스터(M6)를 구비하며, 상기 제 2 방전부(40)는 게이트에 상기 전류 방전 제어부(70)의 출력단이 접속되는 NMOS 트랜지스터(M7)를 구비한다.
상기 제 1 전류방전부(30)는 상기 비교부(10)로 부터 방전되는 전류량을 일정하게 접지로 흐르게 하고, 상기 제 2 전류 방전부(40)는 상기 비교부(10)로부터 방전되는 전류량을 조절한다. 즉, 상기 기준전압(Vref)이 인가될 때 상기 트랜지스터(M6)는 온되어 상기 비교부(10)로부터의 일정 전류양을 접지로 방전한다. 이때, 상기 기준전압(Vref)의 크기가 클 수록 상기 트랜지스터(M6)는 완전 도통되고, 상기 도통상태에 비례하여 방전되는 전류양도 많아진다. 또한, 상기 제 2 방전부(40)는 상기 제 1 검출부(50)와 제 2 검출부(60)로부터 발생되는 검출신호들(CK, PCSTBE) 중 하나라도 하이레벨이 되면 상기 비교부(10)의 전류를 접지로 흘려 보낸다.
상기 제 2 방전부(40)의 트랜지스터(M7)가 턴온 되면, 상기 제 1 방전부(30)만 턴온되었을 때보다 더 많은 양의 전류를 방전하므로써, 내부 전원 전압(IVC)의 딥을 빠르게 복구할 수 있다.
제 1 검출부(50)는 펌핑전압 감지부(50a)와 역전압 감지부(50b), 그리고 오아게이트(50c)로 구성된다. 상기 오아게이트(50c)의 입력단은 상기 펌핑전압 감지부(50a)의 출력단 및 상기 역전압 감지부(50b)의 출력단이 각각 접속되고, 그것의 출력단으로 클럭신호(CK)를 출력한다.
상기 펌핑전압 감지부(50a) 및 역전압 감지부(50b)의 회로구성 및 동작은 당분야에 공지된 기술이므로 생략한다.
도 4는 도 3에 연결되는 버퍼들과 제 2 검출부의 구성을 보여주는 블록도가 도시되어 있다.
도 5는 상기 제 2 검출부의 구성을 상세하게 보여주는 회로도가 도시되어 있다.
도 4와 도 5를 참고하면, 본 발명의 제 2 검출부(60)는 입력부(61), 지연부(62), 그리고 조합부(63)로 구성된다. 상기 제 2 검출부(60)의 입력부(61)에 인가되는 신호들(PR, PCM)은 외부로부터 인가된 행 어드레스 스트로브 신호
Figure kpo00011
에 동기되어 발생되는 제어신호(PR)와, 열 어드레스 스트로브 신호
Figure kpo00012
에 동기되어 발생되는 펄스신호(PCM)이다.
상기 입력부(61)에 제 1 제어신호(PR)가 인가되면, 그것의 반전신호를 출력하는 인버터(61a)와 상기 반전신호와 펄스신호(PCM)를 입력받아 조합된 신호(S1)를 출력하는 낸드게이트(61b)로 구성된다. 그리고, 상기 지연부(62)는 두 개의 인버터들(62a, 62b)이 직렬로 접속되어 상기 조합된 신호(S1)를 지연시키며, 상기 조합부(63)는 상기 입력부(61)로 부터의 조합신호(S1)와 상기 지연부(62)로 부터의 지연된 신호(DS1)를 입력받아 이를 조합하는 낸드게이트(63a)로 구성된다.
상기 제 2 검출부(60)의 동작을 설명하면, 상기 제 1 제어신호(PR)가 비활성화 상태 즉, 논리 ″0″ 이고, 상기 펄스 신호가 논리 ″1″ 일 때, 상기 인버터(61a)로부터 논리 ″1″의 신호가 출력된다. 상기 인버터(61a)로 부터 출력되는 논리 ″1″의 신호와 상기 논리 ″1″의 펄스 신호(PCM)로 인해, 상기 낸드 게이트(61b)에서 출력되는 신호는 논리 ″0″의 신호이다. 한편, 지연부(62)는 상기 입력부(61)로 부터의 상기 논리 ″0″의 신호를 지연시켜 출력한다. 상기 조합부(63)는 상기 논리 ″0″의 지연신호(DS1)와 상기 입력부(61)로 부터의 논리 ″0″의 신호를 입력받아 논리 ″1″의 제 2 검출신호(PCSTBE)를 출력한다. 결과적으로, 상기 제 2 검출부(60)는 상기 제 1 제어신호(PR)가 비활성화 상태이고, 펄스신호(PCM)가 활성화 상태인 경우만 활성화 상태의 제 2 검출신호(PCSTBE)를 출력한다.
도 6A는 상기 제 2 검출부의 동작상태를 나타내는 타이밍도이다.
도 6A를 참고하면, 제 1 구간은 도 1의 제 1 메모리 장치(U1)와 제 2 메모리 장치(U2)들이 액티브 상태일 때이며, 제 2 구간은 제 3 메모리 장치(U3)와 제 4 메모리 장치(U4)들이 스탠바이 상태일 때이다. 제 2 구간에서 로우 어드레스 스트로브 신호
Figure kpo00013
가 비활성화될 때 칼럼 어드레스 스트로브 신호
Figure kpo00014
는 활성화된다. 이때, 제 2 검출부(60)는 상기 로우 어드레스 신호
Figure kpo00015
에 동기되어 발생된 제어신호(PR)의 비활성화 구간과, 상기 칼럼 어드레스 스트로브 신호
Figure kpo00016
에 동기되어 발생되는 펄스 신호(PCM)를 인가받아 하이레벨의 제 2 검출신호(PCSTBE)를 발생한다. 상기 하이레벨의 제 2 검출신호(PCSTBE)로 인해 상기 전류 방전 제어부(70)는 논리 ″1″의 신호를 출력하고, 이에 따라 상기 제 2 방전부(40)는 턴온되어 상기 비교부(10)의 전류를 상기 제 1 방전부(30)와 함께 접지로 흘려 보낸다.
그러므로 상기 제 1 방전부(30)와 제 2 방전부(40)가 한꺼번에 상기 비교부(10)의 전류를 접지로 방전하기 때문에 내부 전원 전압의 딥은 빠르게 복구된다.
도 6B는 종래와 본 발명의 실시예에 따른 내부 전원 전압의 복구 시간을 보여주는 파형도가 도시되어 있다.
도 6B에 도시된 바와 같이, 종래의 내부 전원 전압(IVC)의 딥을 복구하는 시간보다 본 발명의 내부 전원 전압(IVC)의 딥을 복구하는 더 시간이 짧은 것을 볼 수 있다. 그로 인해 내부 전원 전압의 딥이 빨리 복구되어 스탠바이 모드에서 액티브 모드로의 변환시 소요되는 시간을 줄일 수 있다.
본 발명은 스탠바이 상태시 행 어드레스 스트로브 신호에 동기되어 발생되는 제어신호의 비활성 상태와 칼럼 어드레스 스트로브 신호에 동기되어 발생되는 펄스 신호의 활성화 상태를 감지하여 내부 전원 전압 발생 회로에서 방전되는 전류의 양을 조절함으로써, 스탠바이 모드시 동작되는 주변 회로에 기인된 내부 전원 전압의 딥현상을 빠르게 복구할 수 있어, 안정적인 내부 전원 전압을 공급할 수 있는 효과가 있다.

Claims (5)

  1. 외부로부터 인가된 행 어드레스 스트로브 신호에 동기되어 제 1 제어신호를 발생하는 제 1 버퍼와, 외부로부터 인가된 열 어드레스 스트로브 신호에 동기되어 펄스신호를 발생하는 제 2 버퍼를 포함하고, 외부로부터 인가되는 외부 공급전원을 내부 공급전원으로 변환하기 위한 반도체 메모리 장치의 내부 전원 전압 발생 회로에 있어서,
    외부로부터 전원 전압과 내부 공급 전원 전압을 인가받고, 이를 비교하여 비교신호를 출력하는 비교 수단과;
    상기 비교신호에 응답하여 출력단으로 공급되는 전압을 제어하는 출력 제어 수단과;
    상기 비교 수단과 접지사이에 병렬 연결된 제 1 방전 수단과 제 2 방전 수단을 포함하며,
    상기 1 방전 수단은 외부로부터 인가된 기준전압에 따라 상기 비교 수단의 일정양 전류를 접지로 흘려 보내며;
    스탠바이 모드시 동작되는 메모리 장치의 동작 여부를 검출하고, 검출된 상태에 따른 제 1 검출신호를 발생하는 제 1 검출 수단과;
    스탠바이 모드시 상기 제 1 제어신호가 비활성화되고, 상기 펄스 신호가 활성화될 때, 제 2 검출신호를 발생하는 제 2 검출 수단과;
    상기 제 2 검출신호가 활성화 구간인 동안, 상기 제 2 방전 수단이 상기 비교 수단의 전류를 접지로 흘려 보낼 수 있도록 하기 위한 전류 방전 제어 수단을 포함하는 내부 전원 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 제 2 검출 수단은 상기 제 1 제어신호와 상기 펄스 신호를 입력받아 상기 제1 제어신호가 비활성화되고 상기 펄스 신호가 활성화 될때, 활성화되는 입력신호를 출력하는 입력 수단과;
    상기 입력신호를 지연시켜 지연신호를 발생하는 지연 수단과;
    상기 지연신호와 상기 입력 신호를 인가받아, 이를 조합하여 출력하는 조합 수단을 포함하는 내부 전원 전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 입력 수단은 상기 제 1 제어신호를 반전시키기 위한 제 1 인버터와;
    상기 제 1 인버터의 출력단에 접속되는 일입력단과, 상기 펄스 신호가 인가되는 타입력단과, 입력신호를 출력하는 출력단으로 구성된 제 1 낸드 게이트를 포함하는 내부 전원 전압 발생 회로.
  4. 제 2 항에 있어서,
    상기 지연 수단은 상기 입력 수단의 출력단과 상기 조합 수단의 일입력단 사이에 직렬 접속된 두개의 인버터들을 포함하는 내부 전원 전압 발생 회로.
  5. 제 1 항에 있어서,
    상기 전류 방전 제어 수단은 상기 지연수단의 출력단이 접속되는 일입력단과, 상기 입력 수단의 출력단과 접속되는 타입력단과, 제 2 검출신호가 출력되는 출력단으로 구성된 제 2 낸드 게이트를 포함하는 내부 전원 전압 발생 회로.
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