KR950012454A - 다수의 내부 전원을 갖는 동적 메모리장치 - Google Patents

다수의 내부 전원을 갖는 동적 메모리장치 Download PDF

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Abstract

동작 전압으로서 내부 메모리 회로에 공급되고 장치에 인가된 외부 전원 전압보다 더 작은 내부 전원 전압을 발생하는 내부 전원 회로를 갖는 동적 메모리 장치가 기술된다. 내부 전원 회로는 기준 전압에 응답하여 내부 전원 전압을 안정시키는 미분 증폭기를 포함하고, 미분 증폭기를 통해 흐르는 전류는 대기 모드 동안의 제1값, 액티브 모드의 복원(리플레쉬)동작과 데이타 감지 동작 동안의 제 1값보다 더 큰 제2값, 액티브 모드의 다른 동작 동안에 제2값 보다 더 작지만 제 1값 보다 더 큰 제3값으로 제어된다.

Description

다수의 내부 전원을 갖는 동적 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제1도에 도시된 메모리 장치의 배열을 도시한 블럭도.
제4도는 본 발명의 다른 실시예에 따른 DRAM을 도시한 회로도.

Claims (10)

  1. 대기 모드와 액티브 동작 모드를 갖는 반도체 메모리 장치에 있어서, 상기 액티브 동작 모드는 상기 액티브 동작 모드의 시작을 따르는 제1주기와 상기 제1주기 뒤의 제2주기를 포함하고, 상기 메모리 장치은 상기 메모리 회로에 내부 전원 전압을 공급하고 발생하는 메모리 회로와 내부 전원 회로를 포함하고, 상기 내부 전원 전압은상기 메모리 장치에 공급된 외부 전원 전압보다 더 작고, 상기 내부 전원 회로는 상기 전원 회로를 통해 흐르는 전류에 대한 응답 속도를 갖는 소정의 레벨로 상기 내부 전원 전압을 안정화시키는 전원 회를 포함하고 전류 제어 회로는 상기 대기 모드 동안에 상기 전원 회로를 통해 흐르는 상기 전류를 제1값, 상기 제1주기의 상기 액티브 동작 모드 동안에 상기 제1값보다 더 큰 제2값, 상기 제2주기의 상기 액티브 동작 모드 동안에 상기 제2값보다 더 작고 상기 제1값 보다 더 큰 제3값으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 회로는 비액티브 레벨로부터 액티브 레벨까지 제어 신호의 변화에 응답하여 제1신호와 제2신호를 발생하는 타이밍 제어 신호를 포함하고, 상기 제1신호는 상기 제1주기 동안에 액티브 레벨을 가정하고 상기 제2제어 신호는 상기 제1 및 제2주기를 커버하는 주기 동안에 액티브 레벨을 갖고, 상기 전류 제어 회로는 상기 전류를 상기 제1, 제2 및 제3 값으로 각각 변경하도록 상기 제1 및 제2 신호에 응답하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제어 신호는 열 어드레스 스트로브 신호이고 상기 배액티브 레벨로부터 상기 액티브 레벨까지의 상기 열 어드레스 스트로브 신호의 상기 변화는 상기 액티브(active)동작 모드를 시작하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 전원 회로는 제1, 제2 및 제 3전류전원을 포함하고 상기 전류 제어 회로는 상기 대기 모드와 상기 액티브 동작 모드 동안에 상기 제1전류원을 구동하고 상기 제1주기의 상기 액티브 동작 모드 동안에 상기 제2 및 제3 전류원을 구동시키고 상기 제2주기의 상기 액티브 동작 모드 동안에 상기 제3 전류원을 구동시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 액티브 동작 모드는 더우기 상기 제2주기후에 제3주기를 포함하고 상기 전류 제어 회로는 더우기 상기 전원 회로를 통해 흐르는 상기 전류를 상기 제3주기의 상기 액티브 동작 모드 동안에 상기 제 3값보다 더 작고 상기 제1값 보다 더 큰 제 4값으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 전원 회로는 제1, 제2, 제3 및 제4 전류원을 포함하고 상기 전류 제어 회로는 상기 대기 모드 및 상기 액티브 동작 모드 동안에 상기 제1전류원을 구동시키고, 상기 제1주기의 상기 액티브 동작 모드 동안에 상기 제2, 제3 및 제4 전류원을 구동시키고, 상기 제2주기의 상기 액티브 동작 모드 동안에 상기 제3 및 제4 전류원을 구동시키고 상기 제3주기의 상기 액티브 동작 모드 동안에 상기 제4전류원을 구동시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 대기 모드와 액티브 동작 모드를 갖는 반도체 메모리 장치에 있어서, 상기 액티브 동작 모드는 상기 액티브 동작 모드의 시작을 따르는 제1 주기와 상기 제1주기뒤의 제2주기를 포함하고, 상기 장치는 상기 메모리 장치에 인가된 외부 전원 전압에 응답하여 상기 외부 전원 전압보다 더 작은 내부 전원 전압을 발생하는 내부 전원 회로와 상기 내부 전원 전압으로 동작하는 메모리 회로를 포함하고, 상기 내부 전원 회로는 제1 전류를 발생하도록 상기 대기 모드와 상기 액티브 동작 모드 동안에 구동된 제1 전류원을 포함하고, 제1 미분 증폭기 회로는 제2 전류를 발생하도록 상기 제1 주기 동안에 구동된 제2 전류원과 상기 기준 전압에 응답하여 상기 내부 전원 전압을 안정시키며 상기 제1 전류를 수신하고, 제2 미분 증폭기 회로는 제3전류를 발생하도록 상기 제1 및 제2 주기 동안에 구동된 제 3전류원과 상기 기준 전압에 응답하여 상기 내부 전원 전압을 안정시키고 상기 제2전류를 수신하고, 제3 미분증폭기 회로는 상기 기준 전압에 응답하여 상기 내부 전원 전압을 안정시키고 상기 제3전류를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 액티브 동작 모드는 더우기 상기 제1 및 제2 주기 사이에 제3주기를 포함하고 상기 내부 전원 회로는 더우기 제4전류를 발생하도록 상기 제1 및 제3주기 동안에 구동된 제4전류원을 포 함하고, 상기 제1미분 증폭기 회로는 더우기 상기 제 4전류를 수신하여 상기 내부 전원 전압을 안정시키고, 상기 제3전류원은 상기 제1, 제2 및 제3주기 동안에 상기 제3전류로 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 내부 전원 회로는 더우기 제5전류를 발생하도록 상기 제1 및 제3주기 동안에 구동된 제5전류원을 포함하고 상기 제3미분 증폭기 회로는 더우기 상기 제5 전류를 수신하여 상기 내부 전원 전압을 안정시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제1미분 증폭기 회로는 제1구동 능력을 갖는 제1출력 트랜지스터를 포함하고, 상기 제2 미분 증폭기 회로는 상기 제1 구동 능력보다 큰 제2구동 능력을 갖는 제2출력 트랜지스터를 포함하고, 상기 제3미분 증폭기 회로는 상기 제2 구동 능력보다 더 작고 상기 제1구동 능력보다 더 큰 제3구동 능력을 갖는 제3출력 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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