KR200162272Y1 - 메모리셀의 구동 제어회로 - Google Patents

메모리셀의 구동 제어회로 Download PDF

Info

Publication number
KR200162272Y1
KR200162272Y1 KR2019930027890U KR930027890U KR200162272Y1 KR 200162272 Y1 KR200162272 Y1 KR 200162272Y1 KR 2019930027890 U KR2019930027890 U KR 2019930027890U KR 930027890 U KR930027890 U KR 930027890U KR 200162272 Y1 KR200162272 Y1 KR 200162272Y1
Authority
KR
South Korea
Prior art keywords
memory cell
decoder
voltage
word line
gate
Prior art date
Application number
KR2019930027890U
Other languages
English (en)
Other versions
KR950020965U (ko
Inventor
양동준
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR2019930027890U priority Critical patent/KR200162272Y1/ko
Publication of KR950020965U publication Critical patent/KR950020965U/ko
Application granted granted Critical
Publication of KR200162272Y1 publication Critical patent/KR200162272Y1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 고안은 메모리셀의 신뢰성을 확보하는 기술에 관한 것으로, 종래의 회로에 있어서는 메모리셀의 액티브모드 및 스탠바이모드시 워드라인 베이스타이밍회로에서 발생되는 비교적 높은 전압이 패스트랜지스터에 공급되어 신뢰성이 저하되는 문제점이 있었는 바, 본 고안은 이를 해결하기 위하여 스탠바이상태 또는 액티브상태에 따라 워드라인에 공급되는 전압을 다르게 설정함으로써 고전압에 의해 패스트랜지스터가 손상되어 신뢰성이 저하되는 것을 미연에 방지할 수 있게 하였다.

Description

메모리셀의 구동 제어회로
제1도는 종래 메모리셀의 구동 제어블록도.
제2도는 본 고안 메모리셀의 구동 제어회로에 대한 블록도.
제3도는 제2도에서 X-디코더의 상세 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 전압발생부 12 : X-디코더
13 : 메모리셀 14 : 센서앰프
본 고안은 메모리셀의 신뢰성을 확보하는 기술에 관한 것으로, 특히 집적화 기술이 발전됨에 따라 메모리셀의 게이트 산화막의 두께가 얇아지는데, 그 게이트에 비교적 높은 전압이 인가되어 트랜지스터의 신뢰성이 저하되는 것을 방지하기 위하여 스탠바이상태 또는 액티브상태에 따라 워드라인에 공급되는 전압을 다르게 설정하는데 적당하도록한 메모리셀의 구동 제어회로에 관한 것이다.
제1도는 종래 메모리셀의 구동 제어회로도로서 이에 도시한 바와 같이, 소정 레벨의 베이스구동전압(Vcc+2VT)을 생성하는 워드라인 베이스타이밍회로(1)와, 상기 워드라인 베이스타이밍회로(1)에서 출력되는 전압(Vcc+2VT)의 레벨로 원하는 워드라인을 구동시키는 X-디코더(2)와, 상기 X-디코더(2) 및 Y-디코더(도면에 미표시)에 의해 지정된 셀에 저장된 데이타를 출력하는 메모리셀(3)과, 상기 메모리셀(3)의 비트라인(BL)을 통해 출력되는 데이타를 소정 레벨로 증폭하여 출력하는 센서앰프(4)로 구성된 것으로, 이와 같은 구성된 종래 회로의 작용을 설명하면 다음과 같다.
액티브시 워드라인 베이스타이밍회로(1)가 구동되어 이로부터 비교적 높은 소정레벨의 전압(Vcc+2VT)이 생성되고, X-디코더(2)는 그 전압(Vcc+2VT)으로 원하는 워드라인(WL)중에서 원하는 워드라인을 구동하게 되며, 이에 따라 메모리셀(3)의 패스트랜지스터(PT)중에서 해당 패스트랜지스터가 온된다.
그리고, 상기 온된 패스트랜지스터에 접속된 콘덴서(C)에 저장되어 있는 데이타가 비트라인(BL)중에서 해당 비트라인을 통해 센서앰프(4)에 전달되고, 이에 의해 적당한 레벨로 증폭된 후 입출력라인(I/O)을 통해 외부로 출력된다.
그러나 이와 같은 종래의 회로에 있어서의 메모리셀이 액티브모드 및 스탠바이모드시 워드라인 베이스타이밍회로에서 발생되는 비교적 높은 전압이 패스트랜지스터에 공급되어 신뢰성이 저하되는 문제점이 있었다.
본 고안은 이와 같은 문제점을 해결하기 위하여 스탠바이모드 또는 액티브모드에 따라 패스트랜지스터에 공급되는 전압의 레벨을 다르게 공급할 수 있게 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.
제2도는 본 고안 메모리셀의 구동 제어회로에 대한 블록도로서 이에 도시한 바와 같이, 소정 레벨의 베이스구동전압(VBB)을 생성하는 전압발생부(11)와, 상기 전압발생부(11)에서 출력되는 전압을 이용하여 액티브모드, 스탠바이모드에 따라 워드라인(WL)의 구동전압을 다르게 공급하는 X-디코더(12)와, 상기 X-디코더(12) 및 Y-디코더에 의해 지정된 셀에 저장된 데이타를 출력하는 메모리셀(13)과, 상기 메모리셀(13)의 비트라인(BL)을 통해 출력되는 데이타를 소정 레벨로 증폭하여 출력하는 센서앰프(14)로 구성한 것으로, 이와 같이 구성한 본 고안의 작용 및 효과를 첨부한 제3도를 참조하여 상세히 설명하면 다음과 같다.
스탠바이모드에서는 전압발생부(11)에서 출력되는 소정레벨의 전압(VBB:-3V)이 X-디코더(12)를 통해 워드라인(WL1)에 공급되면 그 전압(VBB)에 의해 워드라인(WL1)이 구동되고, 이에 의해 공핍형 패스트랜지스터(PT3)가 오프된다.
액티브모드에서는 상기 전압발생부(11)에서 출력되는 전압(VBB)이 X-디코더(12)에 의해 차단되고, 이로부터 출력되는 일정레벨의전압(Vcc)이 워드라인(WL1-WL5)중에서 해당 워드라인에 공급되어 그 전압으로 워드라인(WL1-WL5)중에서 해당 워드라인이 구동되며, 이에 의해 상기 공핍형 패스트랜지스터(PT1-PT5)중에서 해당 트랜지스터가 온되고, 그 온된 패스트랜지스터에서 접속된 콘덴서에 저장된 데이타가 비트라인(BL)을 통해 센서앰프(4)에 공급되고, 이에 의해 소정 레벨로 증폭된 후 입출력라인(I/O)을 통해 외부로 출력된다.
본 고안의 동작원리중 디램 메모리셀(13)의 동작원리는 종래의 그것과 동일하나 액티브모드에서 워드라인(WL)의 전압 레벨이 종래에 있어서는 Vcc+2VT또는 Vcc로 유지되고, 스탠바이모드에서 종래에 있어서는 VSS또는 VBB로 유지되는 반면, 본 고안에서는 스탠바이모드에서는 VBB로, 액티브모드에서는 VCC로 유지되도록 하였는 바, 이를 위해 제3도와 같은 회로를 사용하게 되는데, 이의 작용을 설명하면 하기와 같다.
워드라인(WL1-WL5)중에서 해당 워드라인은 그 워드라인을 지정하는 X-디코더(12)에서 출력되는 신호(VG)에 의해 인에이블된다. 즉, X-디코더(12)에서 해당 워드라인을 구동하기 위하여 "하이"를 출력하면, 이는 직접 피모스(PM1)의 게이트로 공급되고, 인버터(I1)를 통해서는 "로우"로 반전되어 피모스(PM2)의 게이트에 공급되므로 그 피모스(PM1)가 오프되는 반면, 피모스(PM2)는 온된다.
이에따라 전원단자전압(Vcc)이 상기 피모스(PM2)를 통해 엔모스(NM1)의 게이트에 공급되어 그 엔모스(NM1)가 온되는 반면, 상기 피모스(PM1)가 오프되어 엔모스(NM2)의 게이트에는 "로우"가 공급되므로 그 엔모스(NM2)는 오프된다.
이로인하여 상기 엔모스(NM1)와 상기 피모스(PM1)의 공통접속노드(N1)의 전위가 VBB레벨로 하강되는 반면, 상기 과정에 의해 온되어 있는 피모스(PM2)와 오프되어 있는 엔모스(NM2)와의 공통접속 노드(N2)의 전위는 VCC로 상승되기 시작한다.
여기서, 상기 노드(N2)의 상승된 전압이 상기 엔모스(NM1)의 게이트에 공급되어 그 엔모스(NM1)가 더욱 온되고, 이에 의해 노드(N1)의 전위는 VBB에 더욱 접근하게 된다. 또한 상기 노드(N1)의 하강된 전압에 의하여 상기 엔모스(NM1)가 더욱 오프되므로 노드(N2)의 전위는 VCC에 더욱 접근하게 되고, 이에따라 워드라인(WL)의 전위가 VCC에 도달한다.
한편, 상기 X-디코더(12)에서 "로우"가 출력되면, 상기와 반대로 피모스(PM1)가 온되고 피모스(PM2)가 오프되므로 엔모스(NM1)가 오프되고 엔모스(NM2)가 온된다. 이에따라 상기 노드(N1)의 전위가 VCC로 되고, 노드(N2)의 전위가 VBB로 되어 상기 워드라인(WL)의 구동전압이 VBB로 된다.
이상에서 상세히 설명한 바와 같이 본 고안인 스탠바이상태 또는 액티브상태에 따라 워드라인에 공급되는 전압을 다르게 설정함으로써 고전압에 의해 패스트랜지스터가 손상되어 신뢰성이 저하되는 것을 미연에 방지할 수 있는 효과가 있다.

Claims (2)

  1. 소정 레벨의 베이스구동전압(VBB)을 생성하는 전압발생부(11)와, 상기 전압발생부(11)에서 출력되는 전압을 이용하여 액티브모드, 스탠바이모드에 따라 워드라인(WL)의 구동전압을 다르게 공급하는 X-디코더(12)와, 상기 X-디코더(12) 및 Y-디코더에 의해 지정된 셀에 저장된 데이타를 출력하는 메모리셀(13)과, 상기 메모리셀(13)의 비트라인(BL)을 통해 출력되는 데이타를 소정 레벨로 증폭하여 출력하는 센서앰프(14)로 구성한 것을 특징으로 하는 메모리셀의 구동 제어회로.
  2. 제1항에 있어서, X-디코더(12)는 게이트제어단자(VG)를 피모스(PM1)의 게이트에 접속하여 그 접속점을 인버터(I1)를 통해 피모스(PM2)의 게이트에 접속하고, 상기 피모스(PM1)의 드레인을 엔모스(NM2)의 게이트에 접속하며, 상기 피모스(PM2)의 드레인을 엔모스(NM1)의 게이트 및 워드라인(WL)에 공통접속한 후 전압발생부(11)의 출력단자(VBB)를 상기 엔모스(NM1),(NM2)의 소오스에 공통접속하여 구성한 것을 특징으로 하는 메모리 셀의 구동 제어회로.
KR2019930027890U 1993-12-15 1993-12-15 메모리셀의 구동 제어회로 KR200162272Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019930027890U KR200162272Y1 (ko) 1993-12-15 1993-12-15 메모리셀의 구동 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019930027890U KR200162272Y1 (ko) 1993-12-15 1993-12-15 메모리셀의 구동 제어회로

Publications (2)

Publication Number Publication Date
KR950020965U KR950020965U (ko) 1995-07-26
KR200162272Y1 true KR200162272Y1 (ko) 1999-12-15

Family

ID=19371125

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019930027890U KR200162272Y1 (ko) 1993-12-15 1993-12-15 메모리셀의 구동 제어회로

Country Status (1)

Country Link
KR (1) KR200162272Y1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825012B1 (ko) * 2006-09-28 2008-04-24 주식회사 하이닉스반도체 저전력 소모를 위한 컬럼 디코더

Also Published As

Publication number Publication date
KR950020965U (ko) 1995-07-26

Similar Documents

Publication Publication Date Title
US6438061B1 (en) Dynamic random access memory with low power consumption
US6990031B2 (en) Semiconductor memory device control method and semiconductor memory device
JP3085782B2 (ja) 半導体記憶装置
US6897684B2 (en) Input buffer circuit and semiconductor memory device
US6385117B2 (en) Negative voltage generating circuit with high control responsiveness which can be formed using transistor with low breakdown voltage and semiconductor memory device including the same
JP3494488B2 (ja) 半導体装置
KR960025732A (ko) 동작전류 소모를 줄인 반도체 메모리 소자
KR101031736B1 (ko) 내부 전원 회로
KR100226254B1 (ko) 반도체 메모리소자의 감지증폭기 인에이블신호 발생회로
KR200162272Y1 (ko) 메모리셀의 구동 제어회로
US5805519A (en) Semiconductor memory device
US4972097A (en) Reference voltage generating circuit in semiconductor device
JP3554638B2 (ja) 半導体回路
US6504782B1 (en) Semiconductor memory apparatus that can prevent write level of data to memory cell from dropping and improve sense speed at next cycle
JP3212622B2 (ja) 半導体集積回路装置
JP2003168298A (ja) 半導体集積回路及び半導体集積回路のテスト方法
KR100316521B1 (ko) 반도체 메모리의 오버 드라이브 회로
KR970003189A (ko) 복수의 접지전원을 갖는 반도체 메모리장치
KR100312478B1 (ko) 고전압 발생기
JPH05206752A (ja) 半導体集積回路
KR20020049808A (ko) 반도체 메모리 장치의 내부 전원 전압 드라이버
JP4031546B2 (ja) 半導体装置
JP4543349B2 (ja) 半導体記憶装置
JPH11203870A (ja) Ｉ／ｏクランプ回路を備えた半導体装置
JPH0581859A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20040820

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee