JPH0581859A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0581859A JPH0581859A JP3245579A JP24557991A JPH0581859A JP H0581859 A JPH0581859 A JP H0581859A JP 3245579 A JP3245579 A JP 3245579A JP 24557991 A JP24557991 A JP 24557991A JP H0581859 A JPH0581859 A JP H0581859A
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- signal
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- boost
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Abstract
(57)【要約】
【目的】 電源電圧以上にブーストされた信号のレベル
を保持するための回路により消費される電力を低減する
ことを目的とする。 【構成】 電源電圧Ｖｃｃ以上のレベルの信号を発生す
るブースト回路を備えたＤＲＡＭであって、ブーストさ
れた信号のレベルが一定範囲以下になったことを検出す
るレベル検出回路と、レベル検出回路からの検出信号に
応答して、ブースト回路からの信号を一定範囲内に保持
するレベル保持回路とを含む。
を保持するための回路により消費される電力を低減する
ことを目的とする。 【構成】 電源電圧Ｖｃｃ以上のレベルの信号を発生す
るブースト回路を備えたＤＲＡＭであって、ブーストさ
れた信号のレベルが一定範囲以下になったことを検出す
るレベル検出回路と、レベル検出回路からの検出信号に
応答して、ブースト回路からの信号を一定範囲内に保持
するレベル保持回路とを含む。
Description
【０００１】
【産業上の利用分野】この発明は電源電圧以上のレベル
の信号を発生するブースト回路を含む半導体集積回路装
置に関し、特に前記信号のレベルを一定範囲内にするこ
とのできる半導体集積回路装置に関するものである。
の信号を発生するブースト回路を含む半導体集積回路装
置に関し、特に前記信号のレベルを一定範囲内にするこ
とのできる半導体集積回路装置に関するものである。
【０００２】
【従来の技術】半導体集積回路装置には、電源電圧Ｖｃ
ｃ以上のレベルの信号によって駆動される回路が多い。
たとえば、ダイナミック型半導体記憶装置（以下、ＤＲ
ＡＭと称する）のワード線もその一例である。
ｃ以上のレベルの信号によって駆動される回路が多い。
たとえば、ダイナミック型半導体記憶装置（以下、ＤＲ
ＡＭと称する）のワード線もその一例である。
【０００３】図４は、ＤＲＡＭに用いられるメモリセル
の回路図である。図４において、メモリセルＭＣは、Ｎ
チャネルトランジスタ１０と、容量１１とを含む。Ｎチ
ャネルトランジスタ１０は、そのゲートがワード線ＷＬ
に接続され、そのドレインがビット線ＢＬに接続され、
そのソースが容量１１を介して接地される。
の回路図である。図４において、メモリセルＭＣは、Ｎ
チャネルトランジスタ１０と、容量１１とを含む。Ｎチ
ャネルトランジスタ１０は、そのゲートがワード線ＷＬ
に接続され、そのドレインがビット線ＢＬに接続され、
そのソースが容量１１を介して接地される。
【０００４】動作において、メモリセルへの書込みは、
ワード線ＷＬに信号を与え、Ｎチャネルトランジスタ１
０をオン状態にしておき、ビット線ＢＬを通して入力さ
れるデータを容量１１に与えることによって行なわれ
る。また、メモリセルへの読出しは、ワード線ＷＬに信
号を与えてＮチャネルトランジスタ１０をオン状態にし
ておき、容量１１に蓄積された電荷による信号をビット
線ＢＬに与えることによって行なわれる。この場合にお
いて、メモリセルの容量１１に電源電圧Ｖｃｃレベルの
信号を書込むには、Ｎチャネルトランジスタ１０のゲー
トレベルをＶｃｃ＋Ｖｔｈ以上にする必要がある。ここ
で、ＶｔｈはＮチャネルトランジスタ１０のしきい値電
圧である。すなわち、Ｎチャネルトランジスタ１０のゲ
ートに与えられる信号のレベルは、Ｖｃｃ＋Ｖｔｈ以上
にブーストされるのだが、長期間にわたる場合には、ブ
ーストされた信号のレベルは徐々に下がってくるため、
ゲートに与えられる信号をＶｃｃ＋Ｖｔｈに保持する必
要がある。
ワード線ＷＬに信号を与え、Ｎチャネルトランジスタ１
０をオン状態にしておき、ビット線ＢＬを通して入力さ
れるデータを容量１１に与えることによって行なわれ
る。また、メモリセルへの読出しは、ワード線ＷＬに信
号を与えてＮチャネルトランジスタ１０をオン状態にし
ておき、容量１１に蓄積された電荷による信号をビット
線ＢＬに与えることによって行なわれる。この場合にお
いて、メモリセルの容量１１に電源電圧Ｖｃｃレベルの
信号を書込むには、Ｎチャネルトランジスタ１０のゲー
トレベルをＶｃｃ＋Ｖｔｈ以上にする必要がある。ここ
で、ＶｔｈはＮチャネルトランジスタ１０のしきい値電
圧である。すなわち、Ｎチャネルトランジスタ１０のゲ
ートに与えられる信号のレベルは、Ｖｃｃ＋Ｖｔｈ以上
にブーストされるのだが、長期間にわたる場合には、ブ
ーストされた信号のレベルは徐々に下がってくるため、
ゲートに与えられる信号をＶｃｃ＋Ｖｔｈに保持する必
要がある。
【０００５】図５は、このような信号のレベルを維持す
ることのできる従来ＤＲＡＭの概略ブロック図である。
また、図６は図５の各回路の出力波形図である。図５に
おいて、このＤＲＡＭは、ワード線駆動信号発生回路
１、ブースト回路２、レベル保持回路３、行デコーダ
４、列デコーダ５およびメモリセルアレイ６を含む。ワ
ード線駆動信号発生回路１は、行アドレスストローブ信
号／ＲＡＳ（図６の／ＲＡＳ参照）と書込み制御信号／
Ｗとに応答して、電源電圧Ｖｃｃレベルのワード線駆動
信号を発生する。ブースト回路２は、ワード線駆動信号
発生回路１により発生されたワード線駆動信号を電源電
位Ｖｃｃとしきい値電圧Ｖｔｈとの合計電圧以上のレベ
ルの信号Ｎ１（図５のＮ１参照）を発生する。レベル信
号保持回路３は、ブースト回路２からの信号Ｎ１のレベ
ルを維持する。メモリセルアレイ６は、行方向に配置さ
れる複数のワード線ＷＬと、列方向に配置される複数の
ビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交
点に配置されるメモリセルＭＣとを含む。行デコーダ４
は、アドレス信号に含まれる行アドレス信号に応答し
て、１本のワード線を選択し、レベル保持回路３によっ
て保持される信号Ｎ１を前記選択したワード線に伝達す
る。列デコーダ５は、アドレス信号に含まれる列アドレ
ス信号に応答して、１本のビット線ＢＬを選択する。
ることのできる従来ＤＲＡＭの概略ブロック図である。
また、図６は図５の各回路の出力波形図である。図５に
おいて、このＤＲＡＭは、ワード線駆動信号発生回路
１、ブースト回路２、レベル保持回路３、行デコーダ
４、列デコーダ５およびメモリセルアレイ６を含む。ワ
ード線駆動信号発生回路１は、行アドレスストローブ信
号／ＲＡＳ（図６の／ＲＡＳ参照）と書込み制御信号／
Ｗとに応答して、電源電圧Ｖｃｃレベルのワード線駆動
信号を発生する。ブースト回路２は、ワード線駆動信号
発生回路１により発生されたワード線駆動信号を電源電
位Ｖｃｃとしきい値電圧Ｖｔｈとの合計電圧以上のレベ
ルの信号Ｎ１（図５のＮ１参照）を発生する。レベル信
号保持回路３は、ブースト回路２からの信号Ｎ１のレベ
ルを維持する。メモリセルアレイ６は、行方向に配置さ
れる複数のワード線ＷＬと、列方向に配置される複数の
ビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交
点に配置されるメモリセルＭＣとを含む。行デコーダ４
は、アドレス信号に含まれる行アドレス信号に応答し
て、１本のワード線を選択し、レベル保持回路３によっ
て保持される信号Ｎ１を前記選択したワード線に伝達す
る。列デコーダ５は、アドレス信号に含まれる列アドレ
ス信号に応答して、１本のビット線ＢＬを選択する。
【０００６】以上説明したように、ブースト回路２によ
り発生された信号Ｎ１は書込みのためのワンサイクルが
長い場合には、レベルが徐々に低下するが、レベル保持
回路３がこのレベル低下を抑制し、一定電圧Ｖｃｃ＋Ｖ
ｔｈに保持する。
り発生された信号Ｎ１は書込みのためのワンサイクルが
長い場合には、レベルが徐々に低下するが、レベル保持
回路３がこのレベル低下を抑制し、一定電圧Ｖｃｃ＋Ｖ
ｔｈに保持する。
【０００７】図７は図５のレベル保持回路の詳細および
デコーダ５の一部を示す回路図である。図７において、
レベル保持回路３は、信号Ｎ１を伝達するためブースト
線３ａと、信号Ｎ１のレベルを制限するリミッタ回路３
ｂと、リングオシレータ３ｃと、チャージポンプ回路３
ｄとを含む。ブースト線３ａは、ブースト回路２により
ブーストされた信号Ｎ１をデコーダ４に伝達する。リミ
ッタ回路３ｂは、ＮチャネルトランジスタＴＲ１および
ＴＲ２を含む。ＮチャネルトランジスタＴＲ１はそのド
レインが電源電位Ｖｃｃに接続され、そのソースおよび
ゲートはＮチャネルトランジスタＴＲ２のドレインに共
通接続される。ＮチャネルトランジスタＴＲ２は、その
ゲートとソースとがブースト線３ａに共通接続される。
このリミッタ回路３ｂは、ブースト回路２からの信号Ｎ
１がＶｃｃ＋２Ｖｔｈ以上にならないように制限してい
る。この制限はＮチャネルトランジスタＴＲ１およびＴ
Ｒ２の合計しきい値電圧によって決定される。リングオ
シレータ３ｃは、インバータＩ１、Ｉ２、Ｉ３、Ｉ４お
よびＩ５を含む。インバータＩ１〜Ｉ５は直列接続さ
れ、インバータＩ５の出力はインバータＩ１の入力に帰
還される。したがって、リングオシレータ３ｃは発信す
る。
デコーダ５の一部を示す回路図である。図７において、
レベル保持回路３は、信号Ｎ１を伝達するためブースト
線３ａと、信号Ｎ１のレベルを制限するリミッタ回路３
ｂと、リングオシレータ３ｃと、チャージポンプ回路３
ｄとを含む。ブースト線３ａは、ブースト回路２により
ブーストされた信号Ｎ１をデコーダ４に伝達する。リミ
ッタ回路３ｂは、ＮチャネルトランジスタＴＲ１および
ＴＲ２を含む。ＮチャネルトランジスタＴＲ１はそのド
レインが電源電位Ｖｃｃに接続され、そのソースおよび
ゲートはＮチャネルトランジスタＴＲ２のドレインに共
通接続される。ＮチャネルトランジスタＴＲ２は、その
ゲートとソースとがブースト線３ａに共通接続される。
このリミッタ回路３ｂは、ブースト回路２からの信号Ｎ
１がＶｃｃ＋２Ｖｔｈ以上にならないように制限してい
る。この制限はＮチャネルトランジスタＴＲ１およびＴ
Ｒ２の合計しきい値電圧によって決定される。リングオ
シレータ３ｃは、インバータＩ１、Ｉ２、Ｉ３、Ｉ４お
よびＩ５を含む。インバータＩ１〜Ｉ５は直列接続さ
れ、インバータＩ５の出力はインバータＩ１の入力に帰
還される。したがって、リングオシレータ３ｃは発信す
る。
【０００８】チャージポンプ回路３ｄは、インバータＩ
６、容量Ｃ１、ＮチャネルトランジスタＴＲ３およびＴ
Ｒ４を含む。インバータＩ６は、リングオシレータ３ｃ
からの発信信号を容量Ｃ１の一端に与える。容量Ｃ１は
その一端がインバータＩ６の出力に接続され、その他端
がＮチャネルトランジスタＴＲ３およびＴＲ４のソース
に接続される。ＮチャネルトランジスタＴＲ３はそのド
レインがブースト線３ａに接続され、そのゲートがソー
スとともにノードＮ３に共通接続される。Ｎチャネルト
ランジスタＴＲ４はそのドレインとゲートとが電源Ｖｃ
ｃに共通接続される。このチャージポンプ回路３ｄは、
リングオシレータ３ｃの発信信号をインバータＩ６によ
り増幅し、容量結合によりブースト線３ａのレベルを電
源電圧Ｖｃｃ以上に上げている。また、リミッタ回路３
ｂは、チャージポンプ回路３ｄにより上昇された信号Ｎ
１のレベルが上がりすぎないようにＶｃｃ＋Ｖｔｈ以下
に制限する。このようにして、信号Ｎ１を一定レベル保
持する。デコーダ４は、アドレス信号の解読信号（デコ
ーダ出力）に応答してレベル保持回路３からの信号ＮＩ
をワード線ＷＬに伝達するためのＮチャネルトランジス
タ４ａを含む。メモリセルＭＣのトランジスタ１０（図
４）は、信号ＮＩに応答してオン・オフする。このよう
にしてワード線が駆動される。
６、容量Ｃ１、ＮチャネルトランジスタＴＲ３およびＴ
Ｒ４を含む。インバータＩ６は、リングオシレータ３ｃ
からの発信信号を容量Ｃ１の一端に与える。容量Ｃ１は
その一端がインバータＩ６の出力に接続され、その他端
がＮチャネルトランジスタＴＲ３およびＴＲ４のソース
に接続される。ＮチャネルトランジスタＴＲ３はそのド
レインがブースト線３ａに接続され、そのゲートがソー
スとともにノードＮ３に共通接続される。Ｎチャネルト
ランジスタＴＲ４はそのドレインとゲートとが電源Ｖｃ
ｃに共通接続される。このチャージポンプ回路３ｄは、
リングオシレータ３ｃの発信信号をインバータＩ６によ
り増幅し、容量結合によりブースト線３ａのレベルを電
源電圧Ｖｃｃ以上に上げている。また、リミッタ回路３
ｂは、チャージポンプ回路３ｄにより上昇された信号Ｎ
１のレベルが上がりすぎないようにＶｃｃ＋Ｖｔｈ以下
に制限する。このようにして、信号Ｎ１を一定レベル保
持する。デコーダ４は、アドレス信号の解読信号（デコ
ーダ出力）に応答してレベル保持回路３からの信号ＮＩ
をワード線ＷＬに伝達するためのＮチャネルトランジス
タ４ａを含む。メモリセルＭＣのトランジスタ１０（図
４）は、信号ＮＩに応答してオン・オフする。このよう
にしてワード線が駆動される。
【０００９】
【発明が解決しようとする課題】しかしながら、リング
オシレータ３ｃは常時発信しているので、チャージポン
プ回路３ｄは発信出力に応答して常時ブースト線３ａを
チャージしている。したがって、リングオシレータ３ｃ
とチャージポンプ回路３ｄとは常時電力を消費している
という欠点がある。半導体集積回路装置においては、回
路規模が大きいため、たとえ１ビット分の消費電力がわ
ずかであってもトータルでは大きな消費電力になる。こ
のような電力消費の問題は、ＤＲＡＭに限らずリングオ
シレータとチャージポンプ回路によって電源電圧以上の
信号を発生する他の半導体集積回路においても同様に発
生する。
オシレータ３ｃは常時発信しているので、チャージポン
プ回路３ｄは発信出力に応答して常時ブースト線３ａを
チャージしている。したがって、リングオシレータ３ｃ
とチャージポンプ回路３ｄとは常時電力を消費している
という欠点がある。半導体集積回路装置においては、回
路規模が大きいため、たとえ１ビット分の消費電力がわ
ずかであってもトータルでは大きな消費電力になる。こ
のような電力消費の問題は、ＤＲＡＭに限らずリングオ
シレータとチャージポンプ回路によって電源電圧以上の
信号を発生する他の半導体集積回路においても同様に発
生する。
【００１０】それゆえに、この発明は上述のような問題
を解消するためになされたものであり、消費電力を最小
限に抑制することのできる半導体集積回路装置を提供す
ることを目的とする。
を解消するためになされたものであり、消費電力を最小
限に抑制することのできる半導体集積回路装置を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
のこの発明は、電源電圧以上のレベルの信号を発生する
ブースト回路を含む半導体集積回路装置であって、前記
ブースト回路により発生された信号のレベルが一定範囲
を超えたことを検出するレベル検出手段と、前記レベル
検出手段の検出出力に応答して前記ブースト回路により
発生された信号を一定範囲内に保持するレベル保持手段
とを備える。
のこの発明は、電源電圧以上のレベルの信号を発生する
ブースト回路を含む半導体集積回路装置であって、前記
ブースト回路により発生された信号のレベルが一定範囲
を超えたことを検出するレベル検出手段と、前記レベル
検出手段の検出出力に応答して前記ブースト回路により
発生された信号を一定範囲内に保持するレベル保持手段
とを備える。
【００１２】
【作用】以上のこの発明では、ブースト回路により発生
される信号のレベルが一定範囲を超えたことをレベル検
出手段により検出し、この検出信号をレベル保持手段に
与える。応答してレベル保持手段は、ブースト回路から
の信号を再び上昇させ、かつ一定範囲内に維持する。そ
れにより、ブーストされた信号が自然のリークなどによ
り必要レベル以下になる直前にレベル保持手段を駆動す
ることができ、消費電力を大幅に低減することができ
る。
される信号のレベルが一定範囲を超えたことをレベル検
出手段により検出し、この検出信号をレベル保持手段に
与える。応答してレベル保持手段は、ブースト回路から
の信号を再び上昇させ、かつ一定範囲内に維持する。そ
れにより、ブーストされた信号が自然のリークなどによ
り必要レベル以下になる直前にレベル保持手段を駆動す
ることができ、消費電力を大幅に低減することができ
る。
【００１３】
【実施例】以下、この発明の一実施例を図について説明
する。
する。
【００１４】図１は、この発明の一実施例を示すＤＲＡ
Ｍのブロック図であり、図２は図１の各回路の出力波形
図である。図１のＤＲＡＭが図５のＤＲＡＭと異なると
ころは、ブースト線のレベルが一定範囲（Ｖｃｃ＋Ｖｔ
ｈ〜Ｖｃｃ＋２Ｖｔｈ）を超えたことを検出するレベル
検出回路７と、レベル検出回路７の検出信号に応答して
ブーストされた信号を上昇させるレベル保持回路８が設
けられていることである。レベル検出回路７は、ブース
ト回路２の出力レベルがＶｃｃ＋Ｖｔｈ以下に低下する
ことを検出し、この検出信号をレベル保持回路８に与え
る。レベル保持回路８は、レベル検出回路７からの検出
信号に応答して信号Ｎ１のレベルを再上昇させる。そし
て、再上昇によって信号Ｎ１のレベルがＶｃｃ＋２Ｖｔ
ｈになると、レベル検出回路１が上限範囲に達したこと
を検出しレベル保持回路８の動作を停止させる。したが
って、信号Ｎ１のレベルがＶｃｃ＋Ｖｔｈよりも低下し
たときにのみ、レベル保持回路８を駆動することがで
き、消費電力を大幅に低減することができる。
Ｍのブロック図であり、図２は図１の各回路の出力波形
図である。図１のＤＲＡＭが図５のＤＲＡＭと異なると
ころは、ブースト線のレベルが一定範囲（Ｖｃｃ＋Ｖｔ
ｈ〜Ｖｃｃ＋２Ｖｔｈ）を超えたことを検出するレベル
検出回路７と、レベル検出回路７の検出信号に応答して
ブーストされた信号を上昇させるレベル保持回路８が設
けられていることである。レベル検出回路７は、ブース
ト回路２の出力レベルがＶｃｃ＋Ｖｔｈ以下に低下する
ことを検出し、この検出信号をレベル保持回路８に与え
る。レベル保持回路８は、レベル検出回路７からの検出
信号に応答して信号Ｎ１のレベルを再上昇させる。そし
て、再上昇によって信号Ｎ１のレベルがＶｃｃ＋２Ｖｔ
ｈになると、レベル検出回路１が上限範囲に達したこと
を検出しレベル保持回路８の動作を停止させる。したが
って、信号Ｎ１のレベルがＶｃｃ＋Ｖｔｈよりも低下し
たときにのみ、レベル保持回路８を駆動することがで
き、消費電力を大幅に低減することができる。
【００１５】図３は、図１のＤＲＡＭのレベル検出回路
およびレベル保持回路の詳細を示す回路図である。図３
のレベル保持回路が図６のレベル保持回路と異なるとこ
ろは、リングオシレータの初段にゲート回路Ｇ１が設け
られていることである。ゲート回路Ｇ１は、２つの入力
端子を有する。一方の入力端子はレベル変換回路７の出
力に接続され、他方の入力端子はインバータＩ５の出力
に接続されている。このゲート回路Ｇ１は、レベル検出
回路７からＨレベルの信号が入力された場合は、Ｌレベ
ルの信号を出力し、レベル検出回路７からＬレベルの信
号が入力された場合には、インバータＩ５からの信号を
出力する。
およびレベル保持回路の詳細を示す回路図である。図３
のレベル保持回路が図６のレベル保持回路と異なるとこ
ろは、リングオシレータの初段にゲート回路Ｇ１が設け
られていることである。ゲート回路Ｇ１は、２つの入力
端子を有する。一方の入力端子はレベル変換回路７の出
力に接続され、他方の入力端子はインバータＩ５の出力
に接続されている。このゲート回路Ｇ１は、レベル検出
回路７からＨレベルの信号が入力された場合は、Ｌレベ
ルの信号を出力し、レベル検出回路７からＬレベルの信
号が入力された場合には、インバータＩ５からの信号を
出力する。
【００１６】レベル変換回路７は、Ｎチャネルトランジ
スタＴＲ５、容量Ｃ２および高抵抗Ｒ１を含む。Ｎチャ
ネルトランジスタＴＲ５はそのドレインがブースト線３
ａに接続され、そのソースがノードＮ５に接続され、そ
のゲートが電源Ｖｃｃに接続される。容量Ｃ２および高
抵抗Ｒ１はその一端が接地電位に共通接続され、その他
端がノードＮ５に共通接続される。
スタＴＲ５、容量Ｃ２および高抵抗Ｒ１を含む。Ｎチャ
ネルトランジスタＴＲ５はそのドレインがブースト線３
ａに接続され、そのソースがノードＮ５に接続され、そ
のゲートが電源Ｖｃｃに接続される。容量Ｃ２および高
抵抗Ｒ１はその一端が接地電位に共通接続され、その他
端がノードＮ５に共通接続される。
【００１７】次に、図１ないし図３に示すＤＲＡＭ装置
の動作を説明する。ブーストされた信号Ｎ１が、Ｖｃｃ
＋Ｖｔｈ〜Ｖｃｃ＋２Ｖｔｈの範囲に保持されている間
は、ノードＮ５がＨレベルになり、ゲート回路Ｇ１およ
びインバータＩ２〜Ｉ５からなるリングオシレータ８ｃ
の動作は停止される。その結果、ブーストされた信号Ｎ
１は徐々にレベルが下がり、Ｖｃｃ＋Ｖｔｈよりも下が
ると、ノードＮ５への充電がされなくなる。その結果、
ノードＮ５は高抵抗Ｒ１によって放電され、リングオシ
レータ８ｃが動作を開始する。
の動作を説明する。ブーストされた信号Ｎ１が、Ｖｃｃ
＋Ｖｔｈ〜Ｖｃｃ＋２Ｖｔｈの範囲に保持されている間
は、ノードＮ５がＨレベルになり、ゲート回路Ｇ１およ
びインバータＩ２〜Ｉ５からなるリングオシレータ８ｃ
の動作は停止される。その結果、ブーストされた信号Ｎ
１は徐々にレベルが下がり、Ｖｃｃ＋Ｖｔｈよりも下が
ると、ノードＮ５への充電がされなくなる。その結果、
ノードＮ５は高抵抗Ｒ１によって放電され、リングオシ
レータ８ｃが動作を開始する。
【００１８】リングオシレータ８ｃの発信出力は、イン
バータＩ６によって増幅され、トランジスタＴＲ３およ
びＴＲ４ならびに容量Ｃ１からなるチャージポンプ回路
８ｄを動作させる。それにより、ブースト線３ａの電位
を再びＶｃｃ＋２Ｖｔｈまで上昇させる。ブースト線３
ａの電位がＶｃｃ＋２Ｖｔｈになると、容量Ｃ２は再び
充電され始め、ノードＮ５の電位はＨレベルになる。ノ
ードＮ５のレベルがＨレベルになると、リングオシレー
タ８ｃの発信が再び停止させる。
バータＩ６によって増幅され、トランジスタＴＲ３およ
びＴＲ４ならびに容量Ｃ１からなるチャージポンプ回路
８ｄを動作させる。それにより、ブースト線３ａの電位
を再びＶｃｃ＋２Ｖｔｈまで上昇させる。ブースト線３
ａの電位がＶｃｃ＋２Ｖｔｈになると、容量Ｃ２は再び
充電され始め、ノードＮ５の電位はＨレベルになる。ノ
ードＮ５のレベルがＨレベルになると、リングオシレー
タ８ｃの発信が再び停止させる。
【００１９】以上説明したように、ブースト線３ａの電
位がＶｃｃ＋Ｖｔｈよりも低下したときにのみリングオ
シレータ８ｃの発信を開始させることができるので、レ
ベル保持回路８により消費される電力を大幅に低減する
ことができる。
位がＶｃｃ＋Ｖｔｈよりも低下したときにのみリングオ
シレータ８ｃの発信を開始させることができるので、レ
ベル保持回路８により消費される電力を大幅に低減する
ことができる。
【００２０】
【発明の効果】以上のように、この発明によればブース
トされた信号のレベルが一定範囲を超えたことを検出す
るレベル検出手段を設けることにより、ブーストされた
信号のレベルが一定範囲以下に低下したときにのみレベ
ル保持手段を動作させることができるので、ブーストレ
ベルを保持するための消費電力を大幅に低減することが
できるという効果がある。
トされた信号のレベルが一定範囲を超えたことを検出す
るレベル検出手段を設けることにより、ブーストされた
信号のレベルが一定範囲以下に低下したときにのみレベ
ル保持手段を動作させることができるので、ブーストレ
ベルを保持するための消費電力を大幅に低減することが
できるという効果がある。
【図１】本発明の一実施例を示すＤＲＡＭのブロック図
である。
である。
【図２】図１の各回路の出力信号波形図である。
【図３】図１のレベル検出回路およびレベル保持回路の
回路図である。
回路図である。
【図４】ＤＲＡＭのメモリセルの回路図である。
【図５】従来のＤＲＡＭの概略ブロック図である。
【図６】図５の各回路の出力波形図である。
【図７】図５のレベル保持回路およびデコーダの一部を
示す回路図である。
示す回路図である。
２ ブースト回路 ３ａ ブースト線 ７ レベル検出回路 ８ レベル保持回路 ８ｃ リングオシレータ ８ｄ チャージポンプ回路
Claims (1)
- 【請求項１】 電源電圧以上のレベルの信号を発生する
ブースト回路を含む半導体集積回路装置であって、 前記ブースト回路により発生された信号のレベルが一定
範囲を超えたことを検出するレベル検出手段と、 前記レベル検出手段の検出出力に応答して前記ブースト
回路により発生された信号を一定範囲内に保持するレベ
ル保持手段とを備えたことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245579A JPH0581859A (ja) | 1991-09-25 | 1991-09-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245579A JPH0581859A (ja) | 1991-09-25 | 1991-09-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581859A true JPH0581859A (ja) | 1993-04-02 |
Family
ID=17135829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245579A Pending JPH0581859A (ja) | 1991-09-25 | 1991-09-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581859A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025208A1 (ja) * | 2004-08-30 | 2006-03-09 | Spansion Llc | 半導体装置及びワード線昇圧方法 |
| JPWO2006025208A1 (ja) * | 2004-08-30 | 2008-07-31 | スパンション エルエルシー | 半導体装置及びワード線昇圧方法 |
| US7525853B2 (en) | 2005-08-12 | 2009-04-28 | Spansion Llc | Semiconductor device and method for boosting word line |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153791A (ja) * | 1986-12-17 | 1988-06-27 | Mitsubishi Electric Corp | ワ−ド線駆動信号発生回路 |
| JPS63255897A (ja) * | 1987-04-13 | 1988-10-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-09-25 JP JP3245579A patent/JPH0581859A/ja active Pending
Patent Citations (2)
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| A02 | Decision of refusal |
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