WO2006025081A1 - 半導体装置及びワード線昇圧方法 - Google Patents

半導体装置及びワード線昇圧方法 Download PDF

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Kazuhiro Kitazaki
Kazuhide Kurosaki
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Spansion Llc
Spansion Japan Limited
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    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Definitions

  • the present invention relates to a semiconductor device and a word line boosting method. More specifically, the present invention relates to a method for boosting a selected node line.
  • a voltage higher than a power supply voltage may be required.
  • a boost circuit that boosts the power supply voltage to generate the gate voltage is required.
  • a booster circuit is mainly used as a booster circuit for flash memory.
  • the booster circuit is a circuit that rapidly boosts the voltage to a target voltage using a control signal different from the clock signal.
  • FIG. 1 shows a voltage generation circuit 11 that supplies a voltage, and an X decoder 6 that selectively supplies a voltage from the voltage generation circuit 11 to a word line (WL).
  • switch 25 shown in FIG. 1 is turned on, and power supply voltage Vcc (26) is connected to node A.
  • Vcc power supply voltage
  • the booster circuit 20 includes a pulse generating circuit 21 and a boosting capacitor 22, and the pulse generating circuit 21 is connected to the node A via the boosting capacitor 22.
  • the pulse generating circuit 21 is connected to the node A via the boosting capacitor 22.
  • switch 25 is opened, node A is disconnected from power supply voltage Vcc (26), and a positive pulse is generated from pulse generation circuit 21 in booster circuit 20.
  • FIG. 2 shows the voltage at node B connecting the pulse generation circuit 21 and the boosting capacitor 22.
  • node A is raised to a level higher than Vcc due to the capacitive coupling of the boosting capacitor 22.
  • the This boosted voltage for example 5V, is applied to the gate of the selected memory cell.
  • Patent Document 1 discloses a semiconductor memory device having a booster circuit that compensates for power supply voltage fluctuations and temperature fluctuations of a boosted voltage.
  • Patent Document 1 Japanese Patent Publication No. 2001-35174
  • the pulse generation circuit 21 is generating a positive noise
  • the word line (WL) boosted by the booster circuit 20 is capable of maintaining the boosted level. Since a small leakage current is generated, the voltage level at node A gradually decreases as time passes, as shown in FIG.
  • Patent Document 1 discloses such a problem and a solution to this problem.
  • the present invention has been made in view of the above circumstances, and provides a semiconductor device and a word line boosting method capable of supplying a voltage higher than a power supply voltage to a selected word line during a read period.
  • the purpose is to do.
  • a semiconductor device of the present invention includes a booster circuit that boosts a selected line to a predetermined voltage higher than a power supply voltage, and holds the boosted voltage of the line at the predetermined voltage. And a charge pump circuit. Boosting with the booster circuit decreases the voltage level over time, but by holding the voltage of the boosted line by providing a charge pump, the level of the selected line is prevented from lowering, and writing to the memory cell or Reading can be performed correctly.
  • the selected line is a word line
  • the charge pump circuit may be connected to a boosting node of the booster circuit via a diode.
  • a charge pump is connected to the booster node of the booster circuit via a diode. The voltage of the node that the boost circuit boosts is not lowered.
  • the semiconductor device may include an address transition detection circuit that outputs a signal instructing start of operation to the booster circuit and the charge pump circuit when the address information is decoded. it can. With this configuration, it is possible to notify the booster circuit and the charge pump circuit of the timing to start boosting.
  • the charge pump circuit may include a plurality of boost stages for boosting the power supply voltage, and internal nodes between the boost stages may be sequentially charged.
  • the booster circuit may include a multistage booster circuit in which a plurality of booster circuits are connected in multiple stages.
  • a booster circuit By using such a booster circuit, it is possible to obtain a desired boosted voltage by boosting the booster circuit even when the power supply voltage is low.
  • the charge pump circuit holds the word line at the predetermined voltage during a continuous read period of data for continuously selecting a plurality of memory cells connected to the word line. It can be set as the structure to do. During a period in which a plurality of memory cells connected to the word line are continuously selected, data can be continuously read from the plurality of memory cells in which the voltage on the word line does not decrease.
  • the booster circuit may generate the predetermined voltage by one noise signal output from the address detection circuit. Since the booster circuit generates a predetermined voltage by one pulse signal output from the address detection circuit, it is possible to detect a change in address and hold the word line at a predetermined voltage.
  • the charge pump circuit may be driven by a clock signal to hold the predetermined voltage.
  • the drive of the charge pump circuit can be controlled by a clock signal.
  • the booster circuit and the charge pump circuit each include a capacitor, and the capacitor of the booster circuit is preferably larger than the capacitor of the charge pump circuit. Therefore, the circuit area is not increased more than necessary.
  • the word line boosting method of the present invention includes a step of boosting a selected word line to a predetermined voltage higher than a power supply voltage, and a step of holding the boosted voltage of the word line at the predetermined voltage. is doing. Voltage force boosted in the step of boosting The provision of a step that maintains the voltage even if the voltage level drops over time prevents the word line from going down and correctly writes to and reads from the memory cell Can do.
  • the present invention can supply a voltage higher than a power supply voltage to a selected word line during a read period.
  • FIG. 1 is a diagram showing a configuration of a conventional voltage generation circuit.
  • FIG. 2 is a diagram showing voltage waveforms at nodes A and B in the voltage generation circuit.
  • FIG. 3 is a block diagram showing an overall configuration of a semiconductor device.
  • FIG. 4 is a diagram showing a configuration of a voltage generation circuit of the present invention.
  • FIG. 5 is a diagram showing voltage waveforms at nodes in the voltage generation circuit.
  • FIG. 6 is a diagram showing a configuration of a charge pump circuit.
  • FIG. 7 is a diagram showing waveforms of pulses ⁇ 1 and ⁇ 2 input to the charge pump circuit 23.
  • FIG. 8 is a diagram showing a configuration of a two-stage booster circuit.
  • FIG. 9 is a diagram showing voltage waveforms at nodes in a two-stage booster circuit.
  • FIG. 10 is a diagram showing a configuration of a level shifter in a two-stage booster circuit.
  • FIG. 3 shows the overall configuration of the semiconductor device 1.
  • the semiconductor device 1 has a control circuit as shown in FIG. Path 2, I / O buffer 3, cell array unit 4, address buffer 5, X decoder 6, Y decoder 7, Y gate 8, chip enable / output enable circuit 9, data latch / sense amplifier 10, voltage generation circuit 11, An address transition detection circuit (hereinafter referred to as an ATD circuit) 12 is provided.
  • the semiconductor device 1 may be a semiconductor memory device such as a flash memory packaged alone, or may be incorporated as a part of a semiconductor device such as a system LSI.
  • the control circuit 2 includes a command register, operates in synchronization with the chip enable signal CE and the write enable signal WE supplied from the outside, and outputs a timing signal corresponding to the command supplied from the outside. Generate and output to each part.
  • the input / output buffer 3 receives data from the outside, and transmits this data to the control circuit 2 and the data.
  • the cell array unit 4 includes a control gate connected to the word line WL, a drain connected to the bit line BL, a source connected to the source line, and polycrystalline silicon as a charge storage layer.
  • a nonvolatile memory cell MC including a floating gate is included, and a plurality of memory cells MC are arranged in a matrix.
  • data is read from the memory cell specified by the activated word line to the S bit line.
  • the word line and the bit line are set to appropriate potentials according to the respective operations, thereby executing charge injection or charge extraction operations on the memory cells.
  • the address buffer 5 latches address information supplied from the outside and supplies it to the X decoder 6 and the ⁇ decoder 7.
  • the X decoder 6 selectively drives the plurality of word lines WL based on respective addresses at the time of data writing, erasing and reading. A high voltage from the voltage generation circuit 11 is supplied to the word line.
  • the Y decoder 7 identifies the address in the Y direction indicated by the address signal and turns on the corresponding transistor in the Y gate.
  • the Y gate 8 selectively connects the bit line BL of the cell array unit 4 to the sense amplifier of the data latch / sense amplifier 10 at the time of reading based on the decode address signal.
  • the bit line BL is selectively connected to the data latch / sense amplifier 10 data latch. Connect to H. As a result, a data read / write path for the memory cell MC in the cell array unit 4 is established.
  • the chip enable / output enable circuit 9 activates the Y decoder 7 in response to the chip enable signal CE, and activates the input / output buffer 3 in response to the output enable signal OE.
  • Data latch Z sense amplifier 10 latches data from input / output buffer 3 at the time of writing.
  • the data latched in the data latch / sense amplifier 10 is output to the bit line selected by the Y gate 8.
  • the data latch Z sense amplifier 10 amplifies the data read to the bit line at the time of reading, and amplifies it to a level that can be handled as a digital level.
  • the data latch / sense amplifier 10 determines data read from the cell array unit 4. It is determined whether the data is 0 or 1 by comparing the current of data supplied from the cell array unit 4 with the reference current according to the designation by the X decoder 6 and the Y decoder 7.
  • the reference current is a current supplied by a reference cell force (not shown). The determination result is supplied to the input / output buffer 3 as read data.
  • the voltage generation circuit 11 includes a booster circuit 20, a charge pump circuit 23, and the like. The voltage generation circuit 11 will be described in detail later.
  • the ATD circuit 12 When the address information is decoded and the data is latched in the data latch / sense amplifier 10, the ATD circuit 12 outputs an ATD signal to the pulse generation circuit 21 and the charge pump circuit 23 in the voltage generation circuit 11. .
  • the configuration of the voltage generation circuit 11 will be described with reference to FIG.
  • the node A connecting the X decoder 6 and the voltage generation circuit 11 includes a power supply Vcc (26) for charging the node A to the power supply voltage Vcc, a booster circuit 20 for boosting the node A, and a decrease in the boost level of the node A. This is connected to the charge pump circuit 23 that prevents this.
  • the power supply Vcc (26) is connected to the node A through the switch 25, and the charge pump circuit 23 is connected to the node A through the diode 24.
  • the charge pump circuit 23 charges the node C connecting the charge pump circuit 23 and the diode 24 to a predetermined voltage.
  • the threshold voltage of the diode is 0.7V. Charge to 5 ⁇ 7V, which is 0 ⁇ 7V higher than node A.
  • the diode 24 has an anode side connected to the charge pump circuit 23 and a force sword side connected to the node A.
  • the booster circuit 20 includes a pulse generation circuit 21 and a boosting capacitor 22, and the pulse generation circuit 21 is connected to the node A through the boosting capacitor 22.
  • the ATD signal from the ATD circuit 12 is input to the charge pump circuit 23 and the pulse generation circuit 21.
  • the boosting capacitor 22 in the booster circuit 20 is also charged to the power supply voltage Vcc by the power supply Vcc (26). In this state, when one positive pulse from the pulse generation circuit 21 is applied to the boosting capacitor 22, the node A is raised to a level higher than Vcc by the capacitive coupling of the boosting capacitor 22 ((c) shown in FIG. 5). ).
  • the capacity of the boosting capacitor 22 and the pulse generation circuit 21 for driving the boosting capacitor 22 is sufficiently large so that this boosting time is sufficiently short to enable high-speed reading.
  • the Vcc level is 3 V
  • the voltage boosted by the booster circuit 20 is 5 V.
  • the present invention is not limited to this.
  • the charge pump circuit 23 which has started operating by inputting the ATD signal from the ATD circuit 12 requires about 1 microsecond until reaching a predetermined voltage level ((d) shown in FIG. 5). Therefore, there is a period during which the voltage at node C is lower than that at node A boosted by booster circuit 20.However, since diode 24 is reverse-biased, no current flows from node A to node C. There is no change. [0044] After the output of the charge pump circuit 23 reaches a predetermined voltage level ((d) shown in FIG. 5), while the node A is maintained at 5V, the potential difference between the node A and the node C is 0.7V. Therefore, no current flows through the diode 24.
  • the voltage level at node A gradually decreases to below 5V ((e) shown in Fig. 5).
  • the potential difference of diode 24 exceeds 0.7V, and current flows from node C to node A.
  • the potential of node A rises, and when it rises again to 5 V, the potential difference of diode 24 becomes 0.7 V, and the current flow from node C to node A stops.
  • the voltage level of node A can be maintained at 5V.
  • Boosting by the booster circuit 20 decreases the voltage level over time, but a charge pump circuit 23 is provided to hold the word line voltage to prevent the word line from being lowered and to the memory cell. Writing and reading can be performed correctly.
  • Charge pump circuit 23 includes transistor 35 and multiple boost stages 30 first boost
  • the power supply voltage Vcc is connected to the input side of the stage 30 via the transistor 35, and the node C shown in FIG. 4 is connected to the output side of the nth boost stage 30.
  • One boost stage consists of two diodes D31 and D32 and one capacitor C33.
  • the diodes D31 and D32 are constituted by diode-connected transistors, for example.
  • One end of the capacitor C33 is precharged to the power supply voltage Vcc- Vth (Vth is the forward voltage drop of the diode) via the diode D31.
  • Clock signals ⁇ 1 and ⁇ 2 are applied to the other end of the capacitor C33.
  • the clock signals ⁇ 1 and ⁇ 2 are complementary signals generated by the clock generation circuit 35 shown in FIG.
  • Figure 7 shows the waveforms of the clock signals ⁇ 1 and ⁇ 2.
  • the clock signal ⁇ 1 rises to a high level (eg, 3V)
  • the capacitor C33 is boosted, and the charge charged here is charged to the capacitor C33 in the next stage via the diode D32.
  • the capacitor C33 of the next stage is boosted, and the charge charged here is further transferred through the diode D32. Charged to stage capacitor C33. Thereafter, by repeating this operation, the output voltage gradually increases, and finally the boosted voltage is increased. Output.
  • the boost time by the charge pump circuit 23 is longer than the boost time by the booster circuit 20.
  • the charge pump circuit 23 is not required to operate at high speed because it only needs to hold the potential previously boosted by the booster circuit 20. Therefore, the capacity of the capacitor C33 in the circuit and the clock generation circuit 35 that drives the capacitor C33 are set smaller than those of the booster circuit 20. This prevents the circuit area from becoming larger than necessary.
  • the regulation circuit 40 that keeps the voltage of the node C constant will be described.
  • an nMOS transistor 41 and an nMOS transistor 42 are connected in series to the wiring connected to the node C.
  • the gate of the nM ⁇ S transistor 41 is connected to the power supply voltage Vcc, and the gate of the nM ⁇ S transistor 42 inputs the output of the comparator 43.
  • the wiring connected to node C is connected in series with capacitors 44 and 45 and force S.
  • Capacitors 44 and 45 are directly connected to IJ, and the voltage at node C is divided by a predetermined ratio. Comparator 43 compares the divided value of capacitors 44 and 45 with the reference voltage.
  • the comparator 43 When the divided value exceeds the reference voltage (that is, when the voltage at node C becomes higher than 5.7V), the comparator 43 Is output to the gate of the nMOS transistor 42. This reduces the voltage level on node C.
  • the divided voltage value is lower than the reference voltage (that is, when the voltage at the node C becomes lower than 5.7 V)
  • a low level signal is output to the gate of the nMOS transistor 42, and the nMOS transistor 42 is turned off.
  • the regulation circuit 40 holds the voltage of the node C at a predetermined voltage (5.7 V) by such an operation.
  • a booster circuit 20 shown in FIG. 8 includes a first booster circuit 50 and a second booster circuit 60.
  • the first booster circuit 50 is composed of a p-channel MOO transistor (hereinafter referred to as a pMOS transistor) 52 and an n-channel MOS transistor (hereinafter referred to as an nMOS transistor) 53.
  • the CMOS switch 51, the leveler shifter 54, the boosting capacitor C55, and the pMOS transistor 56 are used.
  • the second booster circuit 60 has a pM0S transistor 62 and an nMOS transistor. It comprises a CMOS switch 61 composed of a transistor 63, a level / reshifter 64, a pMOS transistor 66, and a boosting capacitor 65.
  • the operation of the booster circuit 20 will be described with reference to the signal waveform diagram shown in FIG.
  • a high level kickB signal is input to the first booster circuit 50 and the second booster circuit 60.
  • the kickB signal is a signal output from the panelless generating circuit 21.
  • the nMOS transistors 53 and 63 of the CMOS switches 51 and 61 are turned on. This causes nodes D and F to go low.
  • the level shifters 54 and 64 apply a low level voltage to the gates of the pMOS transistors 56 and 66. Therefore, the pMOS transistors 56 and 66 are turned on to charge the nodes E and G to Vcc.
  • the pMOS transistor 52 of the CMOS switch 51 is first turned on. This is because the signal obtained by delaying the KickB signal by the delay elements 67 and 68 is input to the second booster circuit 60. As a result, node F is charged to Vcc having the same potential as node E. Therefore, a positive pulse is applied to the capacitor C55, and the node G is boosted to a level higher than Vcc as shown in FIG. 9 due to the capacitive coupling of the capacitor C55. At the same time, the pMOS transistor 56 of the first booster circuit 50 is turned off in response to the output from the level shifter 54. In this embodiment, Vcc is assumed to be 3V and a voltage higher than Vcc is assumed to be 5V.
  • the second booster circuit 60 to which the KickB signal delayed by the delay elements 67 and 68 is input receives the low level of the KickB signal, and the pMOS transistor 62 is turned on.
  • node D is charged to Vcc as shown in FIG. 9, and a positive pulse is applied to capacitor C65.
  • the node E Due to the capacitive coupling of the capacitor C65, the node E is boosted to a potential higher than Vcc as shown in FIG.
  • This boosted voltage is supplied to the node F through the pMOS transistor 52 and drives the capacitor 55 of the first booster circuit 50. That is, the node G is boosted to (5+) V higher than 5V by the capacitive coupling of the capacitor 55 (see FIG. 9).
  • Level shifters 54 and 64 are circuits that convert the input to Vss—Vcc amplitude and the output to Vss—high voltage amplitude.
  • the level shifters 54 and 64 have pMOS transistors 70 and 71, nMOS transistors 72, 73, and 74, and an inverter 75.
  • the voltage at node G shown in FIG. 9 is applied to the sources of pMOS transistors 70 and 71 in level shifter 54, and the voltage at node E shown in FIG. 9 is applied to the sources of pMOS transistors 70 and 71 in level shifter 64.
  • the input terminal of the level shifter 54 is connected to the node F, and the output terminal is connected to the gate of the pMOS transistor 56 shown in FIG.
  • the input terminal of the level shifter 64 is connected to the node D, and the output terminal is connected to the gate of the pMOS transistor 66 shown in FIG.
  • the nM0S transistor 74 is turned off by the inverter 75. Since the power supply voltage Vcc is always applied to the gates of the nMOS transistors 72 and 73, they are always on. As a result, the pMOS transistor 71 is turned on and the pMOS transistor 70 is turned off. For this reason, a voltage equal to the voltages of nodes E and G connected to the source of the pMOS transistor 71 is output to the output terminal. Therefore, the voltage Vcc to Vcc + a is applied to the gates of the pMOS transistors 56 and 66 according to the voltage change of the nodes E and G.
  • Vss voltage applied to the input terminals of the level shifters 54 and 64 becomes low level (Vss)
  • the n MOS transistors 73 and 74 are turned on, and the nMOS transistor 72 is turned off. Since a high level voltage is applied to the source of the nMOS transistor 72 by the inverter 75, almost no current flows through the nMOS transistor 72. As a result, the pMOS transistor 70 is turned on and the pMOS transistor 71 is turned off. For this reason, the output terminal is at a low level. Therefore, a low level (Vss) voltage is applied to the gates of the pMOS transistors 56 and 66.
  • the booster circuit having such a configuration, a desired boosted voltage can be obtained by boosting with the booster circuit even when the power supply voltage is low.
  • the above description relates to the boosting of word lines.
  • the present invention can also be applied to boosting lines other than word lines.
  • the above-described embodiment is a preferred embodiment of the present invention.
  • the present invention is not limited to this, and various modifications can be made without departing from the scope of the present invention.

Abstract

　本発明の半導体装置は、選択されたワード線（ＷＬ）を電源電圧よりも高い所定電圧に昇圧するブースタ回路２０と、昇圧されたワード線（ＷＬ）の電圧を所定電圧に保持するチャージポンプ回路２３とを備えている。ブースタ回路２０による昇圧は、時間の経過と共に電圧レベルが低下するがチャージポンプ回路２３を設けてワード線の電圧を保持することで、ワード線のレベルダウンを防ぎ、メモリセルへの書き込みや読み出しを正しく行うことができる。

Description

明 細 書
半導体装置及びヮード線昇圧方法
技術分野
[0001] 本発明は半導体装置及びワード線昇圧方法に関する。より詳細には選択されたヮ ード線の昇圧方法に関する。
背景技術
[0002] 半導体装置に記憶したデータを読み出す際に、電源電圧よりも高い電圧を必要と する場合がある。例えば、 3Vの電源電圧を使用するフラッシュメモリでは、データの 読み出し時にゲートに 5Vの電圧を印加する必要がある。このため、電源電圧を昇圧 してゲート電圧を発生する昇圧回路が必要となる。
[0003] フラッシュメモリの場合、データの読み出しに要する時間は数十ナノ秒なので、昇圧 は 20— 30ナノ秒程度で完了しなければならない。このためフラッシュメモリの昇圧回 路としてブースタ回路が主に用いられている。ブースタ回路は、クロック信号とは異な る制御信号により目的の電圧まで急速に昇圧する回路である。
[0004] 図 1を参照しながらデータ読み出し時の昇圧動作について説明する。図 1には、電 圧を供給する電圧発生回路 11と、電圧発生回路 11からの電圧を選択的にワード線 (WL)に供給する Xデコーダ 6とが示されている。読み出しが始まると、図 1に示すス イッチ 25をオンして、ノード Aに電源電圧 Vcc (26)が接続される。これにより選択され たワード線 (WL)や Xデコーダ 6に接続しているノード Aが図 2に示すように Vccレべ ルまで充電される。
[0005] ブースタ回路 20は、図 1に示すようにパルス発生回路 21と、昇圧用キャパシタ 22と を有し、パルス発生回路 21が昇圧用キャパシタ 22を介してノード Aに接続されている 。ノード Aが Vccまで充電されると、スィッチ 25を開いてノード Aを電源電圧 Vcc (26) 力 切り離し、ブースタ回路 20内のパルス発生回路 21から正パルスを発生させる。 図 2にパルス発生回路 21と昇圧用キャパシタ 22とを接続するノード Bの電圧を示す。 昇圧用キャパシタ 22にパルス発生回路 21からの正パルスを 1パルス印加すると、昇 圧用キャパシタ 22の容量結合によってノード Aは Vccより高いレベルに持ち上げられ る。この昇圧された電圧、例えば 5Vを選択されたメモリセルのゲートに印加する。
[0006] 特許文献 1には、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を 有する半導体記憶装置が開示されている。
[0007] 特許文献 1 :日本国特許公開公報 特開 2001— 35174号公報
発明の開示
発明が解決しょうとする課題
[0008] パルス発生回路 21が正ノ^レスを発生している間は、ブースタ回路 20により昇圧さ れたワード線 (WL)は昇圧されたレベルを保つ力 実際には、 Xデコーダ 6には、微 小なリーク電流が発生するため、図 2に示すように時間が経過するとノード Aの電圧レ ベルは次第にダウンしていく。
[0009] 1つのメモリセルからデータを読み出すだけであれば短時間なので電圧レベルのダ ゥンは問題とはならなレ、が、バースト読み出しのように 1つのワード線 (WL)を長時間 昇圧し続けなけれならない場合にはこのノード Aの電圧ダウンが問題となる。特許文 献 1はこのような問題、及びこの問題の解決手段にっレ、て開示してレ、なレ、。
[0010] 本発明は上記事情に鑑みてなされたものであり、読み出しの期間中、電源電圧より も高い電圧を選択されたワード線に供給することができる半導体装置及びワード線昇 圧方法を提供することを目的とする。
課題を解決するための手段
[0011] かかる目的を達成するために本発明の半導体装置は、選択された線を電源電圧よ りも高い所定電圧に昇圧するブースタ回路と、昇圧された前記線の電圧を前記所定 電圧に保持するチャージポンプ回路とを有する構成としている。ブースタ回路による 昇圧は、時間の経過と共に電圧レベルが低下するがチャージポンプを設けて昇圧さ れた線の電圧を保持することで、選択された線のレベルダウンを防ぎ、メモリセルへ の書き込みや読み出しを正しく行うことができる。なお、以下、選択された線がワード 線の場合について説明する。
[0012] 上記の半導体装置において、前記チャージポンプ回路は、前記ブースタ回路の昇 圧するノードにダイオードを介して接続した構成とすることができる。ブースタ回路の 昇圧するノードにダイオードを介してチャージポンプを接続することで、チャージボン プ回路が昇圧するノードの電圧を下げてしまうことがない。
[0013] 上記の半導体装置において、アドレス情報がデコード処理されると、前記ブースタ 回路と前記チャージポンプ回路とに動作の開始を指示する信号を出力するアドレスト ランジシヨン検出回路を有する構成とすることができる。このように構成することで、ブ ースタ回路とチャージポンプ回路とに昇圧を開始するタイミングを通知することができ る。
[0014] 上記の半導体装置において、前記チャージポンプ回路は、前記電源電圧を昇圧す る複数のブースト段を有し、前記ブースト段間の内部ノードは順次チャージされる構 成とすることができる。このような構成のチャージポンプ回路を用いることで、電源電 圧が低い場合にもチャージポンプ回路による昇圧で所望の昇圧電圧を得ることがで きる。
[0015] 上記の半導体装置において、前記ブースタ回路は、複数の昇圧回路を多段接続し た多段ブースタ回路を有する構成することができる。このような構成のブースタ回路を 用いることで、電源電圧が低い場合にもブースタ回路による昇圧で所望の昇圧電圧 を得ること力 Sできる。
[0016] 上記の半導体装置において、前記チャージポンプ回路は、前記ワード線に接続さ れた複数のメモリセルを連続的に選択するデータの連続読み出し期間中、前記ヮー ド線を前記所定電圧に保持する構成とすることができる。ワード線に接続された複数 のメモリセルを連続的に選択する期間中、ワード線の電圧が低下することがなぐ複 数のメモリセルからデータを連続的に読み出すことができる。
[0017] 上記の半導体装置において、前記ブースタ回路は、前記アドレストランジシヨン検 出回路が出力する 1つのノ^レス信号によって前記所定電圧を生成するとよい。ブー スタ回路は、アドレストランジシヨン検出回路が出力する 1つのパルス信号によって所 定電圧を生成するので、アドレスの変化を検出してワード線を所定電圧に保持するこ とができる。
[0018] 上記の半導体装置において、前記チャージポンプ回路は、クロック信号によって駆 動され、前記所定電圧を保持するとよい。チャージポンプ回路の駆動をクロック信号 によって制御することができる。 [0019] 上記の半導体装置において、前記ブースタ回路及び前記チャージポンプ回路はそ れぞれキャパシタを含み、前記ブースタ回路のキャパシタは前記チャージポンプ回 路のキャパシタよりも大きいとよい。従って、必要以上に回路面積が大きくなることが ない。
[0020] 本発明のワード線昇圧方法は、選択されたワード線を電源電圧よりも高い所定電圧 に昇圧するステップと、昇圧された前記ワード線の電圧を前記所定電圧に保持する ステップとを有している。昇圧するステップで昇圧した電圧力 時間の経過と共に電 圧レベルが低下しても所定電圧に保持するステップを設けたことでワード線のレベル ダウンを防ぎ、メモリセルへの書き込みや読み出しを正しく行うことができる。
発明の効果
[0021] 本発明は、読み出しの期間中、選択されたワード線に電源電圧よりも高い電圧を供 給すること力できる。
図面の簡単な説明
[0022] [図 1]従来の電圧発生回路の構成を示す図である。
[図 2]電圧発生回路内のノード A, Bの電圧波形を示す図である。
[図 3]半導体装置の全体構成を示すブロック図である。
[図 4]本発明の電圧発生回路の構成を示す図である。
[図 5]電圧発生回路内のノードの電圧波形を示す図である。
[図 6]チャージポンプ回路の構成を示す図である。
[図 7]チャージポンプ回路 23に入力されるパルス Φ 1、 Φ 2の波形を示す図である。
[図 8]2段ブースタ回路の構成を示す図である。
[図 9]2段ブースタ回路内のノードの電圧波形を示す図である。
[図 10]2段ブースタ回路内のレベルシフタの構成を示す図である。
発明を実施するための最良の形態
[0023] 次に添付図面を参照しながら本発明の好適な実施例を説明する。
実施例 1
[0024] 図 3に半導体装置 1の全体構成を示す。半導体装置 1は、図 3に示すように制御回 路 2、入出力バッファ 3、セルアレイ部 4、アドレスバッファ 5、 Xデコーダ 6、 Yデコーダ 7、 Yゲート 8、チップイネ一ブル/出カイネーブル回路 9、データラッチ/センスアン プ 10、電圧発生回路 11、アドレストランジシヨン検出回路 (以下、 ATD回路と表記す る） 12を備えている。この半導体装置 1は単独でパッケージされたフラッシュメモリ等 の半導体記憶装置であってもよいし、システム LSIのように半導体装置の一部として 組み込まれたものであってもよレ、。
[0025] 制御回路 2は、コマンドレジスタを内蔵し、外部から供給されるチップィネーブル信 号 CEや書き込みィネーブル信号 WEに同期して動作すると共に、外部から供給され るコマンドに応じたタイミング信号を生成し、各部に出力する。
[0026] 入出力バッファ 3は、外部からデータを受け取り、このデータを制御回路 2およびデ
[0027] セルアレイ部 4は、ワード線 WLに接続されたコントロールゲートと、ビット線 BLに接 続されたドレインと、ソース線に接続されたソースと、電荷を蓄える層として多結晶シリ コンからなるフローティングゲートとを含む不揮発性のメモリセル MCを有し、このメモ リセル MCが複数個マトリックス状に配置されている。
[0028] データ読み出し時には、活性化したワード線で指定されるメモリセルからのデータ 力 Sビット線に読み出される。書き込み（以下、プログラムと呼ぶ）或いはィレーズ時に は、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、 メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
[0029] アドレスバッファ 5は、外部から供給されるアドレス情報をラッチし、 Xデコーダ 6及び γデコーダ 7に供給する。
[0030] Xデコーダ 6は、データ書込み時、消去時および読出し時に、それぞれのアドレス に基づいて複数のワード線 WLを選択駆動する。ワード線には、電圧発生回路 11か らの高電圧が供給される。 Yデコーダ 7は、アドレス信号が示している Y方向のァドレ スを特定し、対応する Yゲート内のトランジスタをオンさせる。
[0031] Yゲート 8は、デコードアドレス信号に基づいて、読み出し時にはセルアレイ部 4のビ ット線 BLを選択的にデータラッチ/センスアンプ 10のセンスアンプに接続する。また 書き込み時にはビット線 BLを選択的にデータラッチ/センスアンプ 10のデータラッ チに接続する。これによりセルアレイ部 4のメモリセル MCに対するデータの読み出し /書き込み経路が確立される。
[0032] チップイネ一ブル/出カイネーブル回路 9は、チップイネ一ブル信号 CEを受けて Yデコーダ 7を活性化し、出カイネーブル信号 OEを受けて入出力バッファ 3を活性 化する。
[0033] データラッチ Zセンスアンプ 10は、書き込み時には入出力バッファ 3からのデータ をラッチする。データラッチ/センスアンプ 10にラッチされたデータは、 Yゲート 8によ つて選択されたビット線に出力される。またデータラッチ Zセンスアンプ 10は、読み出 し時にはビット線に読み出されたデータを増幅し、デジタルレベルとして取り扱いが可 能になるレベルにまで増幅する。
[0034] またデータラッチ/センスアンプ 10は、セルアレイ部 4から読み出したデータの判 定を行う。 Xデコーダ 6及び Yデコーダ 7による指定に応じてセルアレイ部 4から供給さ れるデータの電流を基準電流と比較することで、データが 0であるのか 1であるのかを 判定する。基準電流は図示しないリファレンスセル力 供給される電流である。判定 結果は読み出しデータとして、入出力バッファ 3に供給される。
[0035] 電圧発生回路 11には、ブースタ回路 20、チャージポンプ回路 23などが備えられて レ、る。電圧発生回路 11につレ、ては後ほど詳述する。
[0036] ATD回路 12は、アドレス情報がデコードされ、データがデータラッチ/センスアン プ 10にラッチされると、電圧発生回路 11内のパルス発生回路 21、チャージポンプ回 路 23に ATD信号を出力する。
[0037] 図 4を参照しながら電圧発生回路 11の構成について説明する。 Xデコーダ 6と電圧 発生回路 11とを接続するノード Aには、ノード Aを電源電圧 Vccにチャージする電源 Vcc (26)と、ノード Aを昇圧するブースタ回路 20と、ノード Aの昇圧レベルのダウンを 防ぐチャージポンプ回路 23とが接続されている。電源 Vcc (26)は、スィッチ 25を介 してノード Aに接続され、チャージポンプ回路 23は、ダイオード 24を介してノード Aに 接続されている。
[0038] チャージポンプ回路 23は、チャージポンプ回路 23とダイオード 24とを接続するノー ド Cを所定電圧にチャージする。本実施例では、ダイオードのしきい値電圧を 0. 7V として、ノード Aよりも 0· 7V電位の高い 5· 7Vにチャージする。また、ダイオード 24は 、アノード側をチャージポンプ回路 23に、力ソード側をノード Aに接続している。
[0039] ブースタ回路 20は、図 1に示すようにパルス発生回路 21と、昇圧用キャパシタ 22と を有し、パルス発生回路 21が昇圧用キャパシタ 22を介してノード Aに接続されている
[0040] チャージポンプ回路 23とパルス発生回路 21には、 ATD回路 12からの ATD信号 が入力される。
[0041] 図 5に示す電圧発生回路 11内の各ノードの電圧波形図を参照しながら、電圧発生 回路 11の動作を説明する。なお、ノード A Cは、予め、 Vssにリセットされている。 A TD回路 12がアドレスの変化を検出すると、 ATD信号をパルス発生回路 21とチヤ一 ジポンプ回路 23に出力する（図 5に示す（a) )。メモリセル MCからの読み出し動作が 開始されると、選択されたワード線 (WL)とノード Aとが Xデコーダ 6により接続される。 同時にスィッチ 25が閉じ、ノード Aに電源電圧 Vccが接続され、ノード Aは Vccレべ ルまで充電される（図 5に示す（b) )。 Vccレベルに充電した後は、スィッチ 25を開け てノード Aを電源電圧 Vcc (26)から切り離す。
[0042] ブースタ回路 20内の昇圧用キャパシタ 22も電源 Vcc (26)によって電源電圧 Vcc に充電されている。この状態で、昇圧用キャパシタ 22にパルス発生回路 21からの正 パルスを 1パルス印加すると、昇圧用キャパシタ 22の容量結合によってノード Aは Vc cより高いレベルに持ち上げられる（図 5に示す（c) )。この昇圧時間は、高速なリード を可能とするため十分短くなるよう、昇圧用キャパシタ 22及びそれを駆動するパルス 発生回路 21の能力は十分大きなものとなっている。なお、以下では、 Vccレベルを 3 V、ブースタ回路 20によって昇圧された電圧を 5Vとして説明を行うが、これに限定さ れるものではない。
[0043] ATD回路 12からの ATD信号を入力して動作を開始したチャージポンプ回路 23は 、所定の電圧レベルに達するまで 1マイクロ秒程度必要とする（図 5に示す（d) )。この ためブースタ回路 20により昇圧されたノード Aよりノード Cのほうが電圧が低い期間が 存在するが、ダイオード 24には逆バイアスとなるためノード Aからノード Cへ電流は流 れず、ノード Aの電位に変動は生じない。 [0044] チャージポンプ回路 23の出力が所定の電圧レベルに達した後（図 5に示す（d) )、 ノード Aが 5Vを保っている間は、ノード Aとノード Cの電位差は 0. 7Vであるためダイ オード 24に電流は流れない。ブースタ回路 20による昇圧を開始してから時間が経過 すると、徐々にノード Aの電圧レベルが低下し、 5Vを下回るようになる（図 5に示す（e ) )。この時、ノード Cは 5. 7Vを保っているので、ダイオード 24の電位差が 0. 7Vを超 え、ノード Cからノード Aへ電流が流れる。これによりノード Aの電位が上昇し、再び 5 Vまで上昇するとダイオード 24の電位差が 0. 7Vとなるので、ノード Cからノード Aへ の電流の流れは停止する。この動作を繰り返すことでノード Aの電圧レベルを 5Vに 保持することが可能となる。
[0045] ブースタ回路 20による昇圧は、時間の経過と共に電圧レベルが低下するがチヤ一 ジポンプ回路 23を設けてワード線の電圧を保持することで、ワード線のレベルダウン を防ぎ、メモリセルへの書き込みや読み出しを正しく行うことができる。
[0046] 次に、図 6を参照しながらチャージポンプ回路 23の詳細を説明する。チャージボン プ回路 23は、トランジスタ 35と、複数のブースト段 30 第 1のブースト
1— 30を有する。
n
段 30の入力側には、トランジスタ 35を介して電源電圧 Vccが接続され、第 nのブー スト段 30の出力側には、図 4に示すノード Cが接続されている。 1つのブースト段は、 2つのダイオード D31 , D32と、 1つのキャパシタ C33とからなる。ダイオード D31, D 32は、例えばダイオード接続したトランジスタで構成される。キャパシタ C33の一端は それぞれダイオード D31を介して電源電圧 Vcc— Vth (Vthはダイオードの順方向降 下電圧）にプリチャージされている。キャパシタ C33の他端にはクロック信号 Φ 1、 Φ 2 が印加されている。クロック信号 Φ 1と Φ 2は、図 6に示すクロック生成回路 35で生成 される相補信号である。図 7にクロック信号 Φ 1、 Φ 2の波形を示す。クロック信号 Φ 1 がハイレベル（例えば 3V)に立ち上がると、キャパシタ C33がブーストされ、ここにチ ヤージされていた電荷がダイオード D32を介して次段のキャパシタ C33にチャージさ れる。次に、クロック信号 Φ 1がローレベルに立ち下がり、同時にクロック信号 Φ 2がハ ィレベルに立ち上がると、次段のキャパシタ C33がブーストされ、ここにチャージされ ていた電荷がダイオード D32を介してさらに次段のキャパシタ C33にチャージされる 。以下、この動作を繰り返すことで出力電圧は次第に上昇し、最終的に昇圧電圧を 出力する。
[0047] 図 5を再び参照すると、チャージポンプ回路 23による昇圧時間は、ブースタ回路 20 による昇圧時間よりも長くなつている。チャージポンプ回路 23は、先にブースタ回路 2 0によって昇圧した電位を保持できれば良いため、高速動作は必要ではない。よって 、同回路内のキャパシタ C33及びそれを駆動する、クロック生成回路 35の能力は、ブ ースタ回路 20のそれらよりも小さく設定される。これにより、必要以上に回路面積が大 きくなることがない。
[0048] 次にノード Cの電圧を一定に保つレギュレーション回路 40について説明する。図 6 に示すようにレギュレーション回路 40は、ノード Cに接続した配線に nM〇Sトランジス タ 41と nMOSトランジスタ 42とが直列に接続されている。 nM〇Sトランジスタ 41のゲ ートは、電源電圧 Vccに接続され、 nM〇Sトランジスタ 42のゲートはコンパレータ 43 の出力を入力している。またノード Cに接続した配線には、コンデンサ 44と 45と力 S直 列に接続されている。コンデンサ 44と 45とを直歹 IJに接続し、ノード Cの電圧を所定の 比率に分圧している。コンパレータ 43は、コンデンサ 44と 45の分圧値と基準電圧と を比較し、分圧値が基準電圧を超えると（つまり、ノード Cの電圧が 5. 7Vよりも高くな ると）、ハイレベルの信号を nMOSトランジスタ 42のゲートに出力する。これによりノー ド Cの電圧レベルが下げられる。また分圧値が基準電圧を下回ると（つまり、ノード C の電圧が 5. 7Vよりも低くなると）、ローレベルの信号を nMOSトランジスタ 42のゲート に出力し、 nMOSトランジスタ 42はオフする。レギュレーション回路 40は、このような 動作によりノード Cの電圧を所定電圧（5. 7V)に保持している。
[0049] このような構成のチャージポンプ回路 23を用いることで、電源電圧が低い場合にも チャージポンプ回路による昇圧で所望の昇圧電圧を得ることができる
[0050] 次に、図 8を参照しながらブースタ回路 20の他の構成を説明する。図 8に示すブー スタ回路 20は、第 1ブースタ回路 50と第 2ブースタ回路 60とからなる。第 1ブースタ回 路 50には、 pチャネル型 M〇Sトランジスタ（以下、 pM〇Sトランジスタと表記する） 52 と、 nチャネル型 M〇Sトランジスタ（以下、 nMOSトランジスタと表記する） 53とからな る CMOSスィッチ 51と、レべノレシフタ 54と、昇圧用キャパシタ C55と、 pMOSトランジ スタ 56と力らなる。第 2ブースタ回路 60も同様に、 pM〇Sトランジスタ 62と nMOSトラ ンジスタ 63とからなる CMOSスィッチ 61と、レベ/レシフタ 64と、 pMOSトランジスタ 66 と、昇圧用キャパシタ 65とからなる。
[0051] 図 9に示す信号波形図を参照しながらブースタ回路 20の動作を説明する。読み出 されるアドレス情報が変わり ATD信号がハイレベルになると、ハイレベルの kickB信 号が第 1ブースタ回路 50、第 2ブースタ回路 60に入力される。この kickB信号は、パ ノレス発生回路 21から出力される信号である。
[0052] ハイレベルの kickB信号が入力されると、 CMOSスィッチ 51、 61の nMOSトランジ スタ 53、 63がオンする。これによりノード D， Fはローレベルになる。ノード D， Fがロー レベルに設定されることで、レべノレシフタ 54、 64は pMOSトランジスタ 56、 66のゲー トにローレベルの電圧を印加する。従って、 pMOSトランジスタ 56、 66はオンし、ノー ド E, Gを Vccにチャージする。
[0053] 次に、 KickB信号が ATD信号の立下りに応じてローレベルになると、まず CMOS スィッチ 51の pMOSトランジスタ 52がオンする。 KickB信号を遅延素子 67、 68で遅 延させた信号が第 2ブースタ回路 60には入力されるためである。これにより、ノード F はノード Eと等電位の Vccにチャージされる。従って、キャパシタ C55に正パルスが印 加され、このキャパシタ C55の容量結合によりノード Gは図 9に示すように Vccよりも高 いレベルに昇圧される。同時に、第 1ブースタ回路 50の pMOSトランジスタ 56は、レ ベルシフタ 54からの出力を受けて OFFされる。本実施例では、 Vccを 3V、 Vccよりも 高いレベルの電圧を 5Vとして説明する。
[0054] また、遅延素子 67、 68で遅延をとつた KickB信号を入力した第 2ブースタ回路 60 は、この KickB信号のローレベルを入力して、 pMOSトランジスタ 62が ONする。これ により、図 9に示すようにノード Dが Vccにチャージされ、キャパシタ C65に正パルス が印加される。このキャパシタ C65の容量結合によりノード Eは図 9に示すように Vcc よりも高い電位に昇圧される。この昇圧された電圧が pMOSトランジスタ 52を介してノ ード Fに供給され、第 1ブースタ回路 50のキャパシタ 55を駆動する。すなわち、ノード Gは、キャパシタ 55の容量結合によって 5Vよりもさらに高い（5 +ひ） Vに昇圧される（ 図 9参照）。
[0055] ここで、図 10を参照しながら第 1ブースタ回路 50、第 2ブースタ回路 60のレベルシ フタ 54、 64について説明する。レベルシフタ 54、 64は、入力が Vss— Vccの振幅に 対し、出力を Vss—高電圧の振幅に変換する回路である。レベルシフタ 54、 64は、 図 10に示すように、 pMOSトランジスタ 70、 71と、 nMOSトランジスタ 72、 73、 74と、 インバータ 75とを有している。なお、レベルシフタ 54の pMOSトランジスタ 70、 71の ソースには、図 9に示すノード Gの電圧が印加されており、レベルシフタ 64の pMOS トランジスタ 70、 71のソースには、図 9に示すノード Eの電圧が印加されている。また 、レベルシフタ 54の入力端子はノード Fに接続され、出力端子は図 9に示す pMOSト ランジスタ 56のゲートに接続されている。同様にレベルシフタ 64の入力端子はノード Dに接続され、出力端子は図 9に示す pMOSトランジスタ 66のゲートに接続されてい る。
[0056] レベルシフタ 54、 64の入力端子に印加される電圧がハイレベル (Vcc)になると、ィ ンバータ 75によって nM〇Sトランジスタ 74はオフになる。 nMOSトランジスタ 72， 73 のゲートには常に電源電圧 Vccが印加されているので、常にオンしている。これによ り、 pMOSトランジスタ 71がオンして、 pMOSトランジスタ 70はオフする。このため pM OSトランジスタ 71のソースに接続したノード E, Gの電圧に等しい電圧が出力端に出 力される。従って、 pMOSトランジスタ 56、 66のゲートにはノード E, Gの電圧変化に 従って、 Vccから Vcc + aの電圧が印加される。
[0057] レベルシフタ 54、 64の入力端子に印加される電圧がローレベル (Vss)になると、 n MOSトランジスタ 73、 74力 Sオンし、 nMOSトランジスタ 72がオフになる。 nMOSトラ ンジスタ 72のソースには、インバータ 75によってハイレベルの電圧が印加されるため 、 nMOSトランジスタ 72にはほとんど電流が流れない。これにより pMOSトランジスタ 70力オンし、 pMOSトランジスタ 71がオフする。このため出力端子は、ローレベルと なる。従って、 pMOSトランジスタ 56、 66のゲートにはローレベル（Vss)の電圧が印 加される。
[0058] このような構成のブースタ回路を用いることで、電源電圧が低い場合にもブースタ 回路による昇圧で所望の昇圧電圧を得ることができる。
上記説明はワード線の昇圧に関するものであった力 本発明はワード線以外の線 の昇圧にも適用できる。 なお、上述した実施例は本発明の好適な実施例である。但しこれに限定されるもの ではなく、本発明の要旨を逸脱しなレ、範囲内におレ、て種々変形実施可能である。

Claims

請求の範囲
[I] 選択された線を電源電圧よりも高い所定電圧に昇圧するブースタ回路と、
昇圧された前記線の電圧を前記所定電圧に保持するチャージポンプ回路とを有す る半導体装置。
[2] 前記チャージポンプ回路は、前記ブースタ回路の昇圧するノードにダイオードを介し て接続している請求の範囲 1記載の半導体装置。
[3] アドレス情報が変化すると、前記ブースタ回路と前記チャージポンプ回路とに動作の 開始を指示する信号を出力するアドレストランジシヨン検出回路を有する請求の範囲
1記載の半導体装置。
[4] 前記チャージポンプ回路は、前記電源電圧を昇圧する複数のブースト段を有し、 前記ブースト段間のノードは順次チャージされる請求の範囲 1記載の半導体装置。
[5] 前記ブースタ回路は、複数の昇圧回路を多段接続した多段ブースタ回路を有する請 求の範囲 1記載の半導体装置。
[6] 前記チャージポンプ回路は、前記選択された線に接続された複数のメモリセルを連 続的に選択するデータの連続読み出し期間中、前記選択された線を前記所定電圧 に保持する請求の範囲 1記載の半導体装置。
[7] 前記ブースタ回路は、前記アドレストランジシヨン検出回路が出力する 1つのパルス 信号によって前記所定電圧を生成する請求の範囲 3記載の半導体装置。
[8] 前記チャージポンプ回路はクロック信号によって駆動され、前記選択された線を前 記所定電圧を保持する請求の範囲 1記載の半導体装置。
[9] 前記ブースタ回路及び前記チャージポンプ回路はそれぞれキャパシタを含み、前 記ブースタ回路のキャパシタは前記チャージポンプ回路のキャパシタよりも大きい請 求の範囲 1記載の半導体装置。
[10] 前記線はワード線である請求項 1記載の半導体装置。
[II] 選択された線を電源電圧よりも高い所定電圧に昇圧するステップと、
昇圧された前記線の電圧を前記所定電圧に保持するステップとを有する昇圧方法
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