KR20070089781A

KR20070089781A - 반도체 장치 및 워드 라인 승압 방법

Info

Publication number: KR20070089781A
Application number: KR1020077005055A
Authority: KR
Inventors: 가즈히로 기타자키; 가즈히데 구로사키
Original assignee: 스펜션 엘엘씨; 스펜션 저팬 리미티드
Priority date: 2004-08-30
Filing date: 2005-08-12
Publication date: 2007-09-03
Also published as: EP1801811A1; WO2006025208A1; US20060077745A1; WO2006025081A1

Abstract

본 발명의 반도체 장치는 선택된 워드 라인(WL)을 전원 전압보다 높은 소정 전압으로 승압하는 부스터 회로(20)와, 승압된 워드 라인(WL)의 전압을 상기 소정 전압으로 유지하는 차지 펌프 회로(23)를 구비하고 있다. 부스터 회로(20)에 의한 승압은 시간의 경과와 함께 전압 레벨이 저하하지만, 차지 펌프 회로(23)을 설치하고, 워드 라인의 전압을 유지함으로써, 워드 라인의 레벨 다운을 방지하고, 메모리 셀에의 써넣기나 읽어내기를 바르게 실행할 수 있다.

워드 라인, 부스트 회로, 차지 펌프, 메모리 셀

Description

반도체 장치 및 워드 라인 승압 방법{SEMICONDUCTOR DEVICE AND WORD LINE BOOSTING METHOD}

본 발명은 반도체 장치 및 워드 라인 승압 방법에 관한 것이다. 더 상세하게는 선택된 워드 라인의 승압 방법에 관한 것이다.

반도체 장치에 기억된 데이터를 읽어낼 때에, 전원 전압보다 높은 전압을 필요로 하는 경우가 있다. 예를 들면, 3 V의 전원 전압을 사용하는 플래쉬 메모리에서는 데이터의 읽어내기 할 때 게이트에 5 V의 전압을 인가할 필요가 있다. 이 때문에 전원 전압을 승압하여 게이트 전압을 발생하는 승압 회로가 필요하다.

플래쉬 메모리의 경우 데이터의 읽어내기에 필요한 시간은 100 나노초 정도이므로, 승압은 20 내지 30 나노초 정도로 완료하여야 한다. 이 때문에 플래쉬 메모리의 승압 회로로서 부스터 회로가 주로 사용되고 있다. 부스터 회로는 클럭 신호와는 다른 제어 신호에 의하여 목적으로 하는 전압까지 급속히 승압하는 회로이다.

도 1을 참조하면서 데이터 읽어내기 할 때의 승압 동작에 대하여 설명한다. 도 1에는 전압을 공급하는 전압 발생 회로(11)와 전압 발생 회로(11)로부터의 전압을 선택적으로 워드 라인(WL)에 공급하는 X 디코더(6)가 나타나있다. 읽어내기가 시작되면, 도 1에 나타내는 스위치(25)를 온(ON)하고, 노드 A에 전원 전압 Vcc(26)가 접속된다. 이것에 의하여 선택된 워드 라인(WL)이나 X 디코더(6)에 접속되어 있는 노드 A가 도 2에 나타내는 바와 같이 Vcc 레벨까지 충전된다.

부스터 회로(20)는 도 1에 나타내는 바와 같이, 펄스 발생 회로(21)와 승압용 캐패시터(22)를 가지고 펄스 발생 회로(21)가 승압용 캐패시터(22)를 거쳐 노드 A에 접속되어 있다. 노드 A가 Vcc까지 충전되면, 스위치(25)를 열어 노드 A를 전원 전압 Vcc(26)로부터 분리하고, 부스터 회로(20) 내의 펄스 발생 회로(21)로부터 정 펄스를 발생시킨다. 도 2에 펄스 발생 회로(21)와 승압용 캐패시터(22)를 접속하는 노드 B의 전압을 나타낸다. 승압용 캐패시터(22)에 펄스 발생 회로(21)로부터의 정펄스를 1 펄스를 인가하면 승압용 캐패시터(22)의 용량 결합에 의하여 노드 A는 Vcc보다 높은 레벨로 올릴 수 있다. 이 승압된 전압, 예를 들면 5 V가 선택된 메모리 셀의 게이트에 인가한다.

특허 문헌 1에는 승압 전압의 전원 전압 변동 및 온도 변동을 보상한 승압 회로를 가지는 반도체 기억장치가 개시되어 있다.

특허 문헌 1: 일본 공개 특허 공보 2001-35174호

펄스 발생 회로(21)가 정펄스(positive pulse)를 발생하고 있는 동안에는 부스터 회로(20)에 의하여 승압된 워드라인(WL)은 승압된 레벨을 유지하지만, 실제로는 X 디코더(6)에는 미소한 리크(leak) 전류가 발생하기 때문에, 도 2에 나타내는 바와 같이, 시간이 경과하면 노드 A의 전압 레벨은 점차 다운되어 간다.

1개의 메모리 셀로부터 데이터를 읽어낼 뿐이라면 단시간에 끝나므로 전압 레벨의 다운은 문제가 되지 않지만, 버스트 읽어내기와 같이 1개의 워드 라인(WL)을 장시간 계속 승압하여야 하는 경우에는, 이 노드 A의 전압 다운이 문제가 된다. 특허 문헌 1은 이와 같은 문제 및 이 문제의 해결 수단에 대하여 개시하고 있지 않다.

본 발명은 상기 사정을 감안하여 이루어진 것으로, 읽어내기 기간 중 전원 전압보다 높은 전압이 선택된 워드 라인에 공급할 수 있는 반도체 장치 및 워드 라인 승압 방법을 제공하는 것을 목적으로 한다.

이러한 목적을 달성하기 위하여, 본 발명의 반도체 장치는 선택된 라인을 전원 전압보다 높은 제 1 소정 전압으로 승압하는 부스터 회로와, 승압된 상기 라인의 전압을 상기 소정 전압으로 유지하는 차지 펌프 회로를 가지는 구성으로 하고 있다. 부스터 회로에 의한 승압은 시간의 경과와 함께 전압 레벨이 저하되지만 차지 펌프를 설치하고 승압된 라인의 전압을 유지함으로써 선택된 라인의 레벨 다운을 막고, 메모리 셀에의 써넣기나 읽어내기를 올바르게 실시할 수 있다. 또한, 이하 선택된 라인이 워드 라인인 경우에 대하여 설명한다.

상기 반도체 장치에 있어서 상기 차지 펌프 회로는 상기 부스터 회로의 승압하는 노드에 제 1 다이오드를 통하여 접속된 구성으로 할 수 있다. 부스터 회로의 승압하는 노드에 제 1 다이오드를 거쳐 차지 펌프를 접속함으로써 차지 펌프 회로가 승압되는 노드의 전압을 내리는 경우가 없다.

상기 반도체 장치에 있어서 어드레스 정보가 디코드 처리되면 상기 부스터 회로와 상기 차지 펌프 회로에 동작의 개시를 지시하는 신호를 출력하는 어드레스 트랜지션 검출 회로를 가지는 구성으로 할 수 있다. 이와 같은 구성으로 함으로써 부스터 회로와 차지 펌프 회로에 승압을 개시하는 타이밍을 통지할 수 있다.

상기 반도체 장치에 있어서, 상기 차지 펌프 회로는 상기 전원 전압을 승압하는 복수의 부스터 단을 가지고, 상기 부스터 단 간의 내부 노드는 차례로 차지되는 구성으로 할 수 있다. 이와 같은 구성의 차지 펌프 회로를 사용함으로써, 전원 전압이 낮은 경우에도 차지 펌프 회로에 의한 승압으로 소망하는 승압 전압을 얻을 수 있다.

상기 반도체 장치에 있어서 상기 부스터 회로는 복수의 승압 회로를 다단 접속한 다단 부스터 회로를 가지도록 구성할 수 있다. 이와 같은 구성의 부스터 회로를 사용함으로써 전원 전압이 낮은 경우에도 부스터 회로에 의한 승압으로 소망하는 승압 전압을 얻을 수 있다.

상기 반도체 장치에 있어서, 상기 차지 펌프 회로는 상기 워드 라인에 접속된 복수의 메모리 셀을 연속적으로 선택하는 데이터의 연속 읽어내기 기간 중에 상기 워드 라인을 상기 소정 전압으로 유지하는 구성으로 할 수 있다. 워드 라인에 접속된 복수의 메모리 셀을 연속적으로 선택하는 기간 중, 워드 라인의 전압이 저하되지 않고 복수의 메모리 셀로부터 데이터를 연속적으로 읽어낼 수 있다.

상기 반도체 장치에 있어서 상기 부스터 회로는 상기 어드레스 트랜지션 검출회로가 출력하는 1개의 펄스 신호에 의하여 상기 소정 전압을 생성하면 좋다. 부스터 회로는 어드레스 트랜지션 검출 회로가 출력하는 1개의 펄스 신호에 의하여 소정 전압을 생성하므로, 어드레스의 변화를 검출하여 워드 라인을 소정 전압으로 유지할 수 있다.

상기 반도체 장치에 있어서, 상기 차지 펌프 회로는 클럭 신호에 의하여 구동되고, 상기 소정 전압을 유지하면 좋다. 차지 펌프 회로의 구동을 클럭 신호에 의하여 제어할 수 있다. 상기 반도체 장치에 있어서, 상기 부스터 회로 및 상기 차지 펌프 회로는 각각 캐패시터를 포함하고, 상기 부스터 회로의 캐패시터는 상기 차지 펌프 회로의 캐패시터보다 크면 좋다. 따라서 필요 이상으로 회로 면적이 커지는 경우는 없다.

본 발명의 워드 라인 승압 방법은 선택된 워드 라인을 전원 전압보다 높은 소정 전압으로 승압하는 단계와, 승압된 상기 워드 라인의 전압을 상기 소정 전압으로 유지하는 단계를 가지고 있다. 승압하는 단계에서 승압된 전압이 시간의 경과와 함께 전압 레벨이 저하되어도 소정 전압으로 유지하는 단계를 둠으로써 워드 라인의 레벨 다운을 방지하고, 메모리 셀의 써넣기나 읽어내기를 올바르게 실시할 수 있다.

상기 반도체 장치에 있어서, 상기 차지 펌프 회로와 상기 제1 다이오드와의 사이의 차지 펌프 출력 노드에 접속하여, 상기 차지 펌프 출력 노드를 제 2 소정의 전압으로 유지하는 규제 회로를 가지는 구성으로 할 수 있다. 이와 같은 구성에 의하여 차지 펌프 출력 노드를 소정의 전압으로 유지할 수 있다.

상기 반도체 장치에 있어서 상기 규제 회로는 제 2 다이오드를 사이에 두고 상기 차지 펌프 출력 노드에 접속되는 구성으로 할 수 있다. 이와 같은 구성에 의하여 차지 펌프 출력 노드를 규제 회로의 전압으로 제 2 다이오드의 문턱값 전압을 부가한 전압으로 유지할 수 있다.

상기 반도체 장치에 있어서, 상기 제 2의 다이오드의 순방향 문턱값 전압은 상기 제 1 다이오드와 실질적으로 동일한 구성으로 할 수 있다. 이와 같은 구성에 의하여 제조 공정의 흔들림에 의한 부스터 회로의 승압하는 노드의 전압의 요동을 억제할 수 있다.

상기 반도체 장치에 있어서 상기 규제 회로는 상기 제 2 다이오드와 상기 규제 회로와의 사이의 노드를 상기 제 1 소정 전압과 실질적으로 동일한 전압으로 유지하는 구성으로 할 수 있다. 이와 같은 구성에 의하여 제조 공정의 요동에 의한 부스터 회로의 승압하는 노드의 전압의 요동을 한층 억제할 수 있다.

발명의 효과

본 발명은 읽어내기 기간 중 선택된 워드 라인에 전원 전압보다 높은 전압을 공급할 수 있다.

도 1은 종래의 전압 발생 회로의 구성을 나타내는 도면이다.

도 2는 전압 발생 회로 내의 노드 A, B의 전압 파형을 나타내는 도면이다.

도 3은 반도체 장치의 전체 구성을 나타내는 블럭도이다.

도 4는 본 발명의 전압 발생 회로의 구성을 나타내는 도면이다.

도 5는 전압 발생 회로 내의 노드의 전압 파형을 나타내는 도면이다.

도 6은 차지 펌프 회로의 구성을 나타내는 도면이다.

도 7은 차지 펌프 회로(23)에 입력되는 펄스 1, 2의 파형을 나타내는 도면이다.

도 8은 2단 부스터 회로의 구성을 나타내는 도면이다.

도 9는 2단 부스터 회로 내의 노드의 전압 파형을 나타내는 도면이다.

도 10은 2단 부스터 회로 내의 레벨 시프트의 구성을 나타내는 도면이다.

도 11은 실시예 2의 규제 회로의 구성을 나타내는 도면이다.

도 12는 도 12A는 실시예 2의 다이오드의 문턱값 전압이 0.7 V의 경우의 각 노드의 전압 파형을 나타내는 도면이고, 도 12B는 다이오드의 문턱값 전압이 0.6 V인 경우의 각 노드의 전압 파형을 나타내는 도면이다.

다음으로 첨부 도면을 참조하면서 본 발명의 매우 적합한 실시예를 설명한다.

실시예 1

도 3에 반도체 장치(1)의 전체 구성을 나타낸다. 반도체 장치(1)는, 도 3에 나타내는 바와 같이, 제어 회로(2), 입출력 버퍼(3), 셀 어레이부(4), 어드레스 버퍼(5), X 디코더(6), Y 디코더(7), Y 게이트(8), 칩 인에이블/출력 인에이블 회로(9), 데이터 래치/센스 증폭기(10), 전압 발생 회로(11), 어드레스 트랜지션 검산회로(이하, ATD 회로라고 표기한다)(12)를 구비하고 있다. 이 반도체 장치(1)는 단독으로 패키지된 플래쉬 메모리 등의 반도체 기억장치이어도 좋고, 시스템 LSI와 같이 반도체 장치의 일부로서 넣은 것이어도 좋다.

제어 회로(2)는 커맨드 레지스터를 내장하고, 외부로부터 공급되는 칩 인에이블 신호(CE)나 써넣기 인에이블 신호(WE)에 동기하여 동작함과 동시에, 외부로부터 공급되는 커맨드에 따른 타이밍 신호를 생성하여, 각부에 출력한다.

입출력 버퍼(3)는 외부로부터 데이터를 받아, 이 데이터를 제어 회로(2) 및 데이 클러치/센스 증폭기(10)에 공급한다.

셀 어레이부(4)는 워드 라인(WL)에 접속된 컨트롤 게이트와 비트 라인(BL)에 접속된 드레인과 소스선에 접속된 소스와 전하를 축적하는 층으로서 다결정 실리콘으로 이루어지는 플로팅 게이트를 포함하는 불휘발성의 메모리 셀(MC)을 가지고, 이 메모리 셀(MC)이 복수 개의 매트릭스 상으로 배치되어 있다.

데이터 읽어내기 시에는 활성화된 워드 라인으로 지정되는 메모리 셀로부터의 데이터를 비트 라인에 읽어낸다. 써넣기(이하, 프로그램이라 한다) 또는 소거시에는 워드 라인 및 비트 라인을 각각의 동작에 따른 적당한 전위로 설정함으로써 메모리 셀에 대한 전하 주입 또는 전하 발취(拔取) 동작을 실행한다.

어드레스 버퍼(5)는 외부로부터 공급되는 어드레스 정보를 래치하여 X 디코더(6) 및 Y 디코더(7)에 공급한다.

X 디코더(6)는 데이터 기재시 소거시 및 읽어내기 시에 각각의 어드레스에 기초하여 복수의 워드 라인(WL)을 선택 구동한다. 워드 라인에는 전압 발생 회로(11)로부터의 고전압이 공급된다. Y 디코더(7)는 어드레스 신호가 나타내는 Y 방향의 어드레스를 특정하고, 대응하는 Y 게이트 내의 트랜지스터를 온(ON) 시킨다.

Y 게이트(8)는 디코드 어드레스 신호에 기초하고, 읽어내기 시에는 셀 어레 이부(4)의 비트 라인(BL)을 선택적으로 데이터 래치/센스 증폭기(10)의 센스 증폭기에 접속한다. 또한, 써넣기 시에는 비트 라인(BL)을 선택적으로 데이터 래치/센스 증폭기(10)의 데이터 래치에 접속한다. 이에 의하여 셀 어레이부(4)의 메모리 셀(MC)에 대한 데이터의 읽어내기/써넣기 경로가 확립된다.

칩 인에이블/출력 인에이블 회로(9)는 칩인에이블 신호(CE)를 받아 Y 디코더(7)을 활성화하고, 출력 인에이블 신호(OE)를받아서, 출력 버퍼(3)를 활성화한다.

데이터 래치/센스 증폭기(10)는 써넣기 시에는 입출력 버퍼(3)로부터의 데이터를 래치한다. 데이터 래치/센스 증폭기(10)에 래치된 데이터는 Y 게이트(8)에 의하여 선택된 비트 라인에 출력된다. 또한, 데이터 래치/센스 증폭기(10)는 읽어내기 시에는 비트 라인에 읽어낸 데이터를 증폭하여 디지털 레벨로서 취급이 가능한 레벨까지 증폭한다.

또한, 데이터 래치/센스 증폭기(10)는 셀 어레이부(4)로부터 읽어낸 데이터의 판정을 실시한다.

X 디코더(6) 및 Y 디코더(7)에 의한 지정에 따라 셀 어레이부(4)로부터 공급되는 데이터의 전류를 기준 전류와 비교함으로써 데이터가 0인지 1인지를 판정한다. 기준 전류는 도시하지 않는 레퍼런스 셀로부터 공급되는 전류이다. 판정 결과는 읽어내기 데이터로서 입출력 버퍼(3)에 공급된다.

전압 발생 회로(11)에는 부스터 회로(20), 차지 펌프 회로(23) 등이 구비되어 있다. 전압 발생 회로(11)에 대하여서는 추후에 자세하게 설명한다.

ATD 회로(12)는 어드레스 신호의 변화를 검출하면, 전압 발생 회로(11) 내의 펄스 발생 회로(21) 차지 펌프 회로(23)에 ATD 신호를 출력한다.

도 4를 참조하면서 전압 발생 회로(11)의 구성에 대하여 설명한다. X 디코더(6)와 전압 발생 회로(11)를 접속하는 노드 A에는, 노드 A를 전원 전압 Vcc에 차지하는 전원 Vcc(26)과 노드 A를 승압하는 부스터 회로(20)와 노드 A의 승압 레벨의 다운을 막는 챠지 펌프 회로(23)가 접속되어 있다. 전원 Vcc(26)는 스위치(25)를 거쳐 노드 A에 접속되고, 차지 펌프 회로(23)는 다이오드(24)(제1 다이오드)를 거쳐 노드 A에 접속되어 있다.

차지 펌프 회로(23)는 차지 펌프 회로(23)와 다이오드(24)를 접속하는 노드 C를 소정 전압으로 차지한다. 본 실시예에서는 다이오드의 문턱값 전압을 0.7 V로 하고, 노드 A보다 0.7 V 전위가 높은 5.7 V로 차지한다. 또한, 다이오드(24)는 어노드측을 차지 펌프 회로(23)에 음극 측을 노드 A에 접속하고 있다.

부스터 회로(20)는, 도 1에 나타내는 바와 같이, 펄스 발생 회로(21)와 승압용 캐패시터(22)를 구비하고, 펄스 발생 회로(21)가 승압용 캐패시터(22)를 거쳐 노드 A에 접속되어 있다. 노드 A로부터 읽어내기 전압인 5.0 V가 워드 라인에 공급된다.

차지 펌프 회로(23)와 펄스 발생 회로(21)에는 ATD 회로(12)로부터의 ATD 신호가 입력된다.

도 5에 나타내는 전압 발생 회로(11) 내의 각 노드의 전압 파형도를 참조하면서 전압 발생 회로(11)의 동작을 설명한다. 또한, 노드 A 내지 C는 미리 Vss에 리세트되어 있다. ATD 회로(12)가 어드레스의 변화를 검출하면 ATD 신호를 펄스 발생 회로(21)와 차지 펌프 회로(23)에 출력한다(도 5에 도시하는(a)). 메모리 셀(MC)로부터의 읽어내기 동작이 개시되면, 선택된 워드 라인(WL)과 노드(A)가 X 디코더(6)에 의하여 접속된다. 동시에 스위치(25)가 닫히고, 노드 A에 전원 전압(Vcc)이 접속되고, 노드 A는 Vcc 레벨까지 충전된다(도 5에 나타내는(b)). Vcc 레벨에 충전한 후에는 스위치(25)를 열고 노드 A를 전원 전압 Vcc(26)로부터 분리한다.

부스터 회로(20) 내의 승압용 캐패시터(22)도 전원 Vcc(26)에 의하여 전원 전압 Vcc에 충전되어 있다. 이 상태로 승압용 캐패시터(22)에 펄스 발생 회로(21)로부터의 정펄스를 1 펄스 인가하면, 승압용 캐패시터(22)의 용량 결합에 의하여 노드 A는 Vcc보다 높은 레벨로 올라간다(도 5에 나타내는(c)). 이 승압 시간은 고속의 리드(read)를 가능하게 하기 위하여 충분히 짧아지도록, 승압용 캐패시터(22) 및 그것을 구동하는 펄스 발생 회로(21)의 능력은 충분히 큰 것으로 되어 있다. 또한, 이하에서는 Vcc 레벨을 3 V, 부스터 회로(20)에 의하여 승압된 전압(제1 소정 전압)을 5 V로 하여 설명을 하지만, 이것에 한정되는 것은 아니다.

ATD 회로(12)로부터의 ATD 신호를 입력하여 동작을 개시한 차지 펌프 회로(23)는 소정의 전압 레벨에 이를 때까지 1 마이크로 세컨드 정도를 필요로 한다(도 5에 나타나는 (d)). 이 때문에 부스터 회로(20)에 의하여 승압된 노드 A보다 노드 C 쪽이 전압이 낮은 기간이 존재하지만, 다이오드(24)에는 역바이어스가 되기 때문에 노드 A로부터 노드 C로 전류는 흐르지 않고, 노드 A의 전위에 변동은 생기 지 않는다.

차지 펌프 회로(23)의 출력이 소정의 전압 레벨에 도달한 후(도 5에 나타나는 (d)), 부스터 회로(20)에 의하여 노드 A가 5 V를 유지하고 있는 동안에는 노드 A와 노드 C의 전위차는 0.7 V이기 때문에 다이오드(24)에 전류는 흐르지 않는다. 부스터 회로(20)에 의한 승압을 개시한 후 시간이 경과 하면, 서서히 노드 A의 전압 레벨이 저하되어 5.0 V를 밑돌게 된다. 그러나, 노드 C는 5.7 V를 유지하고 있기 때문에, 다이오드(24)의 전위차가 0.7 V를 넘어, 노드 C로부터 노드 A로 전류가 흐른다. 이것에 의하여 노드 A의 전위가 상승하려 하고, 노드 A의 전압은 일정하게 유지된다. 이때, 도 5에 나타내는(d) 이후에 노드 C의 전위에 미소한 진동이 있는 것은, 후술하는 바와 같이, 노드 C의 전위를 일정하게 유지하는 규제 회로의 동작을 위한 것이다. 그 규제 회로의 동작에 의하여 노드 C의 전압 레벨이 저하된 경우(도 5에 나타나는 (e))에 있어서도, 노드 A는 다이오드(24)가 노드 A로부터 노드 C를 향하여 역방향으로 접속되어 있기 때문에 플로팅 상태에 있고, 노드 A의 전압은 일정하게 유지된다. 이상과 같이 노드 A의 전압 레벨은 5.0 V로 유지된다.

부스터 회로(20)에 의한 승압은 시간의 경과와 함께 전압 레벨이 저하되지만, 차지 펌프 회로(23)를 설치하여 워드 라인의 전압을 유지함으로써, 워드 라인의 레벨 다운을 막아 메모리 셀에의 써넣기나 읽어내기를 올바르게 실시할 수 있다.

다음으로, 도 6을 참조하면서 차지 펌프 회로(23)의 상세를 설명한다. 차지 펌프 회로(23)는 트랜지스터(35)와 복수의 부스트단(30₁ 내지 30_n)을 가진다. 제1 부스터단(30)의 입력 측에는 트랜지스터(35)를 거쳐 전원 전압 Vcc가 접속되고, 제n의 부스터단(30)의 출력측에는 도 4에 나타내는 노드 C가 접속되어 있다. 1개의 부스트단은 2개의 다이오드(D31, D32)와 1개의 캐패시터(C33)으로 이루어진다. 다이오드(D31, D32)는, 예를 들면 다이오드 접속된 트랜지스터로 구성된다. 캐패시터(C33)의 일단은 각각 다이오드(D31)를 거쳐 전원 전압 Vcc-Vth(Vth는 다이오드의 순서 방향 강하 전압)에 프리 차지되어 있다. 캐패시터(C33)의 타단에는 클럭 신호 Φ1, Φ2가 인가되어 있다. 클럭 신호 Φ1, Φ2는 도 6에 나타내는 클럭 생성 회로(35)에서 생성되는 상보 신호이다. 도 7에 클럭 신호 Φ1, Φ2의 파형을 나타낸다. 클럭 신호 Φ1이 하이 레벨(high level)(예를 들면 3V)로 상승하면 캐패시터(C33)가 부스트되고, 여기에 차지되어 있던 전하가 다이오드(D32)를 거쳐 다음 단의 캐패시터(C33)에 차지된다. 다음으로 클럭 신호 Φ1이 로 레벨(low level)로 하강하고, 동시에 클럭 신호 Φ2가 하이 레벨로 상승하면, 다음 단의 캐패시터(C33)가 부스트되고, 여기에 차지되어 있던 전하가 다이오드 D32를 거쳐, 다음 단의 캐패시터(C33)에 차지된다. 이하, 이 동작을 반복함으로써 출력 전압은 점차 상승하고, 최종적으로 승압 전압을 출력한다.

도 5를 다시 참조하면, 차지 펌프 회로(23)에 의한 승압 시간은 부스터 회로(20)에 의한 승압시간보다 길어져 있다. 차지 펌프 회로(23)는 먼저 부스터 회로(20)에 의하여 승압된 전위를 유지할 수 있으면 좋기 때문에, 고속 동작은 필요 하지 않다. 따라서 동회로 내의 캐패시터(C33) 및 그것을 구동하는 클럭 생성 회로(35)의 능력은 부스터 회로(20)의 그것들보다 작게 설정된다. 이에 의하여 필요 이상으로 회로 면적이 커지는 경우가 없다.

다음으로 노드 C의 전압을 일정하게 유지하는 규제 회로(40)에 대하여 설명한다. 도 6에 나타내는 바와 같이, 규제 회로(40)는 노드 C에 접속된 배선에 nM0S 트랜지스터(41)와 nMOS 트랜지스터(42)가 직렬로 접속되어 있다. nMOS 트랜지스터 (41)의 게이트는 전원 전압(Vcc)에 접속되고, nMOS 트랜지스터(42)의 게이트는 콤퍼레이터(comparator)(43)의 출력을 입력하고 있다. 또한, 노드 C에 접속된 배선에는 콘덴서 44와 45가 직렬로 접속되어 있다. 콘덴서 44와 45를 직렬로 접속하고 노드 C의 전압을 소정의 비율로 분압하고 있다. 컴퍼레이터(43)는 콘덴서 44와 45의 분압값과 기준 전압을 비교하여 분압값이 기준 전압을 넘으면(즉, 노드 C의 전압이 5.7 V보다 높아 지면) 하이 레벨의 신호를 nMOS 트랜지스터(42)의 게이트에 출력한다. 이것에 의하여 노드 C의 전압 레벨이 낮아진다. 또한 분압값이 기준 전압을 밑돌면(즉, 노드 C의 전압이 5.7 V보다 낮아지면) 로 레벨의 신호를 nMOS 트랜지스터(42)의 게이트에 출력하여 nMOS 트랜지스터(42)는 오프한다. 규제 회로(40)는 이와 같은 동작에 의하여 노드 C의 전압을 소정 전압(5.7V)으로 유지하고 있다. 도 5에 나타낸 노드 C의 미소한 진동은 이 레귤레이션 회로(40)의 동작에 기인하고 있다.

이와 같은 구성의 차지 펌프 회로(23)를 사용함으로써 전원 전압이 낮은 경우에도 차지 펌프 회로에 의한 승압으로 소망하는 승압 전압을 얻을 수 있다.

다음으로, 도 8을 참조하면서 부스터 회로(20)의 다른 구성을 설명한다. 도 8에 나타내는 부스트 회로(20)는 제 1 부스트 회로(50)와 제 2 부스터 회로(60)로 이루어진다. 제 1 부스터 회로(50)에는 p채널형 MOS 트랜지스터(이하 pMOS 트랜지스터라고 표기한다)(52)와 n채널형 MOS 트랜지스터(이하 nMOS 트랜지스터라고 표기한다)(53)로 이루어지는 CMOS 스위치(51)와 레벨 시프터(54)와 승압용 캐패시터(C55)와 pMOS 트랜지스터(56)로 이루어진다. 제 2 부스터 회로(60)와 마찬가지로 pMOS 트랜지스터(62)와 nMOS 트랜지스터(63)로 이루어지는 CMOS 스위치(61)와 레벨 시프트(64)와 pMOS 트랜지스터(66)와 승압용 캐패시터(65)로 이루어진다.

도 9에 나타내는 신호 파형도를 참조하면서 부스터 회로(20)의 동작을 설명한다. 읽어내는 어드레스 정보가 변경되어 ATD 신호가 하이 레벨이 되면, 하이 레벨의 kickB 신호가 제 1 부스터 회로(50), 제 2 부스터 회로(60)에 입력된다. 이 kickB 신호는 펄스 발생 회로(21)로부터 출력되는 신호이다.

하이 레벨의 kickB 신호가 입력되면 CMOS 스위치(51, 61)의 nMOS 트랜지스터(53, 63)이 온(ON) 된다. 이에 의하여 노드 D, F는 로 레벨이 된다. 노드 D, F가 로 레벨로 설정됨으로써 레벨 시프터(54, 64)는 pMOS 트랜지스터(56, 66)의 게이트에 로 레벨의 전압을 인가한다. 따라서 pMOS 트랜지스터(56, 66)는 온(ON)되어 노드 E, G를 Vcc에 차지한다.

다음으로, KickB 신호가 ATD 신호의 하강에 따라 로 레벨이 되면, 우선 CMOS 스위치(51)의 pMOS 트랜지스터(52)가 온한다. Kick13 신호를 지연 소자(67, 68)와 지연 시킨 신호가 제 2 부스터 회로(60)에는 입력되기 때문이다. 이에 의하여 노드 F는 노드 E와 등전위의 Vcc에 차지된다. 따라서 캐패시터 C55에 정펄스가 인가되고, 이 캐패시터(C55)의 용량 결합에 의하여 노드 G는, 도 9에 나타내는 바와 같이, Vcc보다 높은 레벨로 승압된다. 동시에 제 1 부스터 회로(50)의 pMOS 트랜지스터(56)는 레벨 시프터(54)로부터의 출력을 받아 오프된다. 본 실시예에서는 Vcc를 3V, Vcc보다 고 레벨의 전압을 5V로 하여 설명한다.

또한, 지연 소자(67, 68)에서 지연된 KickB 신호를 입력한 제 2 부스터 회로(60)는 이 KickB 신호의 로 레벨을 입력하여, pMOS 트랜지스터(62)가 ON된다. 이에 의하여, 도 9에 나타내는 바와 같이, 노드 D가 Vcc에 차지되고, 캐패시터 C65에 정펄스가 인가된다. 이 캐패시터 C65의 용량 결합에 의하여 노드 E는 도 9에 나타내는 바와 같이 Vcc보다 높은 전위로 승압 된다. 이 승압된 전압이 pMOS 트랜지스터(52)를 사이에 두고 노드 F에 공급되고, 제1 부스터 회로(50)의 캐패시터(55)를 구동한다. 즉, 노드 G는 캐패시터(55)의 용량 결합에 의하여 5V보다 더 높은 (5+α)V로 승압된다(도 9 참조).

이때, 도 10을 참조하면서 제 1 부스터 회로(50)와 제 2 부스터 회로(60)의 레벨 시프터(54, 64)에 대하여 설명한다. 레벨 시프터(54, 64)는 입력이 Vss 내지 Vcc인 진폭에 대하여, 출력을 Vss 내지 고전압의 진폭으로 변환하는 회로이다. 레벨 시프터(54, 64)는, 도 10에 나타내는 바와 같이, pMOS 트랜지스터(70, 71)과 nMOS 트랜지스터(72, 73, 74)와 인버터(75)를 구비하고 있다. 또한, 레벨 시프터 54의 pMOS 트랜지스터(70, 71)의 소스에는 도 9에 나타내는 노드 G의 전압이 인가되고 있고, 레벨 시프터(64)의 pMOS 트랜지스터(70, 71)의 소스에는, 도 9에 나타 내는 노드 E의 전압이 인가되어 있다. 또한 레벨 시프터(54)의 입력 단자는 노드 F에 접속되고, 출력 단자는 도 9에 나타내는 pMOS 트랜지스터(56)의 게이트에 접속되어 있다. 마찬가지로 레벨 시프터(64)의 입력 단자는 노드 D에 접속되고, 출력 단자는 도 9에 나타내는 pMOS 트랜지스터(66)의 게이트에 접속되어 있다.

레벨 시프터(54, 64)의 입력 단자에 인가되는 전압이 하이 레벨(Vcc)이 되면 인버터(75)에 의하여 nMOS 트랜지스터(74)는 오프가 된다. nMOS 트랜지스터 72, 73의 게이트에는 항상 전원 전압 Vcc가 인가되어 있기 때문에 항상 온 되어 있다. 이에 의하여 pMOS 트랜지스터(71)이 온 되고 pMOS 트랜지스터(70)은 오프 된다. 이 때문에 pMOS 트랜지스터(71)의 소스에 접속된 노드 EG의 전압과 동일한 전압이 출력단에 출력된다. 따라서 pMOS 트랜지스터(56, 66)의 게이트에는 노드 E, G의 전압 변화에 따라서 Vcc로부터 Vcc+α의 전압이 인가된다.

레벨 시프터(54, 64)의 입력 단자에 인가되는 전압이 로 레벨(Vss)이 되면, nMOS 트랜지스터(73, 74)가 온 되고, nMOS 트랜지스터(72)가 오프 된다. nMOS 트랜지스터(72)의 소스에는 인버터(75)에 의하여 하이 레벨의 전압이 인가되기 때문에 nMOS 트랜지스터(72) 전류가 흐르지 않는다. 이에 의하여 pMOS 트랜지스터(70)이 온 되어 pMOS 트랜지스터(71)가 오프 된다. 이 때문에 출력 단자는 로 레벨이 된다. 따라서 pMOS 트랜지스터(56, 66)의 게이트에는 로 레벨(Vss)의 전압이 인가된다.

이와 같은 구성의 부스터 회로를 이용함으로써 전원 전압이 낮은 경우에도 부스터 회로에 의한 승압으로 소망하는 승압 전압을 얻을 수 있다.

실시예 2

실시예 2는 규제 회로와 차지 펌프 회로의 출력 노드의 사이에 다이오드를 부가한 예이다. 그 밖의 구성은 실시예 1과 동일하며, 그 설명을 생략한다. 일반적으로 제조 공정의 요동에 의하여 다이오드의 Vth는 웨이퍼마다 불균일한 경우가 있다. 따라서 실시예 1에 있어서 다이오드(24)의 Vth가 0.7 V라고 간주하고 노드 C를 5.7 V로 규제하여도, 노드 A에 있어서 소망하는 전위(5.0 V)를 얻을 수 없는 경우가 있다. 예를 들면, 웨이퍼 제조 후에 다이오드(24)의 Vth가 0.6 V이면 노드 A의 전위는 5.1 V가 되어, 소망하는 전위와는 다소 전위차가 발생하게 된다. 이때, 실시예 2에서는 노드 A에 의하여 정확한 전위가 생성된다. 도 11은 차지 펌프 회로(30)와 규제 회로(40a)를 나타낸 회로도이다. 차지 펌프 회로(30)의 구성은 실시예 1의 도 6과 동일하며, 그 설명을 생략한다. 노드 C(차지 펌프 출력 노드)에 다이오드(48)(제2 다이오드)을 거쳐 규제 회로(40a)가 접속되어 있다. 다이오드(48)는 어노드가 노드 C측, 음극이 규제 회로(40a)측에 접속된다. 다이오드(48)는 트랜지스터를 다이오드 접속된 구조, 즉, 하나의 소스/드레인 단자와 게이트 단자를 단락한 구조이며, 도 4의 다이오드(24)와 동일한 구조 및 치수를 가진다. 규제 회로(40a)는 실시예 1의 도 5의 규제 회로에 대하여, nMOS 트랜지스터(41)에 접속하고 있지 않다. 그 밖의 구성은 도 5와 동일하며, 그 설명을 생략한다. 여기서 다이오드(48)으로 규제 회로(40a)와의 사이의 노드를 노드 C'로 한다.

도 12를 사용하여 실시예 2의 동작에 대하여 설명한다. 도 12(A)와 도 12(B)는 각각 다이오드(24) 및 다이오드(48)의 순방향 문턱값 전압 Vth가 모두 0.7 V인 경우 및 0.6 V인 경우의 노드 A, C 및 C'의 전압을 나타내고 있다. 도 12(A)를 참조로, ATD 신호가 하이 레벨이 되면 (도중(a)), 규제 회로(40a)는 노드 C'를 5. 0V(이것은 노드 A가 유지하여야 할 전압과 같다) 로 유지하도록 제어한다. 그렇게 하면 노드 C의 전압이 5.7 V에 이른(도중(c))후, 노드 C의 전압이 5.7 V를 넘으면 노드 C의 전하는 규제 회로(40a)에 흘러들어가, 노드 C를 5.7 V로 유지하려고 한다. 노드 A는 도 4의 다이오드(24)에 의하여 다이오드의 문턱값 전압만큼 낮아진다. 즉, 노드 A의 전압은 노드 C의 전압으로부터 0.7 V 시프트하여 5.0 V가 된다.

도 12B를 참조로, 다이오드(24) 및 다이오드(48)의 문턱값 전압 Vth가 0.6 V 가 되었을 때에도 노드 C는 5.6 V로 유지되고, 노드 A는 5.0 V로 유지된다.

실시예 2에 의하면 차지 펌프 회로(30)와 다이오드(24)(제 1 다이오드)의 사이의 노드 C(차지 펌프 출력 노드)에 접속하고, 노드 C를 소정의 전압(제 2 소정 전압)으로 유지하는 규제 회로(40a)를 가진다. 이에 의하여 노드 C를 소정의 전압(예를 들면 5.7V)으로 유지할 수 있다.

규제 회로(40a)는 다이오드(48)(제 2 다이오드)를 거쳐 노드 C에 접속되어 있다. 이에 의하여 노드 C를 노드 C'의 전압에 다이오드(48)의 문턱값 전압을 부가한 전압으로 유지할 수 있다.

다이오드(48)는 다이오드(24)와 동일한 구조·치수를 가진다. 따라서 제조 공정의 요동에 의하여 다이오드(24)의 문턱값 전압이 변화하였을 경우에도, 다이오드(24)의 문턱값 전압과 다이오드(48)의 문턱값 전압은 실질적으로 동일하게 된다. 이에 의하여 노드 C와 노드 A의 전압 시프트와 노드 C와 노드 C'와의 전압 시프트 는 거의 동일하게 되고, 제조 공정의 요동에 의한 노드 A의 전압의 요동을 억제할 수 있다.

규제 회로(40a)는 노드 C'를 노드 A와 실질적으로 동일한 전압(5.0V)으로 유지하고 있다. 이에 의하여 제조 공정의 요동에 의하여 다이오드(24)의 문턱값 전압이 변화한 경우에도, 노드 A의 전압을 노드 C'의 전압과 거의 동일한 전압으로 유지할 수 있다. 따라서 노드 A의 전압의 요동을 한층 억제할 수 있다.

실시예 1 및 실시예 2의 설명은 워드 라인의 승압에 관한 것이었지만 본 발명은 워드 라인 이외의 라인의 승압에도 적용할 수 있다.

또한, 전술한 실시예는 본 발명의 매우 적합한 실시예이다. 다만, 이것에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위 내에 있어서, 여러 가지 변형 실시 가능하다.

Claims

선택된 라인을 전원 전압보다 높은 제 1 소정 전압으로 승압하는 부스터 회로와,

승압된 상기 라인의 전압을 상기 소정 전압으로 유지하는 차지 펌프 회로를 가지는 반도체 장치.
제 1 항에 있어서,

상기 차지 펌프 회로는 상기 부스터 회로의 승압하는 노드에 제 1 다이오드를 거쳐 접속되어 있는 반도체 장치.
제 1 항에 있어서,

어드레스 정보가 변화하면, 상기 부스터 회로와 상기 차지 펌프 회로에 동작의 개시를 지시하는 신호를 출력하는 어드레스 트랜지션 검출 회로를 가지는 반도체 장치.
제 1 항에 있어서,

상기 차지 펌프 회로는 상기 전원 전압을 승압하는 복수의 레벨 단을 가지고, 상기 레벨 단 간의 노드는 차례로 차지되는 반도체 장치.
제 1 항에 있어서,

상기 부스터 회로는 복수의 승압 회로를 다단 접속한 다단 부스터 회로를 가지는 반도체 장치.
제 1 항에 있어서,

상기 차지 펌프 회로는 상기 선택된 라인에 접속된 복수의 메모리 셀을 연속적으로 선택하는 데이터의 연속 읽어내기 기간 중, 상기 선택된 라인을 상기 소정 전압으로 유지하는 반도체 장치.
제 3 항에 있어서,

상기 부스터 회로는 상기 어드레스 트랜지션 검출 회로가 출력하는 1개의 펄스 신호에 의하여 상기 소정 전압을 생성하는 반도체 장치.
제 1 항에 있어서,

상기 차지 펌프 회로는 클럭 신호에 의하여 구동되고, 상기 선택된 라인을 상기 소정 전압으로 유지하는 반도체 장치.
제 1 항에 있어서,

상기 부스터 회로 및 상기 차지 펌프 회로는 각각 캐패시터를 포함하고, 상기 부스터 회로의 캐패시터는 상기 차지 펌프 회로의 캐패시터보다 큰 것인 반도체 장치.
제 1 항에 있어서,

상기 라인은 워드 라인인 것인 반도체 장치.
선택된 라인을 전원 전압보다 높은 소정 전압으로 승압하는 단계와,

승압된 상기 라인의 전압을 상기 소정 전압으로 유지하는 단계를 가지는 승압 방법.
제 2 항에 있어서,

상기 차지 펌프 회로와 상기 제 1 다이오드의 사이의 차지 펌프 출력 노드에 접속하고, 상기 차지 펌프 출력 노드를 제 2 소정의 전압으로 유지하는 규제 회로를 가지는 반도체 장치.
제 12 항에 있어서,

상기 규제 회로는 제 2 다이오드를 거쳐 상기 차지 펌프 출력 노드에 접속하는 반도체 장치.
제 13 항에 있어서,

상기 제 2 다이오드의 순방향 문턱값 전압은 상기 제 1 다이오드와 실질적으 로 동일한 반도체 장치.
제 14 항에 있어서,

상기 규제 회로는 상기 제 2 다이오드와 상기 규제 회로와의 사이의 노드를 상기 제 1 소정의 전압으로 유지하는 반도체 장치.