JP3753898B2 - 半導体記憶装置の昇圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に半導体記憶装置内の電源電圧昇圧回路により昇圧した昇圧電圧の電源電圧及び温度に対する変動を補償した半導体装置に関する。
【０００２】
【従来の技術】
図１はフラッシュメモリの概念図を示す図である。図１のフラッシュメモリは、主に、セルアレイ１０１、リファレンスセル１０２、センスアンプ１０３、制御回路１０４、昇圧回路１０５、スイッチ１２０から１２３、ＭＯＳトランジスタ１２４から１２６を有する。セルアレイ１０１は、データ”１”または”０”を記憶するメモリセル１１０から１１３を有する。
【０００３】
先ず最初に、フラッシュメモリのセルアレイ１０１のメモリセル１１０よりデータを読み出す場合の動作について説明する。
制御回路１０４より、昇圧回路１０５の昇圧開始信号ＫＩＣＫＢが出力される。これにより、昇圧回路１０５により昇圧された電圧がノードａに出力される。制御回路１０４より、ワード線ＷＬ０を選択するために、ワード線選択信号ＷＳＥＬ０が出力され、スイッチ１２０がオンとなる。これにより昇圧回路１０５で昇圧された電圧が、ワード線ＷＬ０に供給される。また、制御回路１０４より、ビット線Ｂ０を選択するために、ビット線選択信号ＢＳＥＬ０が出力されＭＯＳトランジスタ１２４がオンとなる。同時に、制御回路１０４より、リファレンスセルを選択するための選択信号ＷＳＥＬとＢＳＥＬが出力されスイッチ１２３及びＭＯＳトランジスタ１２６がオンとなる。これにより、メモリセル１１０を流れる電流と、リファレンスセル１０２を流れる電流がセンスアンプ１０３に入力される。センスアンプ１０３は２つの入力電流を比較し、リファレンスセル１０２を流れる電流よりも、メモリセル１１０を流れる電流の方が大きい場合には、センスアンプ出力Ｄより”１”を出力する。逆に、リファレンスセル１０２を流れる電流よりも、メモリセル１１０を流れる電流の方が小さい場合には、センスアンプ出力Ｄより”０”を出力する。同様に、他のメモリセル１１１、１１２、１１３よりデータを読み出すことができる。
【０００４】
図２は、リファレンスセル１０２及びセルアレイ１０１内の各メモリセルのゲート電圧とドレイン電流の関係を示す図である。実線２０１はセルアレイ１０１内のメモリセルに”１”が記憶されている場合のゲート電圧とドレイン電流の関係を示す。実線２０２はセルアレイ１０１内のメモリセルに”０”が記憶されている場合のゲート電圧とドレイン電流の関係を示す。また、実線２０３はリファレンスセル１０２のゲート電圧とドレイン電流の関係を示す。
【０００５】
破線２０４は、フラッシュメモリに供給された電源電圧がリファレンスセル１０２及びセルアレイ１０１内の各メモリセルのゲートに供給された場合を示す。電源電圧がセルアレイ１０１内のメモリセル及びリファレンスセル１０２のゲートに供給された場合、セルアレイ１０１内のメモリセルに”１”が記憶されている場合には、リファレンスセル１０２のドレイン電流よりもセルアレイ１０１内のメモリセルのドレイン電流の方が大きいので、センスアンプ１０３により、記憶データ”１”を識別することができる。しかし、セルアレイ１０１内のメモリセルに”０”が記憶されている場合には、リファレンスセル１０２のドレイン電流とセルアレイ１０１内のメモリセルのドレイン電流が共に非常に小さく、センスアンプ１０３により、記憶データ”０”を識別することができない。このために、記憶データを読み出す際には、セルアレイ１０１内の各メモリセルおよびリファレンスセル１０２のゲートに供給する電圧を、破線２０５に示す電圧に昇圧することが必要である。
【０００６】
さらに、この昇圧した電圧２０５が、電源電圧変動または温度変動等により、破線２０６のように低下すると、上記と同様に、セルアレイ１０１内のメモリセルから”０”を読み出す際のマージンが減少する。一方、この昇圧した電圧２０５が、電源電圧変動または温度変動等により更に破線２０７のように上昇すると、セルアレイ１０１内のメモリセルに”０”を書き込んでしまう場合がある。
【０００７】
図３は、従来の昇圧回路１０５の回路図を示した図である。昇圧回路１０５は、ＰＭＯＳトランジスタｔｒ１、ＮＭＯＳトランジスタｔｒ２、ｔｒ３、ｔｒ１５、インバータ３０１、３０２、３０３、キャパシタＣａ、Ｃｂ、及びクランプ回路３１０を有する。クランプ回路３１０はＰＭＯＳトランジスタｔｒ４、ＮＭＯＳトランジスタｔｒ５、ｔｒ６、インバータ３０４，３０５を有する。また、図４は、従来の昇圧回路１０５の動作タイミングを示した図である。
【０００８】
図３において、ＫＩＣＫＢがＨＩＧＨからＬＯＷとなると、ＰＭＯＳトランジスタｔｒ１がオンしてＫＩＣＫ０がＨＩＧＨとなる。また、ＮＭＯＳトランジスタｔｒ３はオフする。同時にＮＭＯＳトランジスタｔｒ１５がオフして、ノードｂｂ４がフローティングとなる。ノードｂｂ４は、ＮＭＯＳトランジスタｔｒ２のドレインとゲート間のキャパシタ（容量）によるカップリングで電源電圧以上の電圧に上昇し、またＮＭＯＳトランジスタｔｒ２はオンしてキャパシタＣａ、及びＣｂを急速に充電する。
【０００９】
一方、ＫＩＣＫ０がＨＩＧＨとなってから、インバータ３０４及びインバータ３０５の２段分の遅延の後、ＰＭＯＳトランジスタｔｒ４、ＮＭＯＳトランジスタｔｒ５、ｔｒ６がオンとなる。これによって、ノードｂｂ４は、クランプ回路３１０において決定される所定の電圧にとなり、ＮＭＯＳトランジスタｔｒ２の電流が制御される。このようにして、ノードｂｂ３は、ノードｂｂ４の電圧からＮＭＯＳトランジスタｔｒ２のしきい値Ｖｔｈだけ低い電圧に制御される。
【００１０】
ノードａにおける昇圧された電圧Ｖａは、
Ｖａ＝電源電圧＋｛Ｃａ／（Ｃａ＋Ｃｂ）｝＊ｂｂ３
で与えられる。
また、ＫＩＣＫＢがＬＯＷからＨＩＧＨに変化すると、ノードｂｂ３はグランドレベルとなる。
【００１１】
図３に示す昇圧回路は、ＫＩＣＫＢがＬＯＷになってから、ノードｂｂ３の電圧が所定の電圧まで上昇するのに数ナノ秒かかり、また、ノードｂｂ３の電圧が所定の電圧まで上昇してから数十ナノ秒でＫＩＣＫＢを再びＨＩＧＨにするように制御される。
表１は、図３に示す従来の昇圧回路の電源電圧依存性を示す。
【００１２】
【表１】
【００１３】
電源電圧が２．６Ｖから３．７Ｖまで１．１Ｖ上昇したときノードａの電圧Ｖａは１．３２Ｖ上昇する。この様に、ノードａの電圧Ｖａは、正の電源電圧依存性を有する。
また、表２は、図３に示す従来の昇圧回路の温度依存性を示す。
【００１４】
【表２】
【００１５】
温度が−５５℃から１４０℃に上昇したときに、ノードａの電圧Ｖａは、０．１７Ｖ低下する。これは、温度が高いほど、一定の時間内にノードｂｂ３の電圧がクランプ回路３１０で制御される電圧に到達するのが遅いためである。この様に、ノードａの電圧Ｖａは、負の温度依存性を有する。
従って、図３に示す従来の昇圧回路は、電源電圧が高く且つ、温度が低い場合には最もノードａの昇圧電圧Ｖａは高くなる。逆に、電源電圧が低く且つ、温度が高い場合には最もノードａの昇圧電圧Ｖａは低くなる。
【００１６】
【発明が解決しようとする課題】
上述したように、電源電圧が低く且つ温度が高い場合には、セルアレイ内のメモリセルから”０”を読み出す際のマージンが減少する。一方、電源電圧が高く且つ、温度が低い場合には、セルアレイ内のメモリセルに”０”を書き込んでしまう場合があるという問題があった。
【００１７】
そこで、本発明は、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題は、次のように達成される。
請求項１は、半導体記憶装置の昇圧回路において、
昇圧の電圧源を構成する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースに接続され、ドレイン電位の上昇に応じて昇圧電圧を生成する容量と、
前記第１のＭＯＳトランジスタのゲートに接続され、前記ドレイン電位の上昇に応じてゲート電位が上昇した後、該ゲート電位をクランプ電位にクランプするクランプ回路と、
前記クランプ回路に、電源電圧と温度との変動を補償する信号を与える補償回路とを含み、
前記クランプ電圧が電源電圧の上昇に対して低下し、かつ温度の上昇に対して上昇することで、前記昇圧回路の電源電圧及び温度の変動を補償することを特徴とする。
【００１９】
請求項１によれば、昇圧電圧の電源電圧変動を補償した昇圧回路を有する半導体記憶装置を提供できる。
【００２１】
請求項２は、請求項１記載の半導体記憶装置の昇圧回路において、
前記補償回路は、電源電圧及び温度の変動を補償した定電圧を出力する第１の出力と、電源電圧の上昇に対して上昇しかつ、温度の上昇に対して低下する電圧を出力する第２の出力を有する電圧源と、
前記第１及び第２の出力を入力とし、前記第２の出力の出力電圧が上昇した場合には低下した電圧を出力し、前記第２の出力の出力電圧が低下した場合には上昇する電圧を出力する変換回路を有することを特徴とする。
【００２２】
請求項２によれば、補償回路により負の電源電圧依存性をもち且つ正の温度依存性をもつ制御電圧を発生できるので、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置を提供できる。
請求項３は、請求項２記載の半導体記憶装置の昇圧回路において、
前記変換回路は、電源とグランド間に直列に接続された、前記第１のＭＯＳトランジスタよりもしきい値の低い第２及び第３のＭＯＳトランジスタより成り、電源に接続された第２のＭＯＳトランジスタのゲートには、前記電圧源の前記第１の出力が接続され、グランドに接続された第３のＭＯＳトランジスタのゲートには、前記電圧源の前記第２の出力が接続されたことを特徴とする。
【００２３】
請求項３によれば、前記変換回路をしきい値の低い第２及び第３のＭＯＳトランジスタで構成できるので、より高精度に、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置を提供できる。
【００２４】
【発明の実施の形態】
次に、本発明の実施例について説明する。
図５は、本発明の昇圧回路の実施例を示す回路図である。図５において、図３と同一番号を付した構成要素は、同一の構成要素を表す。本実施例の昇圧回路は、図３の従来の昇圧回路に対して、改良したクランプ回路５０１を有し、また、新たに、電源電圧及び温度補償回路５０２及び、電源電圧及び温度補償回路５０３を有する。電源電圧及び温度補償回路５０２は、ＰＭＯＳトランジスタｔｒ１１、ｔｒ１３、ＮＭＯＳトランジスタｔｒ１２、ｔｒ１４及び抵抗Ｒ１を有する。電源電圧及び温度補償回路５０３は、ＮＭＯＳトランジスタｔｒ９、ｔｒ１０を有する。特に、ＮＭＯＳトランジスタｔｒ９、ｔｒ１０は他のＮＭＯＳトランジスタよりもしきい値Ｖｔｈの低いＮＭＯＳトランジスタを使用する。本実施例は、図３のノードｂｂ４を制御するクランプ回路３１０のノードｂｂ６に相当するノードとしてノードｃｌａｍｐを追加し、ノードｃｌａｍｐを制御する回路として電源電圧及び温度補償回路５０２及び５０３を追加した。そして、ノードｃｌａｍｐに負の電源電圧依存性及び、正の温度依存性を持たせ、電圧Ｖａの変動を補償するようにした。
【００２５】
先ず最初に、電源電圧の変動に対する補償について説明する。
図３に示す従来の昇圧回路では、ノードｂｂ３の電圧が正の電源電圧依存性を持っている。そこでノードｃｌａｍｐによりノードｂｂ３に負の電源電圧依存性を持たせる。
電源電圧及び温度補償回路５０２は定電圧源回路の一つであり、出力ＩＮ１は、電源電圧ＶＣＣによらず一定の電圧が出力される。一方、出力ＩＮ２は、電源電圧ＶＣＣが上昇するのに伴って電圧値が上昇する。電源電圧及び温度補償回路５０３のＮＭＯＳトランジスタｔｒ９のゲートにはＩＮ１が接続され、また、ＮＭＯＳトランジスタｔｒ１０のゲートにはＩＮ２が接続されている。電源電圧ＶＣＣによらずＮＭＯＳトランジスタｔｒ９のゲート電圧は一定であり且つ、電源電圧ＶＣＣが上昇するのに伴ってＩＮ２の電圧値は上昇するので、電源電圧ＶＣＣが上昇するのに伴って、ノードｃｌａｍｐの電圧値は減少する。このようにして、ノードｃｌａｍｐは、負の電源電圧依存性を持つ。一方、ノードｂｂ４の電圧は、ノードｃｌａｍｐの電圧から、ＰＭＯＳトランジスタｔｒ７のしきい値電圧Ｖｔｈだけ高い電圧であるので、ノードｃｌａｍｐと同様に、ノードｂｂ４の電圧も負の電源電圧依存性を持つ。ノードｂｂ３の電圧は、ノードｂｂ４の電圧からＮＭＯＳトランジスタｔｒ２のしきい値電圧Ｖｔｈだけ下がった電圧である。従って、ノードｂｂ３の電圧の正の電源電圧依存性が補償される。この結果、電圧Ｖａの正の電源電圧依存性が補償される。
【００２６】
表３は、本実施例の昇圧回路の電源電圧依存性を示した表である。
【００２７】
【表３】
【００２８】
図３に示す従来の昇圧回路では、表１に示すように、電源電圧が２．６Ｖから３．７Ｖまで１．１Ｖ上昇したときノードａの電圧Ｖａは１．３２Ｖ上昇した。しかし、本実施例の昇圧回路では、電源電圧が２．６Ｖから３．７Ｖまで１．１Ｖ上昇した時のノードａの電圧Ｖａの上昇は０．８４Ｖである。この様に、電源電圧の上昇に伴うノードａの電圧Ｖａの上昇を小さくすることができる。
【００２９】
次に、温度の変動に対する補償について説明する。
電源電圧及び温度補償回路５０２のＰ＋抵抗を用いた抵抗Ｒ１は、温度が上昇するに伴ってキャリアの移動度が減少することにより抵抗値が増加する。したがって、抵抗Ｒ１は正の温度係数を持つ。同様に、ＭＯＳトランジスタも、温度が高くなるとキャリアの移動度が減少する。しかし、温度に対するキャリアの移動度の減少の割合は、ＭＯＳトランジスタの方が大きい。
【００３０】
温度が上昇すると、ＮＭＯＳトランジスタｔｒ１２を流れる電流Ｉは減少する。これにより、ＮＭＯＳトランジスタｔｒ１２のソースｎ１の電圧は低下する。電源電圧及び温度補償回路５０２のノードＩＮ１の電圧は若干上昇するが電圧変動は非常に小さいので、ＮＭＯＳトランジスタｔｒ１２のゲートソース間電圧が上昇し、ＮＭＯＳトランジスタｔｒ１２の電流能力は補償される。しかし、ＰＭＯＳトランジスタｔｒ１１は温度に対して補償されていないので、温度の上昇に伴うキャリアの移動度の減少によりチャンネル抵抗が増加し、ノードＩＮ２の電圧は低下する。ノードＩＮ２の電圧が低下すると、ＰＭＯＳトランジスタｔｒ１３のゲートソース間電圧が上昇し、ＰＭＯＳトランジスタｔｒ１３を流れる電流は増加する。しかし、温度上昇により、ＰＭＯＳトランジスタｔｒ１３のキャリアの移動度は減少しているので、ＰＭＯＳトランジスタｔｒ１３を流れる電流の増加はわずかである。従って、ノードＩＮ１の電圧はわずかに上昇する。
【００３１】
ノードＩＮ１は電源電圧及び温度補償回路５０３のＮＭＯＳトランジスタｔｒ９のゲートに接続され、ノードＩＮ２は電源電圧及び温度補償回路５０３のＮＭＯＳトランジスタｔｒ１０のゲートに接続されている。温度上昇に従って、ノードＩＮ２の電圧が低下すると、ノードｃｌａｍｐの電圧が上昇する。このように、ノードｃｌａｍｐは、正の温度依存性を持つ。
【００３２】
電源電圧の温度依存性と同様な動作によって、温度上昇に従ってノードｂｂ４の電圧が上昇し、ノードｂｂ３の電圧が温度補償される。従って、ノードａの電圧Ｖａが温度補償される。
表４は、本実施例の昇圧回路の温度依存性を示した表である。
【００３３】
【表４】
【００３４】
図３に示す従来の昇圧回路では、表２に示すように、温度が−５５℃から１４０℃に上昇したときに、電圧Ｖａは、０．１７Ｖ低下する。しかし、本実施例の昇圧回路では、温度が−５５℃から１４０℃に上昇した時の電圧Ｖａの低下は０．０８Ｖである。この様に、温度の上昇に伴うノードａの電圧Ｖａの低下を小さくすることができる。
【００３５】
【発明の効果】
本発明によれば、補償回路により負の電源電圧依存性をもち且つ正の温度依存性をもつ制御電圧を発生できるので、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】フラッシュメモリの概念図を示す図である。
【図２】リファレンスセル１０２及びセルアレイ１０１内のメモリセルトランジスタのゲート電圧とドレイン電流の関係を示す図である。
【図３】従来の昇圧回路の回路図を示した図である。
【図４】従来の昇圧回路の動作タイミングを示した図である。
【図５】本発明の昇圧回路の実施例を示す回路図である。
【符号の説明】
１０１ セルアレイ
１０２ リファレンスセル
１０３ センスアンプ
１０４ 制御回路
１０５ 昇圧回路
１２０〜１２３ スイッチ
３０１〜３０５ インバータ
３１０ クランプ回路
Ｃａ、Ｃｂ キャパシタンス
５０１ クランプ回路
５０２ 電源電圧及び温度補償回路
５０３ 電源電圧及び温度補償回路
ｔｒ１、ｔｒ４、ｔｒ７、ｔｒ１１、ｔｒ１３ ＰＭＯＳトランジスタ
ｔｒ２、ｔｒ３、ｔｒ５、ｔｒ６、ｔｒ８、ｔｒ９、ｔｒ１０、ｔｒ１２、ｔｒ１４、ｔｒ１５ ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に半導体記憶装置内の電源電圧昇圧回路により昇圧した昇圧電圧の電源電圧及び温度に対する変動を補償した半導体装置に関する。
【０００２】
【従来の技術】
図１はフラッシュメモリの概念図を示す図である。図１のフラッシュメモリは、主に、セルアレイ１０１、リファレンスセル１０２、センスアンプ１０３、制御回路１０４、昇圧回路１０５、スイッチ１２０から１２３、ＭＯＳトランジスタ１２４から１２６を有する。セルアレイ１０１は、データ”１”または”０”を記憶するメモリセル１１０から１１３を有する。
【０００３】
先ず最初に、フラッシュメモリのセルアレイ１０１のメモリセル１１０よりデータを読み出す場合の動作について説明する。
制御回路１０４より、昇圧回路１０５の昇圧開始信号ＫＩＣＫＢが出力される。これにより、昇圧回路１０５により昇圧された電圧がノードａに出力される。制御回路１０４より、ワード線ＷＬ０を選択するために、ワード線選択信号ＷＳＥＬ０が出力され、スイッチ１２０がオンとなる。これにより昇圧回路１０５で昇圧された電圧が、ワード線ＷＬ０に供給される。また、制御回路１０４より、ビット線Ｂ０を選択するために、ビット線選択信号ＢＳＥＬ０が出力されＭＯＳトランジスタ１２４がオンとなる。同時に、制御回路１０４より、リファレンスセルを選択するための選択信号ＷＳＥＬとＢＳＥＬが出力されスイッチ１２３及びＭＯＳトランジスタ１２６がオンとなる。これにより、メモリセル１１０を流れる電流と、リファレンスセル１０２を流れる電流がセンスアンプ１０３に入力される。センスアンプ１０３は２つの入力電流を比較し、リファレンスセル１０２を流れる電流よりも、メモリセル１１０を流れる電流の方が大きい場合には、センスアンプ出力Ｄより”１”を出力する。逆に、リファレンスセル１０２を流れる電流よりも、メモリセル１１０を流れる電流の方が小さい場合には、センスアンプ出力Ｄより”０”を出力する。同様に、他のメモリセル１１１、１１２、１１３よりデータを読み出すことができる。
【０００４】
図２は、リファレンスセル１０２及びセルアレイ１０１内の各メモリセルのゲート電圧とドレイン電流の関係を示す図である。実線２０１はセルアレイ１０１内のメモリセルに”１”が記憶されている場合のゲート電圧とドレイン電流の関係を示す。実線２０２はセルアレイ１０１内のメモリセルに”０”が記憶されている場合のゲート電圧とドレイン電流の関係を示す。また、実線２０３はリファレンスセル１０２のゲート電圧とドレイン電流の関係を示す。
【０００５】
破線２０４は、フラッシュメモリに供給された電源電圧がリファレンスセル１０２及びセルアレイ１０１内の各メモリセルのゲートに供給された場合を示す。電源電圧がセルアレイ１０１内のメモリセル及びリファレンスセル１０２のゲートに供給された場合、セルアレイ１０１内のメモリセルに”１”が記憶されている場合には、リファレンスセル１０２のドレイン電流よりもセルアレイ１０１内のメモリセルのドレイン電流の方が大きいので、センスアンプ１０３により、記憶データ”１”を識別することができる。しかし、セルアレイ１０１内のメモリセルに”０”が記憶されている場合には、リファレンスセル１０２のドレイン電流とセルアレイ１０１内のメモリセルのドレイン電流が共に非常に小さく、センスアンプ１０３により、記憶データ”０”を識別することができない。このために、記憶データを読み出す際には、セルアレイ１０１内の各メモリセルおよびリファレンスセル１０２のゲートに供給する電圧を、破線２０５に示す電圧に昇圧することが必要である。
【０００６】
さらに、この昇圧した電圧２０５が、電源電圧変動または温度変動等により、破線２０６のように低下すると、上記と同様に、セルアレイ１０１内のメモリセルから”０”を読み出す際のマージンが減少する。一方、この昇圧した電圧２０５が、電源電圧変動または温度変動等により更に破線２０７のように上昇すると、セルアレイ１０１内のメモリセルに”０”を書き込んでしまう場合がある。
【０００７】
図３は、従来の昇圧回路１０５の回路図を示した図である。昇圧回路１０５は、ＰＭＯＳトランジスタｔｒ１、ＮＭＯＳトランジスタｔｒ２、ｔｒ３、ｔｒ１５、インバータ３０１、３０２、３０３、キャパシタＣａ、Ｃｂ、及びクランプ回路３１０を有する。クランプ回路３１０はＰＭＯＳトランジスタｔｒ４、ＮＭＯＳトランジスタｔｒ５、ｔｒ６、インバータ３０４，３０５を有する。また、図４は、従来の昇圧回路１０５の動作タイミングを示した図である。
【０００８】
図３において、ＫＩＣＫＢがＨＩＧＨからＬＯＷとなると、ＰＭＯＳトランジスタｔｒ１がオンしてＫＩＣＫ０がＨＩＧＨとなる。また、ＮＭＯＳトランジスタｔｒ３はオフする。同時にＮＭＯＳトランジスタｔｒ１５がオフして、ノードｂｂ４がフローティングとなる。ノードｂｂ４は、ＮＭＯＳトランジスタｔｒ２のドレインとゲート間のキャパシタ（容量）によるカップリングで電源電圧以上の電圧に上昇し、またＮＭＯＳトランジスタｔｒ２はオンしてキャパシタＣａ、及びＣｂを急速に充電する。
【０００９】
一方、ＫＩＣＫ０がＨＩＧＨとなってから、インバータ３０４及びインバータ３０５の２段分の遅延の後、ＰＭＯＳトランジスタｔｒ４、ＮＭＯＳトランジスタｔｒ５、ｔｒ６がオンとなる。これによって、ノードｂｂ４は、クランプ回路３１０において決定される所定の電圧にとなり、ＮＭＯＳトランジスタｔｒ２の電流が制御される。このようにして、ノードｂｂ３は、ノードｂｂ４の電圧からＮＭＯＳトランジスタｔｒ２のしきい値Ｖｔｈだけ低い電圧に制御される。
【００１０】
ノードａにおける昇圧された電圧Ｖａは、
Ｖａ＝電源電圧＋｛Ｃａ／（Ｃａ＋Ｃｂ）｝＊ｂｂ３
で与えられる。
また、ＫＩＣＫＢがＬＯＷからＨＩＧＨに変化すると、ノードｂｂ３はグランドレベルとなる。
【００１１】
図３に示す昇圧回路は、ＫＩＣＫＢがＬＯＷになってから、ノードｂｂ３の電圧が所定の電圧まで上昇するのに数ナノ秒かかり、また、ノードｂｂ３の電圧が所定の電圧まで上昇してから数十ナノ秒でＫＩＣＫＢを再びＨＩＧＨにするように制御される。
表１は、図３に示す従来の昇圧回路の電源電圧依存性を示す。
【００１２】
【表１】
電源電圧が２．６Ｖから３．７Ｖまで１．１Ｖ上昇したときノードａの電圧Ｖａは１．３２Ｖ上昇する。この様に、ノードａの電圧Ｖａは、正の電源電圧依存性を有する。
また、表２は、図３に示す従来の昇圧回路の温度依存性を示す。
【００１４】
【表２】
温度が−５５℃から１４０℃に上昇したときに、ノードａの電圧Ｖａは、０．１７Ｖ低下する。これは、温度が高いほど、一定の時間内にノードｂｂ３の電圧がクランプ回路３１０で制御される電圧に到達するのが遅いためである。この様に、ノードａの電圧Ｖａは、負の温度依存性を有する。
従って、図３に示す従来の昇圧回路は、電源電圧が高く且つ、温度が低い場合には最もノードａの昇圧電圧Ｖａは高くなる。逆に、電源電圧が低く且つ、温度が高い場合には最もノードａの昇圧電圧Ｖａは低くなる。
【００１６】
【発明が解決しようとする課題】
上述したように、電源電圧が低く且つ温度が高い場合には、セルアレイ内のメモリセルから”０”を読み出す際のマージンが減少する。一方、電源電圧が高く且つ、温度が低い場合には、セルアレイ内のメモリセルに”０”を書き込んでしまう場合があるという問題があった。
【００１７】
そこで、本発明は、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題は、次のように達成される。
請求項１は、半導体記憶装置の昇圧回路において、
昇圧の電圧源を構成する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースに接続され、ドレイン電位の上昇に応じて昇圧電圧を生成する容量と、
前記第１のＭＯＳトランジスタのゲートに接続され、前記ドレイン電位の上昇に応じてゲート電位が上昇した後、該ゲート電位をクランプ電位にクランプするクランプ回路と、
前記クランプ回路に、電源電圧と温度との変動を補償する信号を与える補償回路とを含み、
前記クランプ電圧が電源電圧の上昇に対して低下し、かつ温度の上昇に対して上昇することで、前記昇圧回路の電源電圧及び温度の変動を補償することを特徴とする。
【００１９】
請求項１によれば、昇圧電圧の電源電圧変動を補償した昇圧回路を有する半導体記憶装置を提供できる。
【００２１】
請求項２は、請求項１記載の半導体記憶装置の昇圧回路において、
前記補償回路は、電源電圧及び温度の変動を補償した定電圧を出力する第１の出力と、電源電圧の上昇に対して上昇しかつ、温度の上昇に対して低下する電圧を出力する第２の出力を有する電圧源と、
前記第１及び第２の出力を入力とし、前記第２の出力の出力電圧が上昇した場合には低下した電圧を出力し、前記第２の出力の出力電圧が低下した場合には上昇する電圧を出力する変換回路を有することを特徴とする。
【００２２】
請求項２によれば、補償回路により負の電源電圧依存性をもち且つ正の温度依存性をもつ制御電圧を発生できるので、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置を提供できる。
請求項３は、請求項２記載の半導体記憶装置の昇圧回路において、
前記変換回路は、電源とグランド間に直列に接続された、前記第１のＭＯＳトランジスタよりもしきい値の低い第２及び第３のＭＯＳトランジスタより成り、電源に接続された第２のＭＯＳトランジスタのゲートには、前記電圧源の前記第１の出力が接続され、グランドに接続された第３のＭＯＳトランジスタのゲートには、前記電圧源の前記第２の出力が接続されたことを特徴とする。
【００２３】
請求項３によれば、前記変換回路をしきい値の低い第２及び第３のＭＯＳトランジスタで構成できるので、より高精度に、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置を提供できる。
【００２４】
【発明の実施の形態】
次に、本発明の実施例について説明する。
図５は、本発明の昇圧回路の実施例を示す回路図である。図５において、図３と同一番号を付した構成要素は、同一の構成要素を表す。本実施例の昇圧回路は、図３の従来の昇圧回路に対して、改良したクランプ回路５０１を有し、また、新たに、電源電圧及び温度補償回路５０２及び、電源電圧及び温度補償回路５０３を有する。電源電圧及び温度補償回路５０２は、ＰＭＯＳトランジスタｔｒ１１、ｔｒ１３、ＮＭＯＳトランジスタｔｒ１２、ｔｒ１４及び抵抗Ｒ１を有する。電源電圧及び温度補償回路５０３は、ＮＭＯＳトランジスタｔｒ９、ｔｒ１０を有する。特に、ＮＭＯＳトランジスタｔｒ９、ｔｒ１０は他のＮＭＯＳトランジスタよりもしきい値Ｖｔｈの低いＮＭＯＳトランジスタを使用する。本実施例は、図３のノードｂｂ４を制御するクランプ回路３１０のノードｂｂ６に相当するノードとしてノードｃｌａｍｐを追加し、ノードｃｌａｍｐを制御する回路として電源電圧及び温度補償回路５０２及び５０３を追加した。そして、ノードｃｌａｍｐに負の電源電圧依存性及び、正の温度依存性を持たせ、電圧Ｖａの変動を補償するようにした。
【００２５】
先ず最初に、電源電圧の変動に対する補償について説明する。
図３に示す従来の昇圧回路では、ノードｂｂ３の電圧が正の電源電圧依存性を持っている。そこでノードｃｌａｍｐによりノードｂｂ３に負の電源電圧依存性を持たせる。
電源電圧及び温度補償回路５０２は定電圧源回路の一つであり、出力ＩＮ１は、電源電圧ＶＣＣによらず一定の電圧が出力される。一方、出力ＩＮ２は、電源電圧ＶＣＣが上昇するのに伴って電圧値が上昇する。電源電圧及び温度補償回路５０３のＮＭＯＳトランジスタｔｒ９のゲートにはＩＮ１が接続され、また、ＮＭＯＳトランジスタｔｒ１０のゲートにはＩＮ２が接続されている。電源電圧ＶＣＣによらずＮＭＯＳトランジスタｔｒ９のゲート電圧は一定であり且つ、電源電圧ＶＣＣが上昇するのに伴ってＩＮ２の電圧値は上昇するので、電源電圧ＶＣＣが上昇するのに伴って、ノードｃｌａｍｐの電圧値は減少する。このようにして、ノードｃｌａｍｐは、負の電源電圧依存性を持つ。一方、ノードｂｂ４の電圧は、ノードｃｌａｍｐの電圧から、ＰＭＯＳトランジスタｔｒ７のしきい値電圧Ｖｔｈだけ高い電圧であるので、ノードｃｌａｍｐと同様に、ノードｂｂ４の電圧も負の電源電圧依存性を持つ。ノードｂｂ３の電圧は、ノードｂｂ４の電圧からＮＭＯＳトランジスタｔｒ２のしきい値電圧Ｖｔｈだけ下がった電圧である。従って、ノードｂｂ３の電圧の正の電源電圧依存性が補償される。この結果、電圧Ｖａの正の電源電圧依存性が補償される。
【００２６】
表３は、本実施例の昇圧回路の電源電圧依存性を示した表である。
【００２７】
【表３】
図３に示す従来の昇圧回路では、表１に示すように、電源電圧が２．６Ｖから３．７Ｖまで１．１Ｖ上昇したときノードａの電圧Ｖａは１．３２Ｖ上昇した。しかし、本実施例の昇圧回路では、電源電圧が２．６Ｖから３．７Ｖまで１．１Ｖ上昇した時のノードａの電圧Ｖａの上昇は０．８４Ｖである。この様に、電源電圧の上昇に伴うノードａの電圧Ｖａの上昇を小さくすることができる。
【００２９】
次に、温度の変動に対する補償について説明する。
電源電圧及び温度補償回路５０２のＰ＋抵抗を用いた抵抗Ｒ１は、温度が上昇するに伴ってキャリアの移動度が減少することにより抵抗値が増加する。したがって、抵抗Ｒ１は正の温度係数を持つ。同様に、ＭＯＳトランジスタも、温度が高くなるとキャリアの移動度が減少する。しかし、温度に対するキャリアの移動度の減少の割合は、ＭＯＳトランジスタの方が大きい。
【００３０】
温度が上昇すると、ＮＭＯＳトランジスタｔｒ１２を流れる電流Ｉは減少する。これにより、ＮＭＯＳトランジスタｔｒ１２のソースｎ１の電圧は低下する。電源電圧及び温度補償回路５０２のノードＩＮ１の電圧は若干上昇するが電圧変動は非常に小さいので、ＮＭＯＳトランジスタｔｒ１２のゲートソース間電圧が上昇し、ＮＭＯＳトランジスタｔｒ１２の電流能力は補償される。しかし、ＰＭＯＳトランジスタｔｒ１１は温度に対して補償されていないので、温度の上昇に伴うキャリアの移動度の減少によりチャンネル抵抗が増加し、ノードＩＮ２の電圧は低下する。ノードＩＮ２の電圧が低下すると、ＰＭＯＳトランジスタｔｒ１３のゲートソース間電圧が上昇し、ＰＭＯＳトランジスタｔｒ１３を流れる電流は増加する。しかし、温度上昇により、ＰＭＯＳトランジスタｔｒ１３のキャリアの移動度は減少しているので、ＰＭＯＳトランジスタｔｒ１３を流れる電流の増加はわずかである。従って、ノードＩＮ１の電圧はわずかに上昇する。
【００３１】
ノードＩＮ１は電源電圧及び温度補償回路５０３のＮＭＯＳトランジスタｔｒ９のゲートに接続され、ノードＩＮ２は電源電圧及び温度補償回路５０３のＮＭＯＳトランジスタｔｒ１０のゲートに接続されている。温度上昇に従って、ノードＩＮ２の電圧が低下すると、ノードｃｌａｍｐの電圧が上昇する。このように、ノードｃｌａｍｐは、正の温度依存性を持つ。
【００３２】
電源電圧の温度依存性と同様な動作によって、温度上昇に従ってノードｂｂ４の電圧が上昇し、ノードｂｂ３の電圧が温度補償される。従って、ノードａの電圧Ｖａが温度補償される。
表４は、本実施例の昇圧回路の温度依存性を示した表である。
【００３３】
【表４】
図３に示す従来の昇圧回路では、表２に示すように、温度が−５５℃から１４０℃に上昇したときに、電圧Ｖａは、０．１７Ｖ低下する。しかし、本実施例の昇圧回路では、温度が−５５℃から１４０℃に上昇した時の電圧Ｖａの低下は０．０８Ｖである。この様に、温度の上昇に伴うノードａの電圧Ｖａの低下を小さくすることができる。
【００３５】
【発明の効果】
本発明によれば、補償回路により負の電源電圧依存性をもち且つ正の温度依存性をもつ制御電圧を発生できるので、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】フラッシュメモリの概念図を示す図である。
【図２】リファレンスセル１０２及びセルアレイ１０１内のメモリセルトランジスタのゲート電圧とドレイン電流の関係を示す図である。
【図３】従来の昇圧回路の回路図を示した図である。
【図４】従来の昇圧回路の動作タイミングを示した図である。
【図５】本発明の昇圧回路の実施例を示す回路図である。
【符号の説明】
１０１ セルアレイ
１０２ リファレンスセル
１０３ センスアンプ
１０４ 制御回路
１０５ 昇圧回路
１２０〜１２３ スイッチ
３０１〜３０５ インバータ
３１０ クランプ回路
Ｃａ、Ｃｂ キャパシタンス
５０１ クランプ回路
５０２ 電源電圧及び温度補償回路
５０３ 電源電圧及び温度補償回路
ｔｒ１、ｔｒ４、ｔｒ７、ｔｒ１１、ｔｒ１３ ＰＭＯＳトランジスタ
ｔｒ２、ｔｒ３、ｔｒ５、ｔｒ６、ｔｒ８、ｔｒ９、ｔｒ１０、ｔｒ１２、ｔｒ１４、ｔｒ１５ ＮＭＯＳトランジスタ
Claims (3)
- 半導体記憶装置の昇圧回路において、
昇圧の電圧源を構成する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースに接続され、ドレイン電位の上昇に応じて昇圧電圧を生成する容量と、
前記第１のＭＯＳトランジスタのゲートに接続され、前記ドレイン電位の上昇に応じてゲート電位が上昇した後、該ゲート電位をクランプ電位にクランプするクランプ回路と、
前記クランプ回路に、電源電圧と温度との変動を補償する信号を与える補償回路とを含み、
前記クランプ電圧が電源電圧の上昇に対して低下し、かつ温度の上昇に対して上昇することで、前記昇圧回路の電源電圧及び温度の変動を補償することを特徴とする半導体記憶装置の昇圧回路。 - 請求項１記載の半導体記憶装置の昇圧回路において、
前記補償回路は、電源電圧及び温度の変動を補償した定電圧を出力する第１の出力と、電源電圧の上昇に対して上昇し、かつ温度の上昇に対して低下する電圧を出力する第２の出力を有する電圧源と、
前記第１及び第２の出力を入力とし、前記第２の出力の出力電圧が上昇した場合には低下し、前記第２の出力の出力電圧が低下した場合には上昇する電圧を出力する変換回路を有することを特徴とする半導体記憶装置の昇圧回路。 - 請求項２記載の半導体記憶装置の昇圧回路において、
前記変換回路は、電源とグランド間に直列に接続された、前記第１のＭＯＳトランジスタよりもしきい値の低い第２及び第３のＭＯＳトランジスタより成り、電源に接続された第２のＭＯＳトランジスタのゲートには、前記電圧源の前記第１の出力が接続され、グランドに接続された第３のＭＯＳトランジスタのゲートには、前記電圧源の前記第２の出力が接続されたことを特徴とする半導体記憶装置の昇圧回路。
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