JP2003233996A

JP2003233996A - 半導体記憶装置

Info

Publication number: JP2003233996A
Application number: JP2002032330A
Authority: JP
Inventors: Masaaki Mihara; 雅章三原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-02-08
Filing date: 2002-02-08
Publication date: 2003-08-22
Also published as: US20030151958A1; US6768688B2

Abstract

(57)【要約】【課題】アクセス動作を高速化しつつ、正常なブース
ト動作を行う半導体記憶装置を提供する。【解決手段】複数のメモリセルと、電圧を印加して複
数のメモリセルを選択する複数のワード線と、アクセス
対象のアドレスを示すアドレス信号に基づいて、複数の
ワード線の１つを選択するデコーダと、アドレス信号の
変化に応じて、活性化された制御信号と、非活性化され
た制御信号とを出力する制御回路と、複数の昇圧回路を
含む昇圧部であって、複数の昇圧回路は、デコーダに接
続され、活性化された制御信号に基づいて、選択された
ワード線に昇圧した電圧を供給する第１の昇圧回路と、
非活性化された制御信号が入力される第２の昇圧回路を
含む、昇圧部とを備えた、半導体記憶装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関する。より具体的には、本発明は、半導体記憶装置の
ワード線を昇圧する構成に関する。

【０００２】

【従来の技術】近年、不揮発性の半導体記憶装置の需要
が増加している。このような半導体記憶装置として、例
えば、フラッシュメモリ等のＥＥＰＲＯＭ（Electrical
ly Erasable and Programmable Read Only Memory）が
知られている。ＥＥＰＲＯＭは、外部から供給される電
源電位とは異なる複数の電位を内部で発生させ、それら
の電位を用いてワード線を昇圧（ブースト）し、電気的
にデータの書込、読出、消去等を行う。

【０００３】特開平6-28876号公報（特許第3161052号公
報）は、ワード線をブーストする不揮発性の半導体記憶
装置の構成を開示する。すなわち、図８の（ａ）は、ワ
ード線をブーストする従来の回路図である。また図８の
（ｂ）は、回路のタイミングチャートである。図８の
（ａ）を参照して、回路の動作を説明する。まず、ワー
ド線をブーストするか否か、すなわち、ワード線を選択
するか否かは、内部ロウアドレス信号の全てがハイレベ
ルか否かで決定される。内部ロウアドレス信号の少なく
とも１つがローレベルの場合、ノード８９は接地電位と
なるため、ワード線は非選択状態になる。一方、内部ロ
ウアドレス信号の全てがハイレベルの場合、ノード８９
の電位はノード８８の電位と同レベルになり、ワード線
は選択状態になる。

【０００４】ワード線が選択されブーストされるに先だ
って、この回路は、ＡＴＤ（Address Transition Detec
tor）回路（図示せず）から、アクセスするアドレスが
遷移したことを示すハイレベルのＡＴＤ信号を受け取
る。この結果、インバータ８６は出力はローレベルとな
り、ノード８８と接続された容量８７の充電が開始され
る。充電は、ＡＴＤ信号がハイレベルの期間中に行われ
る。この動作タイミングは、図８の（ｂ）に示すとおり
である。ＡＴＤ信号がローレベルになると、ワード線の
ブーストが開始される。このとき、ノード８８の電圧レ
ベルは、電源電圧レベルと同じＶｃｃに達しており、充
電は完了している。よって、ワード線がブーストでき
る。

【０００５】

【発明が解決しようとする課題】このような半導体記憶
装置のアクセス動作を高速化するためには、容量８７の
充電時間を短くする必要がある。すなわちＡＴＤ信号が
ハイレベルになる期間を短くする必要がある。しかし、
これでは、容量８７の充電時間が不充分になり、ブース
ト動作を正常に行うことができない。

【０００６】本発明の目的は、アクセス動作を高速化し
つつ、正常なブースト動作を行うことである。

【０００７】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルと、電圧を印加して前記複数のメ
モリセルを選択する複数のワード線と、アクセス対象の
アドレスを示すアドレス信号に基づいて、前記複数のワ
ード線の１つを選択するデコーダと、前記アドレス信号
の変化に応じて、活性化された制御信号と、非活性化さ
れた制御信号とを出力する制御回路と、複数の昇圧回路
を含む昇圧部であって、前記複数の昇圧回路は、前記デ
コーダに接続され、前記活性化された制御信号に基づい
て、選択されたワード線に昇圧した電圧を供給する第１
の昇圧回路と、前記非活性化された制御信号が入力され
る第２の昇圧回路を含む、昇圧部とを備えており、これ
により上記目的が達成される。

【０００８】前記第２の昇圧回路は、前記非活性化され
た制御信号に基づいて、自己の回路内の内部ノードを昇
圧電圧出力前の電圧に充電してもよい。

【０００９】複数の昇圧回路の各々は、複数の容量素子
と、前記制御信号が非活性化されている場合には、前記
複数の容量素子の各々を充電する第１の回路と、前記制
御信号が活性化されている場合には、充電された前記複
数の容量素子を直列に接続して昇圧した電圧を出力する
第２の回路とを備えていてもよい。

【００１０】前記アドレス信号の変化を検出して、検出
信号を出力する検出回路をさらに備え、制御回路は、検
出回路から出力された前記検出信号の変化数をカウント
して、活性化された制御信号を出力する昇圧回路と、非
活性化された制御信号を出力する昇圧回路とを切り換え
るカウンタ回路を含んでいてもよい。

【００１１】

【発明の実施の形態】以下、添付の図面を参照して、本
発明の実施の形態を説明する。

【００１２】まず本発明の特徴の１つは、ワード線を昇
圧（ブースト）する昇圧回路を複数設け、一方の昇圧回
路がブースト動作中に他方の昇圧回路は充電を行うこと
である。これにより、ブーストに十分な充電を行いつ
つ、かつ、見かけ上の充電時間を短くできるので、メモ
リセルへの高速なアクセスが実現できる。

【００１３】図１は、本発明による半導体記憶装置１０
０の構成を示すブロック図である。半導体記憶装置１０
０は、不揮発性の半導体記憶装置、例えば、フラッシュ
メモリ等のＥＥＰＲＯＭである。半導体記憶装置１００
は、電源電位とは異なる電位を内部で発生させ、その電
位を用いてワード線をブーストし、電気的にデータの書
込、読出、消去等を行う。

【００１４】以下、半導体記憶装置１００の構成を説明
する。半導体記憶装置１００は、書込／消去制御回路１
と、データ入出力バッファ２と、センスアンプ３と、書
込回路４と、カラムデコーダ５と、ＡＴＤ発生回路６
と、制御回路７と、昇圧部８と、セレクトゲートデコー
ダ９と、ソース線ドライバ１０と、メモリセルアレイ１
１と、ロウデコーダ１２と、書込／消去用高電圧発生回
路１４と、ウェル電位切換回路１５と、トランスファー
ゲート１６と、カラムラッチ１７、１８とを含む。な
お、説明の簡単のため、１つのブロック内のメモリセル
アレイ１１は、２×２の構成に簡略化して示している。

【００１５】書込／消去制御回路１は、書込動作および
消去動作のタイミングや各動作時の電圧の制御を行う。
データ入出力バッファ２は、センスアンプ３から出力さ
れるデータをデータ端子ＤＱｒに出力し、または、デー
タ端子ＤＱｒから入力された書込データを書込回路４へ
出力する。センスアンプ３は、ＹゲートトランジスタＱ
１、Ｑ２を介して入力されたメモリセルアレイ１１内の
各メモリセルのデータを増幅しデータ入出力バッファ２
へ出力する。書込回路４は、データ入出力バッファ２か
ら入力されたデータをカラムラッチ１７および１８へ与
える。カラムデコーダ５はアドレスバッファ１３からの
出力を受けてＹゲートトランジスタＱ１、Ｑ２を選択す
る。セレクトゲートデコーダ９は、アドレスバッファ１
３からの出力を受けてメモリセルアレイ１１内のセレク
トゲートＱ７〜Ｑ１０を選択する。ソース線ドライバ１
０は、ＮチャネルＭＯＳトランジスタＱ３〜Ｑ６を含
む。ソース線ドライバ１０は、読み出し動作時にはメモ
リセルのソース線に接地レベルの電圧を印加し、消去動
作時には負電圧を印加する。

【００１６】メモリセルアレイ１１は、複数のメモリセ
ルＱ１１〜Ｑ１８、および、複数のセレクトゲートＱ７
〜Ｑ１０を含む。メモリセルアレイ１１では、ロウデコ
ーダ１２およびカラムデコーダ５により選択されたメモ
リセルにデータが書き込まれ、または、消去される。ロ
ウデコーダ１２は、アドレスバッファ１３からの出力を
受けて複数のワード線の中から所定のワード線を選択す
る。アドレスバッファ１３は、アドレス端子Ａｄｒから
メモリセルアレイ１１内の所定のメモリセルを選択する
アドレス信号を受け、カラムアドレス信号をカラムデコ
ーダ５へ、ロウアドレス信号ＲＡｄｒをロウデコーダ１
２へ出力する。

【００１７】書込／消去用高電圧発生回路１４は、書込
／消去制御回路１からの制御信号に基づいて、データの
書き込み、または、消去の際に必要となる正または負の
高電圧を発生させる。また書込／消去用高電圧発生回路
１４は、電圧を印加する対象を選択するセレクタ機能を
有しており、動作モードに応じて、発生した高電圧を、
セレクトゲートデコーダ９、ロウデコーダ１２、ウェル
電位切換回路１５、または、カラムラッチ１７、１８の
いずれかに出力する。ウェル電位切換回路１５は、メモ
リセルの消去時にＰウェルに負の高電圧を印加し、その
他の動作モード時にＰウェルを接地する。トランスファ
ーゲート１６は、カラムラッチ１７、１８とビット線と
の接続を制御する。カラムラッチ１７、１８は、書き込
み動作をラッチする。

【００１８】ＡＴＤ（Address Transition Detector）
回路６は、アドレス端子Ａｄｒからアドレスバッファ１
３に入力されるアドレス信号の遷移（すなわちアクセス
対象のアドレスの変化）を検出し、ＡＴＤ信号を出力す
る。ＡＴＤ信号は、アドレス信号の変化に応じて一定期
間ハイレベルになる信号である。制御回路７は、ＡＴＤ
発生回路６からのＡＴＤ信号に基づいて、制御信号を出
力する。この制御信号は、後述の昇圧部８を構成する昇
圧回路の各々に送られて、その動作タイミングの制御に
利用され、昇圧回路活性化信号とも呼ばれる。昇圧部８
は、複数の昇圧回路８−１、…、８−ｎ（ｎ：整数）を
含む。各昇圧回路は、電源電圧を昇圧して、データの読
み出し時にロウデコーダ１２が選択したワード線に印加
する。

【００１９】以下、昇圧部８、ロウデコーダ１２、およ
び、メモリセルアレイ１１内のメモリセルの関係をより
詳しく説明する。図２は、ロウデコーダ１２の例示的な
回路図である。この図では、昇圧部８は２つの昇圧回路
８−１、８−２を有するとする。上述のように、ＡＴＤ
発生回路６は、アドレスバッファ１３におけるアドレス
の遷移に応答して、ＡＴＤ信号を生成し、制御回路７に
送る。制御回路７は、昇圧回路活性化信号ＢＩ１、ＢＩ
２とを出力する。昇圧回路８−１、８−２は、制御回路
７から、それぞれ活性化信号ＢＩ１およびＢＩ２を受け
取る。昇圧回路８−１、８−２は、活性化信号ＢＩ１お
よびＢＩ２に基づくタイミングで昇圧動作を開始し、ま
たは、昇圧した電圧を出力する。昇圧回路８−１、８−
２の出力ＢＯ１、ＢＯ２は、ロウデコーダ１２において
共通に接続されている。

【００２０】ロウデコーダ１２は、昇圧部８の昇圧回路
８−１、８−２の一方からの昇圧電圧を、ロウアドレス
信号ＲＡｄｒに基づいて選択したワード線に印加する。
このような機能を実現する限り、ロウデコーダ１２の構
成は任意である。例えば、図２のロウデコーダ１２は、
従来のロウデコーダ（図８の（ａ））に類似した構成を
有する。具体的には、ロウデコーダ１２は、ロウアドレ
ス信号ＲＡｄｒを受け取り、ロウアドレス信号ＲＡｄｒ
が示すアドレスに対応して全てがハイレベルになる複数
の内部ロウアドレス信号に変換して出力する。変換する
動作およびそのための構成は当業者に周知であるので、
その説明は省略する。

【００２１】アクセスの対象とならないメモリセルＱ
ｎ，ｎに接続されたワード線Ｗｎでは、内部ロウアドレ
ス信号の少なくとも１つはローレベルになる。その結
果、ノード２９は接地電位になり、ワード線Ｗｎは接地
電位になる（非選択状態）。その結果、メモリセルトラ
ンジスタＱはオフされた状態を保つ。

【００２２】一方、アクセスの対象となるメモリセルＱ
ｎ，ｎと接続されたワード線では、内部ロウアドレス信
号の全てがハイレベルになり、ノード２９は、昇圧回路
８−１、８−２とロウデコーダ１２との接続ノード２
７、２８に電気的に接続される。よって、ワード線Ｗｎ
は昇圧部８と電気的に接続される（選択状態）。その結
果、昇圧回路８−１または昇圧回路８−２からの昇圧電
圧がワード線Ｗｎに印加され、メモリセルトランジスタ
Ｑｎ，ｎはオンされる。そして、ビット線Ｂｎを利用し
て、メモリセルＱｎ，ｎにアクセスできる。

【００２３】次に、上述の動作を実現する制御回路７、
および、昇圧回路８−ｎの構成および動作を説明する。
図３の（ａ）は、制御回路７の構成を示す回路図であ
る。また、図３の（ｂ）は、制御回路７の動作タイミン
グを示すタイミングチャートである。図３の（ａ）に示
す構成は、いわゆるリングカウンタである。図示される
ように、制御回路７は、２つのＪＫフリップフロップＦ
Ｆ_１、ＦＦ_２と、各フリップフロップの出力Ｑに対応し
て、２つの出力端子Ａ、Ｂを備えている。出力Ａ，Ｂか
ら、２つの活性化信号ＢＩ１、ＢＩ２が出力されること
となる。

【００２４】ＪＫフリップフロップは、リセットパルス
Ｒ_Ｄによりリセットされ、入力パルスのタイミングに基
づいて、入力Ｊ、Ｋの状態を取り込み出力する。本発明
では、この入力パルスが、ＡＴＤ発生回路６（図２）か
ら出力されるＡＴＤ信号に相当する。図示された制御回
路７では、各フリップフロップがリセットパルスＲ_Ｄに
よりリセットされた後、フリップフロップＦＦ_１は、入
力パルス１と同時に、入力端子ＪおよびＫからハイおよ
びローレベルの信号を取り込む。この結果、フリップフ
ロップＦＦ_１は出力端子ＱおよびＱ⁻から、１および０
を出力する。この出力信号は、次の段のフリップフロッ
プＦＦ_２へとシフトされる。すなわち、フリップフロッ
プＦＦ_２は、次の入力パルス２に基づいて、フリップフ
ロップＦＦ_１からのハイおよびローレベルの信号を、そ
れぞれ入力端子ＪおよびＫから取り込む。図３の（ｂ）
から明らかなように、リセットパルスの入力後は、各フ
リップフロップＦＦからの出力（Ａ、Ｂ出力）は、常に
１箇所のみがハイレベルとなる。そして、そのハイレベ
ル信号はシフトされ、端子Ａ，Ｂから順次出力される。

【００２５】続いて、昇圧回路８−ｎ（ｎ：整数）を説
明する。例えば、図４に示す構成の昇圧回路８−ｎを利
用するとする。いうまでもなく、他の構成であっても、
本発明は実施できる。

【００２６】図４は、昇圧回路８−ｎ（ｎ：整数）の構
成を示す回路図である。昇圧回路８−ｎは、入力ＢＩに
基づいて、昇圧電圧ＢＯを出力する。昇圧回路８−ｎ
は、チャージポンプ用の容量素子４１、４４−３、４７
−１と、容量素子４１、４４−３を直列に接続するか否
かを切り替える接続用スイッチ回路４２、４６と、容量
素子４１、４４−３の各々を充電する充電用スイッチ回
路４４とを含む。また、昇圧回路８−ｎは、容量素子を
充電する電源４７−２と、ラインＶＢの電圧を出力電圧
ＢＯとして出力するか否かを切り替えるトランジスタ４
９とを含む。接続用スイッチ回路４２、４６の構成は互
いに同じである。容量素子４１と、接続用スイッチ回路
４２と、充電用スイッチ回路４４と、接続用スイッチ回
路４６とは、この順で直列に接続されている。回路４
２、４４、４６には、入力信号ＢＩの反転信号４８が入
力される。回路４２、４４、４６は、反転信号４８がハ
イレベルかローレベルかに応じて、トランジスタ４９の
ゲートに印加される電圧を調整する。以下具体的に説明
する。

【００２７】まず、ローレベルの入力信号ＢＩにより、
反転信号４８がハイレベルになった場合を考える。この
場合、接続用スイッチ回路４２では、トランジスタ４２
−１がオンされ、トランジスタ４２−３もオンされる。
入力ＢＩ側の容量素子４１の電位はローレベルであるの
で、電源４２−４から容量素子４１への充電が開始され
る。なお、トランジスタ４２−２はオフされている。充
電用スイッチ回路４４では、トランジスタ４４−１がオ
ンされ、容量素子４３の他方の電極が接地電位になる。
そして接続用スイッチ回路４６では、トランジスタ４６
−１、４６−３がオンされた結果、電源４６−４から容
量素子４４−３への充電が開始される。反転信号４８が
ハイレベルであることから、トランジスタ４３がオンさ
れ、トランジスタ４９のゲートは接地電位となる。よっ
て、入力信号ＢＩがローレベルの場合に、容量素子４
１、４４−３の充電が開始される。なお、このとき、容
量素子４７−１も、電源４７−２により充電されること
に留意されたい。

【００２８】次に、ハイレベルの入力信号ＢＩにより、
反転信号４８がローレベルになった場合を考える。この
場合、接続用スイッチ回路４２では、トランジスタ４２
−２がオンされ、トランジスタ４２−１、および、トラ
ンジスタ４２−３はオフされる。充電用スイッチ回路４
４では、トランジスタ４４−２がオンされるので、その
結果、容量素子４１と４４−３とが直列に接続される。
すなわち、充電用スイッチ回路４４は、反転信号４８に
基づくトランジスタ４４−２のオン／オフ動作により、
容量素子４１と４４−３とを直列に接続するか否かを切
り替える。接続用スイッチ回路４６では、トランジスタ
４６−２がオンされるものの、トランジスタ４６−３は
オフされる。よって、入力信号ＢＩがハイレベルの場合
に、容量素子４１、４４−３は直列接続されることにな
る。さらにこのとき、反転信号４８がローレベルである
ことから、トランジスタ４５はオンされている。よっ
て、トランジスタ４９のゲートには、容量素子４１、４
４−３の直列接続による、閾値電圧よりも十分大きな電
圧が印加される。その結果、トランジスタ４９はオンさ
れ、容量素子４７−１により、閾値電圧による低下がな
い、昇圧された電圧が出力される。

【００２９】以下、図２〜図４を参照して説明した構成
に基づくＡＴＤ発生回路６、制御回路７、昇圧部８の昇
圧回路８−１，８−２の動作を説明する。図５は、２つ
の昇圧回路において電圧を昇圧する際の各種信号のタイ
ミングチャートである。ＢＩ１信号、ＢＩ２信号は図２
に、昇圧回路８−１、８−２内のノードＶＢは図４に示
されている。まず、制御回路７（図２）はＡＴＤ発生回
路６からＡＴＤ信号を受け取り、ＡＴＤ信号の立ち下が
りエッジで活性化信号ＢＩ１およびＢＩ２を反転させ
る。図では、ＡＴＤ信号の立ち下がりエッジは、時刻Ｔ
１およびＴ２に現れている。時刻Ｔ１では、制御回路は
ＢＩ１信号をハイレベルにし、昇圧回路８−１（図４）
を活性化する。制御回路から出力されるハイレベルの制
御信号は、活性化信号とも呼ばれる。このときの動作
は、図４を参照して説明したとおりである。この結果、
昇圧回路８−１（図４）のノードＶＢがブーストされ
る。図５から理解されるように、ノードＶＢは、電源電
圧Ｖｃｃより高くブーストされる。ブーストされた電圧
は、選択されたワード線に印加される。

【００３０】次に、アクセス対象のアドレスが変化し
て、現在選択されているワード線とは異なるワード線が
選択されると、ＡＴＤ回路６（図２）は新たなＡＴＤ信
号を生成して、制御回路７（図２）に送る。制御回路７
（図２）は、時刻Ｔ２におけるＡＴＤ信号の立ち下がり
でＢＩ２信号をハイレベルとし、昇圧回路８−２（図
２）を活性化する。新たに選択されたワード線には、昇
圧回路８−２（図２）によりブーストされた電圧が印加
される。このとき、ＢＩ１信号はローレベルにされ、そ
れまで活性化されていた昇圧回路８−１（図４）は非活
性化される。この後、非活性の昇圧回路８−１（図４）
は、充電動作を行う。すなわち、昇圧回路８−１（図
４）のノードＶＢの電圧は、電源電圧Ｖｃｃより小さく
なり、その後、電源電圧Ｖｃｃまで充電される。この結
果、昇圧回路８−１および８−２を含む昇圧部８（図
２）は、ＡＴＤ信号が遷移するたびに、十分にブースト
された電圧を出力できる。

【００３１】以上説明したように、複数の昇圧回路を交
互に活性化／非活性化することにより、各昇圧回路内の
容量に対しては充電時間を十分に取ることができる。そ
して、見かけ上は、アドレスの遷移が生じるタイミング
ごとに充電が正常に完了して、ワード線にブーストした
電圧を供給できるので、メモリセルへの高速なアクセス
が実現できる。

【００３２】図２では、昇圧部８が２つの昇圧回路を備
えているとして説明したが、昇圧回路の数は、より多く
することができる。図６は、昇圧部８が４つの昇圧回路
８−１〜８−４を備えた場合の構成を示すブロック図で
ある。図２の構成と異なるのは、昇圧回路が４つになっ
たことで、制御回路７は、制御信号であるＢＩ１〜ＢＩ
４信号を生成すること、および、ロウデコーダ１２が、
４つの昇圧回路からの出力を受け取るようになったこと
である。他の構成は図２と同じであるので、その説明は
省略する。図７は、４つの昇圧回路において電圧を昇圧
する際の各種信号のタイミングチャートである。図４の
（ａ）および（ｂ）を参照して説明したように、制御回
路７（図６）は、ＡＴＤ信号の立ち下がりに応じて順に
ハイレベルがシフトされるＢＩ１信号〜ＢＩ４信号を出
力する。昇圧回路８−１〜８−４は、対応するＢＩ１信
号〜ＢＩ４信号がハイレベルになるとブーストした電圧
を出力し、ローレベルになると内部の容量への充電を開
始する。このように、多くの昇圧回路を順次活性化する
ことで、容量の充電時間はさらに短縮でき、よってメモ
リセルへの非常に高速なアクセスが実現できる。

【００３３】

【発明の効果】複数の昇圧回路を活性化／非活性化する
ことにより、一方の昇圧回路がワード線の昇圧動作中に
他方の昇圧回路は充電を行うことができる。これによ
り、ブーストのために十分な充電を行いつつ、かつ、見
かけ上の充電時間を短くできるので、メモリセルへの高
速なアクセスが実現できる。特に複数の昇圧回路を交互
に活性化／非活性化するので、アドレスの遷移が生じる
タイミングごとに充電が正常に完了して、ワード線にブ
ーストした電圧を供給できる。

【００３４】充電中の昇圧回路を複数設けることによ
り、見かけ上の充電時間がより短くなり、メモリセルへ
の高速なアクセスが実現できる。

【００３５】前記制御信号が非活性化されている場合
に、前記複数の容量素子の各々を充電する第１の回路
と、前記制御信号が活性化されている場合に、充電され
た前記複数の容量素子を直列に接続して昇圧した電圧を
出力する第２の回路とを設けることにより、昇圧動作と
充電動作とを切り換えることができる。これによりブー
ストのために十分な充電を行いつつ、かつ、見かけ上の
充電時間を短くできる。

【００３６】前記アドレス信号の変化を表す検出信号の
変化数をカウントして、活性化された制御信号を出力す
る昇圧回路と、非活性化された制御信号を出力する昇圧
回路とを切り換えるので、一方の昇圧回路がワード線の
昇圧動作中に他方の昇圧回路は充電を行うことができ
る。

【図面の簡単な説明】

【図１】本発明による半導体記憶装置の構成を示すブ
ロック図である。

【図２】ロウデコーダの例示的な回路図である。

【図３】（ａ）は、制御回路の構成を示す回路図であ
る。（ｂ）は、制御回路の動作タイミングを示すタイミ
ングチャートである。

【図４】昇圧回路の構成を示す回路図である。

【図５】２つの昇圧回路において電圧を昇圧する際の
各種信号のタイミングチャートである。

【図６】昇圧部が４つの昇圧回路を備えた場合の構成
を示すブロック図である。

【図７】４つの昇圧回路において電圧を昇圧する際の
各種信号のタイミングチャートである。

【図８】（ａ）は、ワード線をブーストする従来の回
路図である。（ｂ）は、回路のタイミングチャートであ
る。

【符号の説明】

６ＡＴＤ発生回路、７制御回路、８昇圧部、
８−１〜８−ｎ昇圧回路、１１メモリセルアレ
イ、１２ロウデコーダ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、電圧を印加して前記複数のメモリセルを選択する複数の
ワード線と、アクセス対象のアドレスを示すアドレス信号に基づい
て、前記複数のワード線の１つを選択するデコーダと、前記アドレス信号の変化に応じて、活性化された制御信
号と、非活性化された制御信号とを出力する制御回路
と、複数の昇圧回路を含む昇圧部であって、前記複数の昇圧
回路は、前記デコーダに接続され、前記活性化された制
御信号に基づいて、選択されたワード線に昇圧した電圧
を供給する第１の昇圧回路と、前記非活性化された制御
信号が入力される第２の昇圧回路を含む、昇圧部とを備
えた、半導体記憶装置。
【請求項２】前記第２の昇圧回路は、前記非活性化さ
れた制御信号に基づいて、自己の回路内の内部ノードを
昇圧電圧出力前の電圧に充電する、請求項１に記載の半
導体記憶装置。
【請求項３】複数の昇圧回路の各々は、複数の容量素子と、前記制御信号が非活性化されている場合には、前記複数
の容量素子の各々を充電する第１の回路と、前記制御信号が活性化されている場合には、充電された
前記複数の容量素子を直列に接続して昇圧した電圧を出
力する第２の回路とを備えている、請求項２に記載の半
導体記憶装置。
【請求項４】前記アドレス信号の変化を検出して、検
出信号を出力する検出回路をさらに備え、制御回路は、検出回路から出力された前記検出信号の変
化数をカウントして、活性化された制御信号を出力する
昇圧回路と、非活性化された制御信号を出力する昇圧回
路とを切り換えるカウンタ回路を含む、請求項３に記載
の半導体記憶装置。