JPH11149788A - 半導体記憶装置及びその制御方法 - Google Patents
半導体記憶装置及びその制御方法Info
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- JPH11149788A JPH11149788A JP31492497A JP31492497A JPH11149788A JP H11149788 A JPH11149788 A JP H11149788A JP 31492497 A JP31492497 A JP 31492497A JP 31492497 A JP31492497 A JP 31492497A JP H11149788 A JPH11149788 A JP H11149788A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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Abstract
(57)【要約】
【課題】 構成を簡略化することができる半導体記憶装
置を提供する。 【解決手段】 データ極性制御回路２５のフリップフロ
ップは、データラッチに外部からのデータが供給される
際、ＬＯＡＤ信号が“Ｈ”となってから、メモリセルア
レイ１０１からデータラッチにデータが読み出される
際、ＲＤ信号が“Ｈ”となるまで、信号ＤＳを“Ｈ”と
し、それ以外は信号ＤＳを“Ｌ”とする。データ極性切
り替え回路２４は、信号ＤＳが“Ｈ”であるときはデー
タ線アンプ２３の出力ＲＤＢを反転させて出力（ＤＯＵ
Ｔ）し、信号ＤＳが“Ｌ”であるときはデータ線アンプ
２３の出力ＲＤＢをそのまま出力する。
置を提供する。 【解決手段】 データ極性制御回路２５のフリップフロ
ップは、データラッチに外部からのデータが供給される
際、ＬＯＡＤ信号が“Ｈ”となってから、メモリセルア
レイ１０１からデータラッチにデータが読み出される
際、ＲＤ信号が“Ｈ”となるまで、信号ＤＳを“Ｈ”と
し、それ以外は信号ＤＳを“Ｌ”とする。データ極性切
り替え回路２４は、信号ＤＳが“Ｈ”であるときはデー
タ線アンプ２３の出力ＲＤＢを反転させて出力（ＤＯＵ
Ｔ）し、信号ＤＳが“Ｌ”であるときはデータ線アンプ
２３の出力ＲＤＢをそのまま出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその制御方法に関し、特に読み出し／書き込みの制御
方法に特徴を有する。
びその制御方法に関し、特に読み出し／書き込みの制御
方法に特徴を有する。
【０００２】
【従来の技術】フラッシュメモリ等の不揮発性メモリで
は、電源電圧の低電圧化に伴って、ＦＮトンネル電流
（Fowlor-Nordheim Tunneling current ）を用いた書き
込み方法が有望になってきている。ＦＮトンネル電流を
用いた不揮発性メモリは、高電圧を必要とするが、デー
タの書き込みや消去時にほとんど電流が流れないため、
必要な電圧をメモリ素子内部で発生することができる。
は、電源電圧の低電圧化に伴って、ＦＮトンネル電流
（Fowlor-Nordheim Tunneling current ）を用いた書き
込み方法が有望になってきている。ＦＮトンネル電流を
用いた不揮発性メモリは、高電圧を必要とするが、デー
タの書き込みや消去時にほとんど電流が流れないため、
必要な電圧をメモリ素子内部で発生することができる。
【０００３】しかしながら、ＦＮトンネル電流でデータ
を書き込むには、ホットエレクトロンを用いた書き込み
方法に比べて書き込み時間が長くかかる欠点がある。例
えば、ホットエレクトロンを用いた書き込み方法では数
１０μ秒であるのに対して、ＦＮトンネル電流を用いた
書き込み方法では数１００μ秒から数ｍ秒必要である。
を書き込むには、ホットエレクトロンを用いた書き込み
方法に比べて書き込み時間が長くかかる欠点がある。例
えば、ホットエレクトロンを用いた書き込み方法では数
１０μ秒であるのに対して、ＦＮトンネル電流を用いた
書き込み方法では数１００μ秒から数ｍ秒必要である。
【０００４】この問題を解決するには、例えばワード線
１本分のデータを一時保持しておくためのデータラッチ
をビット線毎に設け、書き込み時にはワード線１本分
（セクタあるいはページ）のデータを一括して書き込む
方法がある。これにより、１バイト当たりの書き込み時
間を短縮することが可能となり、ホットエレクトロンを
用いた書き込み方法と同等の書き込み時間を得ることが
できる。
１本分のデータを一時保持しておくためのデータラッチ
をビット線毎に設け、書き込み時にはワード線１本分
（セクタあるいはページ）のデータを一括して書き込む
方法がある。これにより、１バイト当たりの書き込み時
間を短縮することが可能となり、ホットエレクトロンを
用いた書き込み方法と同等の書き込み時間を得ることが
できる。
【０００５】また、ハードディスクの代用あるいはデジ
タルスチルカメラの記録媒体等に用途を限定したシリア
ルアクセスタイプのフラッシュメモリでは、このデータ
ラッチをセンスアンプとしても用い、回路の簡略化を図
ったものが多い。
タルスチルカメラの記録媒体等に用途を限定したシリア
ルアクセスタイプのフラッシュメモリでは、このデータ
ラッチをセンスアンプとしても用い、回路の簡略化を図
ったものが多い。
【０００６】図２は、このようなデータラッチを備えた
従来の（ＮＯＲ型（又あるいはＡＮＤ型の）フラッシュ
メモリの単位ビット線毎の構成を示している。このフラ
ッシュメモリは、トランジスタ１〜４で構成されるデー
タラッチと、ゲートにワード線が接続され、ソース又は
ドレインの一方にソース線、他方にビット線６が接続さ
れ、フローティングゲートを有するトランジスタからな
るメモリセル５とを備えている。このメモリセル５に接
続されたビット線とデータラッチの間には、ゲート信号
として信号Ｔが供給され、ビット線６とデータラッチと
の間のスイッチングを行なうトランスファーゲート７が
設けられている。データラッチに対してデータの入出力
を行なうデータ線８及び反転データ線９との間には、ゲ
ート信号として各々信号Ｙが供給されるゲート１０、１
１が設けられている。
従来の（ＮＯＲ型（又あるいはＡＮＤ型の）フラッシュ
メモリの単位ビット線毎の構成を示している。このフラ
ッシュメモリは、トランジスタ１〜４で構成されるデー
タラッチと、ゲートにワード線が接続され、ソース又は
ドレインの一方にソース線、他方にビット線６が接続さ
れ、フローティングゲートを有するトランジスタからな
るメモリセル５とを備えている。このメモリセル５に接
続されたビット線とデータラッチの間には、ゲート信号
として信号Ｔが供給され、ビット線６とデータラッチと
の間のスイッチングを行なうトランスファーゲート７が
設けられている。データラッチに対してデータの入出力
を行なうデータ線８及び反転データ線９との間には、ゲ
ート信号として各々信号Ｙが供給されるゲート１０、１
１が設けられている。
【０００７】ビット線６には、トランスファーゲート７
のソース又はドレインの電位がゲート信号として供給さ
れるトランジスタ１２と、ゲート信号として信号ＷＲが
供給されるトランジスタ１３を介して書き込み電位Ｖｄ
を供給することができるようになっている。また、ビッ
ト線６には、ゲート信号として信号ＶＩＮＴが供給され
るトランジスタ１４を介して書き込み禁止電圧Ｖｉを供
給することができるようになっており、さらに、ゲート
信号として信号ＲＤが供給されるトランジスタ１５を介
して読み出し時のビット線電位ＶＲＤを供給することが
できるようになっている。
のソース又はドレインの電位がゲート信号として供給さ
れるトランジスタ１２と、ゲート信号として信号ＷＲが
供給されるトランジスタ１３を介して書き込み電位Ｖｄ
を供給することができるようになっている。また、ビッ
ト線６には、ゲート信号として信号ＶＩＮＴが供給され
るトランジスタ１４を介して書き込み禁止電圧Ｖｉを供
給することができるようになっており、さらに、ゲート
信号として信号ＲＤが供給されるトランジスタ１５を介
して読み出し時のビット線電位ＶＲＤを供給することが
できるようになっている。
【０００８】このように構成されたフラッシュメモリに
データを書き込む際には、このフラッシュメモリを用い
る情報処理装置等の外部の装置は、まず、図３（ａ）に
示すように、信号ＶＩＮＴを所定時間“Ｈ”とする。こ
れにより、トランジスタ１４がオンとなってビット線６
が、同図（ｊ）に示すように、書き込み禁止電圧Ｖｉに
プリチャージされる。信号ＶＩＮＴを“Ｌ”とした後、
外部の装置は、同図（ｂ）に示すように、信号ＷＲを
“Ｈ”とする。このＷＲのＨレベルは、書き込み電位Ｖ
ｄ＋Ｖｔ（しきい値電圧）以上でなければトランジスタ
１をオンにすることができないのでＶｄ＋Ｖｔ（しきい
値電圧）以上とされている。なお、データラッチの電源
ノードに供給する信号ＶＰ及びトランスファーゲート７
に供給する信号Ｔの“Ｈ”レベルも同様な理由から、同
図（ｅ）及び同図（ｆ）に示すように、Ｖｄ＋Ｖｔ以上
とされている。
データを書き込む際には、このフラッシュメモリを用い
る情報処理装置等の外部の装置は、まず、図３（ａ）に
示すように、信号ＶＩＮＴを所定時間“Ｈ”とする。こ
れにより、トランジスタ１４がオンとなってビット線６
が、同図（ｊ）に示すように、書き込み禁止電圧Ｖｉに
プリチャージされる。信号ＶＩＮＴを“Ｌ”とした後、
外部の装置は、同図（ｂ）に示すように、信号ＷＲを
“Ｈ”とする。このＷＲのＨレベルは、書き込み電位Ｖ
ｄ＋Ｖｔ（しきい値電圧）以上でなければトランジスタ
１をオンにすることができないのでＶｄ＋Ｖｔ（しきい
値電圧）以上とされている。なお、データラッチの電源
ノードに供給する信号ＶＰ及びトランスファーゲート７
に供給する信号Ｔの“Ｈ”レベルも同様な理由から、同
図（ｅ）及び同図（ｆ）に示すように、Ｖｄ＋Ｖｔ以上
とされている。
【０００９】次に、外部の装置は、“０”を書き込む場
合には、データ線８に“Ｈ”レベル、反転データ線９に
“Ｌ”を供給し、“１”を書き込む場合には、データ線
８に“Ｌ”レベル、反転データ線９に“Ｈ”を供給す
る。この結果、信号Ｙによりゲート１０、１１がオンと
されると、図３（ｈ）及び同図（ｉ）に示すように、
“０”を書き込む場合には、ノードＡが“Ｈ”レベル、
ノードＢが“Ｌ”レベルとなり、“１”を書き込む場合
には、ノードＡが“Ｌ”レベル、ノードＢが“Ｈ”レベ
ルとなる。書き込みを行なう場合、ワード線には、図３
（ｋ）に示すように、書き込み電位ＶＰＧが供給され
る。また、ソース線は書き込みを行なう間、ハイインピ
ーダンス状態に保たれている。
合には、データ線８に“Ｈ”レベル、反転データ線９に
“Ｌ”を供給し、“１”を書き込む場合には、データ線
８に“Ｌ”レベル、反転データ線９に“Ｈ”を供給す
る。この結果、信号Ｙによりゲート１０、１１がオンと
されると、図３（ｈ）及び同図（ｉ）に示すように、
“０”を書き込む場合には、ノードＡが“Ｈ”レベル、
ノードＢが“Ｌ”レベルとなり、“１”を書き込む場合
には、ノードＡが“Ｌ”レベル、ノードＢが“Ｈ”レベ
ルとなる。書き込みを行なう場合、ワード線には、図３
（ｋ）に示すように、書き込み電位ＶＰＧが供給され
る。また、ソース線は書き込みを行なう間、ハイインピ
ーダンス状態に保たれている。
【００１０】フラッシュメモリでは初期状態で、メモリ
セル５のしきい値電圧Ｖｔはデータを判定するためのし
きい値（Ｖ０、例えば１／２Ｖｃｃ）＋δ１（例えば
０．５ｖ程度）とされており、この状態が“１”となっ
ている。“０”を書き込む場合では、ノードＡが“Ｈ”
レベルであるため、書き込み開始後のビット線６には、
図３（ｊ）に示すように、書き込み電位Ｖｄが印加さ
れ、ワード線の電位ＶＰＧとの電位差によって電荷がフ
ローティングゲートより引き抜かれる。これにより、メ
モリセル５のしきい値電圧ＶｔがＶ０−δ２（例えば
０．５ｖ程度）となる。また、“１”を書き込む場合で
は、ノードＡが“Ｌ”レベルであるため、同図中に示す
ように、書き込み開始後のビット線６には書き込み電位
Ｖｄは印加されず、初期電位Ｖｉのままであるため、ワ
ード線電位ＶＰＧとの電位差が不十分であるために電荷
の引き抜きは起こらない。これにより、メモリセル５の
しきい値電圧Ｖｔが初期状態であるＶ０＋δ１に維持さ
れとなる。
セル５のしきい値電圧Ｖｔはデータを判定するためのし
きい値（Ｖ０、例えば１／２Ｖｃｃ）＋δ１（例えば
０．５ｖ程度）とされており、この状態が“１”となっ
ている。“０”を書き込む場合では、ノードＡが“Ｈ”
レベルであるため、書き込み開始後のビット線６には、
図３（ｊ）に示すように、書き込み電位Ｖｄが印加さ
れ、ワード線の電位ＶＰＧとの電位差によって電荷がフ
ローティングゲートより引き抜かれる。これにより、メ
モリセル５のしきい値電圧ＶｔがＶ０−δ２（例えば
０．５ｖ程度）となる。また、“１”を書き込む場合で
は、ノードＡが“Ｌ”レベルであるため、同図中に示す
ように、書き込み開始後のビット線６には書き込み電位
Ｖｄは印加されず、初期電位Ｖｉのままであるため、ワ
ード線電位ＶＰＧとの電位差が不十分であるために電荷
の引き抜きは起こらない。これにより、メモリセル５の
しきい値電圧Ｖｔが初期状態であるＶ０＋δ１に維持さ
れとなる。
【００１１】一方、このフラッシュメモリからデータを
読み出す際には、書き込みの際と同様に、まず、図４
（ａ）に示すように、信号ＶＩＮＴを所定時間“Ｈ”と
する。これにより、トランジスタ１４がオンとなって、
同図（ｊ）に示すように、ビット線６が書き込み禁止電
圧Ｖｉにプリチャージされる（この場合のＶｉは、読み
出し前のビット線６のイニシャル電位である）。信号Ｖ
ＩＮＴを“Ｌ”とした後、外部の装置は、図４（ｃ）に
示すように、信号ＲＤを所定時間“Ｈ”とする。これに
より、トランジスタ１５がオンとなり、同図（ｊ）に示
すように、ビット線６がＶＲＤレベル（ＶＲＤ＞１／２
Ｖｃｃ）にプリチャージされる。同時に、同図（ｄ）に
示すように、（フラッシュメモリ内部の制御部によっ
て）信号ＥＱが“Ｈ”とされ、トランジスタ１６がオン
となってデータラッチ内のノードＡ、Ｂを短絡すると共
にトランジスタ１７及び１８がオンとされ、同図（ｈ）
及び同図（ｉ）に示すように、ノードＡ、Ｂが１／２Ｖ
ｃｃレベルとされる。この時、データラッチの電源ノー
ドであるＶＰ及びＶＮも、同図（ｆ）及び同図（ｇ）に
示すように、１／２Ｖｃｃレベルに変化する。また、ソ
ース線は読み出しを行なう間、Ｖｓｓ（接地電位）とさ
れている。
読み出す際には、書き込みの際と同様に、まず、図４
（ａ）に示すように、信号ＶＩＮＴを所定時間“Ｈ”と
する。これにより、トランジスタ１４がオンとなって、
同図（ｊ）に示すように、ビット線６が書き込み禁止電
圧Ｖｉにプリチャージされる（この場合のＶｉは、読み
出し前のビット線６のイニシャル電位である）。信号Ｖ
ＩＮＴを“Ｌ”とした後、外部の装置は、図４（ｃ）に
示すように、信号ＲＤを所定時間“Ｈ”とする。これに
より、トランジスタ１５がオンとなり、同図（ｊ）に示
すように、ビット線６がＶＲＤレベル（ＶＲＤ＞１／２
Ｖｃｃ）にプリチャージされる。同時に、同図（ｄ）に
示すように、（フラッシュメモリ内部の制御部によっ
て）信号ＥＱが“Ｈ”とされ、トランジスタ１６がオン
となってデータラッチ内のノードＡ、Ｂを短絡すると共
にトランジスタ１７及び１８がオンとされ、同図（ｈ）
及び同図（ｉ）に示すように、ノードＡ、Ｂが１／２Ｖ
ｃｃレベルとされる。この時、データラッチの電源ノー
ドであるＶＰ及びＶＮも、同図（ｆ）及び同図（ｇ）に
示すように、１／２Ｖｃｃレベルに変化する。また、ソ
ース線は読み出しを行なう間、Ｖｓｓ（接地電位）とさ
れている。
【００１２】信号ＲＤが“Ｌ”に戻った後、図４（ｋ）
に示すように、ワード線には読み出し電圧ＶＲＧが印加
される。メモリセル５のしきい値電圧ＶｔがＶＲＧより
低い場合（“０”が記録されている場合）には、ワード
線の電圧がＶＲＧとなると、メモリセル５がオンとな
り、ビット線６にプリチャージされていた電荷が放電さ
れ、ビット線６のレベルは１／２Ｖｃｃ以下（１／２Ｖ
ｃｃ−ΔＶ）となる。したがって、信号ＥＱが“Ｌ”、
信号Ｔが“Ｈ”になってトランスファーゲート７がオン
とされた時点でノードＡの電圧は１／２Ｖｃｃ−ΔＶと
なり、ノードＶＰ、ＶＮがそれぞれＶｃｃ、Ｖｓｓに復
帰する際にノードＡはＶｓｓ（“Ｌ”）、ノードＢはＶ
ｃｃ（“Ｈ”）に変化する。
に示すように、ワード線には読み出し電圧ＶＲＧが印加
される。メモリセル５のしきい値電圧ＶｔがＶＲＧより
低い場合（“０”が記録されている場合）には、ワード
線の電圧がＶＲＧとなると、メモリセル５がオンとな
り、ビット線６にプリチャージされていた電荷が放電さ
れ、ビット線６のレベルは１／２Ｖｃｃ以下（１／２Ｖ
ｃｃ−ΔＶ）となる。したがって、信号ＥＱが“Ｌ”、
信号Ｔが“Ｈ”になってトランスファーゲート７がオン
とされた時点でノードＡの電圧は１／２Ｖｃｃ−ΔＶと
なり、ノードＶＰ、ＶＮがそれぞれＶｃｃ、Ｖｓｓに復
帰する際にノードＡはＶｓｓ（“Ｌ”）、ノードＢはＶ
ｃｃ（“Ｈ”）に変化する。
【００１３】逆に、メモリセル５のしきい値電圧Ｖｔが
ＶＲＧより高い場合（“１”が記録されている場合）で
は、ワード線の電圧がＶＲＧとなってもメモリセル５が
オフとなったままであるため、ビット線６にプリチャー
ジされていた電荷は放電されず、ビット線６のレベルは
ＶＲＤ（＞１／２Ｖｃｃ）に保持される。したがって、
信号ＥＱが“Ｌ”、信号Ｔが“Ｈ”になってトランスフ
ァーゲート７がオンとされた時点でノードＡの電圧はＶ
ＲＤと略等しくなり、ＶＰ及びＶＮがそれぞれＶｃｃ、
Ｖｓｓに復帰する際にノードＡはＶｃｃ（“Ｈ”）、ノ
ードＢはＶｓｓ（“Ｌ”）に変化する。以上の動作によ
り、データラッチをセンスアンプとしても用いることが
できる。
ＶＲＧより高い場合（“１”が記録されている場合）で
は、ワード線の電圧がＶＲＧとなってもメモリセル５が
オフとなったままであるため、ビット線６にプリチャー
ジされていた電荷は放電されず、ビット線６のレベルは
ＶＲＤ（＞１／２Ｖｃｃ）に保持される。したがって、
信号ＥＱが“Ｌ”、信号Ｔが“Ｈ”になってトランスフ
ァーゲート７がオンとされた時点でノードＡの電圧はＶ
ＲＤと略等しくなり、ＶＰ及びＶＮがそれぞれＶｃｃ、
Ｖｓｓに復帰する際にノードＡはＶｃｃ（“Ｈ”）、ノ
ードＢはＶｓｓ（“Ｌ”）に変化する。以上の動作によ
り、データラッチをセンスアンプとしても用いることが
できる。
【００１４】
【発明が解決しようとする課題】しかしながら、上述の
ようなＦＮトンネル電流を用いたＮＯＲ型又あるいはＡ
ＮＤ型のフラッシュメモリにおいてＦＮトンネル電流に
よってデータを書き込む場合では、データラッチをセン
スアンプとしても用いることができても、上述の図３
（ｈ）及び同図（ｉ）、図４（ｈ）及び同図（ｉ）に示
すように、データをメモリセル５に書き込む場合とメモ
リセル５からデータを読み出した場合とでノードＡ、Ｂ
の電圧（極性）が異なるため、データラッチをキャッシ
ュとして用いることができない。
ようなＦＮトンネル電流を用いたＮＯＲ型又あるいはＡ
ＮＤ型のフラッシュメモリにおいてＦＮトンネル電流に
よってデータを書き込む場合では、データラッチをセン
スアンプとしても用いることができても、上述の図３
（ｈ）及び同図（ｉ）、図４（ｈ）及び同図（ｉ）に示
すように、データをメモリセル５に書き込む場合とメモ
リセル５からデータを読み出した場合とでノードＡ、Ｂ
の電圧（極性）が異なるため、データラッチをキャッシ
ュとして用いることができない。
【００１５】このため、このようなフラッシュメモリに
おいて、ＤＲＡＭと同様なインターフェースを実現しよ
うとすると、書き込みバッファとして機能する書き込み
用データラッチと、読み出しバッファとして機能する読
み出し用センスアンプ若しくは読み出し用データラッチ
を別個に設ける必要があり、構成の簡略化が困難とな
る。
おいて、ＤＲＡＭと同様なインターフェースを実現しよ
うとすると、書き込みバッファとして機能する書き込み
用データラッチと、読み出しバッファとして機能する読
み出し用センスアンプ若しくは読み出し用データラッチ
を別個に設ける必要があり、構成の簡略化が困難とな
る。
【００１６】本発明は、上述のような問題点に鑑みてな
されたものであり、データラッチをキャッシュとしても
用いることができ、構成を簡略化することができる半導
体記憶装置及びその制御方法を提供することを目的とす
る。
されたものであり、データラッチをキャッシュとしても
用いることができ、構成を簡略化することができる半導
体記憶装置及びその制御方法を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、ＦＮトンネル電流を用いて書き込みを行なうメ
モリセルと、外部から供給されたデータあるいはメモリ
セルから読み出したデータを保持するデータラッチと、
データラッチに格納されているデータが外部から供給さ
れたものであるかメモリセルから読み出されたものであ
るかを検出する検出手段と、検出手段の検出結果に基づ
いて、データラッチに保持されているデータが、外部か
ら供給されたデータであるときはデータラッチのデータ
を出力する際に反転させて出力し、メモリセルから読み
出されたデータであるときはデータラッチのデータを出
力する際に反転させずに出力する出力反転手段とを備え
ている。
装置は、ＦＮトンネル電流を用いて書き込みを行なうメ
モリセルと、外部から供給されたデータあるいはメモリ
セルから読み出したデータを保持するデータラッチと、
データラッチに格納されているデータが外部から供給さ
れたものであるかメモリセルから読み出されたものであ
るかを検出する検出手段と、検出手段の検出結果に基づ
いて、データラッチに保持されているデータが、外部か
ら供給されたデータであるときはデータラッチのデータ
を出力する際に反転させて出力し、メモリセルから読み
出されたデータであるときはデータラッチのデータを出
力する際に反転させずに出力する出力反転手段とを備え
ている。
【００１８】本発明に係る半導体記憶装置の制御方法
は、ＦＮトンネル電流を用いて書き込みを行なうメモリ
セルと、外部から供給されたデータあるいはメモリセル
から読み出したデータを保持するデータラッチとを備え
る半導体記憶装置の制御方法であって、データラッチに
格納されているデータが外部から供給されたものである
かメモリセルから読み出されたものであるかを検出し、
検出結果に基づいて、データラッチに保持されているデ
ータが、外部から供給されたデータであるときはデータ
ラッチのデータを出力する際に反転させて出力し、メモ
リセルから読み出されたデータであるときはデータラッ
チのデータを出力する際に反転させずに出力する。
は、ＦＮトンネル電流を用いて書き込みを行なうメモリ
セルと、外部から供給されたデータあるいはメモリセル
から読み出したデータを保持するデータラッチとを備え
る半導体記憶装置の制御方法であって、データラッチに
格納されているデータが外部から供給されたものである
かメモリセルから読み出されたものであるかを検出し、
検出結果に基づいて、データラッチに保持されているデ
ータが、外部から供給されたデータであるときはデータ
ラッチのデータを出力する際に反転させて出力し、メモ
リセルから読み出されたデータであるときはデータラッ
チのデータを出力する際に反転させずに出力する。
【００１９】
【発明の実施の形態】本発明の第１の実施形態に係るフ
ラッシュメモリは、図１に示すように、メモリセルがア
レイ状に配置されたＮＯＲ型のメモリセルアレイ１０１
と、メモリセルアレイ１０１中のＹ方向の位置（すなわ
ちワード線）の選択を行なうＹデコード系１０２と、メ
モリセルアレイ１０１中のＸ方向の位置（すなわちビッ
ト線）の選択を行なうＸデコード系１０３と、データ線
対１０４と外部の機器等との入出力を制御する入出力制
御部１０５と、Ｙデコード系１０２、Ｘデコード系１０
３、入出力制御部１０５等の動作制御を行なうための制
御信号の発生等を行なう制御部１０６とを備えている。
ラッシュメモリは、図１に示すように、メモリセルがア
レイ状に配置されたＮＯＲ型のメモリセルアレイ１０１
と、メモリセルアレイ１０１中のＹ方向の位置（すなわ
ちワード線）の選択を行なうＹデコード系１０２と、メ
モリセルアレイ１０１中のＸ方向の位置（すなわちビッ
ト線）の選択を行なうＸデコード系１０３と、データ線
対１０４と外部の機器等との入出力を制御する入出力制
御部１０５と、Ｙデコード系１０２、Ｘデコード系１０
３、入出力制御部１０５等の動作制御を行なうための制
御信号の発生等を行なう制御部１０６とを備えている。
【００２０】図５は、このような構成のフラッシュメモ
リのメモリセルアレイ１０１内の１つのビット線６に接
続されたメモリセル５群と、ビット線６に対するデータ
の入出力を行なうためのデータ線対１０４（データ線８
及び反転データ線９）、データラッチ、入出力制御部１
０５等の構成を示している。このフラッシュメモリは各
ビット線毎に図５と同様なメモリセル５群、データラッ
チ等を備えている。
リのメモリセルアレイ１０１内の１つのビット線６に接
続されたメモリセル５群と、ビット線６に対するデータ
の入出力を行なうためのデータ線対１０４（データ線８
及び反転データ線９）、データラッチ、入出力制御部１
０５等の構成を示している。このフラッシュメモリは各
ビット線毎に図５と同様なメモリセル５群、データラッ
チ等を備えている。
【００２１】メモリセル５群及びデータラッチは、図２
に示す従来のＮＯＲ型のフラッシュメモリの構成と同様
に構成されている。また、このフラッシュメモリでは、
ＦＮトンネル電流（Fowlor-Nordheim Tunneling curren
t ）を用いて書き込みを行なうようになっており、書き
込み用電圧を発生する昇圧回路を備えている。
に示す従来のＮＯＲ型のフラッシュメモリの構成と同様
に構成されている。また、このフラッシュメモリでは、
ＦＮトンネル電流（Fowlor-Nordheim Tunneling curren
t ）を用いて書き込みを行なうようになっており、書き
込み用電圧を発生する昇圧回路を備えている。
【００２２】各メモリセル５は、ゲートにワード線が接
続され、ソース又はドレインの一方にソース線、他方に
ビット線６が接続され、フローティングゲートを有する
トランジスタから構成されており、データラッチはトラ
ンジスタ１〜４で構成されている。また、メモリセル５
に接続されたビット線とデータラッチの間には、ゲート
信号として信号Ｔが供給され、ビット線６とデータラッ
チとの間のスイッチングを行なうトランスファーゲート
７が設けられている。データラッチに対してデータの入
出力を行なうデータ線８及び反転データ線９との間に
は、ゲート信号として各々信号Ｙが供給されるゲート１
０、１１が設けられている。
続され、ソース又はドレインの一方にソース線、他方に
ビット線６が接続され、フローティングゲートを有する
トランジスタから構成されており、データラッチはトラ
ンジスタ１〜４で構成されている。また、メモリセル５
に接続されたビット線とデータラッチの間には、ゲート
信号として信号Ｔが供給され、ビット線６とデータラッ
チとの間のスイッチングを行なうトランスファーゲート
７が設けられている。データラッチに対してデータの入
出力を行なうデータ線８及び反転データ線９との間に
は、ゲート信号として各々信号Ｙが供給されるゲート１
０、１１が設けられている。
【００２３】ビット線６には、トランスファーゲート７
のソース又はドレインの電位がゲート信号として供給さ
れるトランジスタ１２と、ゲート信号として信号ＷＲが
供給されるトランジスタ１３を介して書き込み電位Ｖｄ
を供給することができるようになっている。また、ビッ
ト線６には、ゲート信号として信号ＶＩＮＴが供給され
るトランジスタ１４を介して書き込み禁止電圧Ｖｉを供
給することができるようになっており、さらに、ゲート
信号として信号ＲＤが供給されるトランジスタ１５を介
して読み出し時のビット線電位ＶＲＤを供給することが
できるようになっている。
のソース又はドレインの電位がゲート信号として供給さ
れるトランジスタ１２と、ゲート信号として信号ＷＲが
供給されるトランジスタ１３を介して書き込み電位Ｖｄ
を供給することができるようになっている。また、ビッ
ト線６には、ゲート信号として信号ＶＩＮＴが供給され
るトランジスタ１４を介して書き込み禁止電圧Ｖｉを供
給することができるようになっており、さらに、ゲート
信号として信号ＲＤが供給されるトランジスタ１５を介
して読み出し時のビット線電位ＶＲＤを供給することが
できるようになっている。
【００２４】また、入出力制御部１０５は、データ入出
力端子２０を介してデータの入出力を制御するデータ入
出力バッファ２１と、データ入出力バッファ２１を介し
て入力されたデータをデータ線８及び反転データ線９に
供給するデータ線ドライバ２２と、データ線８及び反転
データ線９に読み出された信号を増幅するデータ線アン
プ２３と、データ入出力バッファ２１によって入出力が
制御されるデータの極性を切り替えるデータ極性切り替
え回路２４と、このデータ極性切り替え回路２４の動作
を制御するデータ極性制御回路２５とを備えている。
力端子２０を介してデータの入出力を制御するデータ入
出力バッファ２１と、データ入出力バッファ２１を介し
て入力されたデータをデータ線８及び反転データ線９に
供給するデータ線ドライバ２２と、データ線８及び反転
データ線９に読み出された信号を増幅するデータ線アン
プ２３と、データ入出力バッファ２１によって入出力が
制御されるデータの極性を切り替えるデータ極性切り替
え回路２４と、このデータ極性切り替え回路２４の動作
を制御するデータ極性制御回路２５とを備えている。
【００２５】データ線ドライバ２２は、例えば図６に示
すように、外部の機器等からの書き込みデータを供給す
るタイミングを示す信号ＬＯＡＤを反転させ反転ＬＯＡ
Ｄを生成するＣＭＯＳインバータ３１と、データ入出力
端子２０を介して入力された書き込みデータＷＤを反転
させるＣＭＯＳインバータ３０と、信号ＬＯＡＤに基づ
いてＣＭＯＳインバータ３０の出力（反転ＷＤ）をデー
タ線８に供給するスイッチＳＷ１と、信号ＬＯＡＤに基
づいて書き込みデータＷＤを反転データ線９に供給する
スイッチＳＷ２とを備えている。
すように、外部の機器等からの書き込みデータを供給す
るタイミングを示す信号ＬＯＡＤを反転させ反転ＬＯＡ
Ｄを生成するＣＭＯＳインバータ３１と、データ入出力
端子２０を介して入力された書き込みデータＷＤを反転
させるＣＭＯＳインバータ３０と、信号ＬＯＡＤに基づ
いてＣＭＯＳインバータ３０の出力（反転ＷＤ）をデー
タ線８に供給するスイッチＳＷ１と、信号ＬＯＡＤに基
づいて書き込みデータＷＤを反転データ線９に供給する
スイッチＳＷ２とを備えている。
【００２６】スイッチＳＷ１は、ゲートに反転ＬＯＡＤ
が供給されるＰチャネルＭＯＳトランジスタ２６と、ゲ
ートにＬＯＡＤが供給されるＮチャネルＭＯＳトランジ
スタ２８とから構成されており、スイッチＳＷ２は、ゲ
ートに反転ＬＯＡＤが供給されるＰチャネルＭＯＳトラ
ンジスタ２７と、ゲートにＬＯＡＤが供給されるＮチャ
ネルＭＯＳトランジスタ２９とから構成されている。各
トランジスタ２６〜２９は、信号ＬＯＡＤが“Ｈ”であ
るときにＯＮとなり、反転データ線９、データ線８に各
々書き込みデータＷＤ、反転ＷＤを供給する。
が供給されるＰチャネルＭＯＳトランジスタ２６と、ゲ
ートにＬＯＡＤが供給されるＮチャネルＭＯＳトランジ
スタ２８とから構成されており、スイッチＳＷ２は、ゲ
ートに反転ＬＯＡＤが供給されるＰチャネルＭＯＳトラ
ンジスタ２７と、ゲートにＬＯＡＤが供給されるＮチャ
ネルＭＯＳトランジスタ２９とから構成されている。各
トランジスタ２６〜２９は、信号ＬＯＡＤが“Ｈ”であ
るときにＯＮとなり、反転データ線９、データ線８に各
々書き込みデータＷＤ、反転ＷＤを供給する。
【００２７】データ線アンプ２３は、例えば図７に示す
ように、ＰチャネルＭＯＳトランジスタ３２、３３と、
ＮチャネルＭＯＳトランジスタ３４、３５とから構成さ
れる差動アンプと、非活性時（データ線アンプ活性化信
号ＥＡが“Ｌ”であるとき）に差動アンプの電流パスを
遮断するトランジスタ３６と、非活性時（データ線アン
プ活性化信号ＥＡが“Ｈ”であるとき）に出力信号ＲＤ
Ｂを“Ｈ”（電源レベル）とし、次段のゲートでの貫通
電流の発生を防止するためのＣＭＯＳ−ＮＡＮＤゲート
３７とを備えている。
ように、ＰチャネルＭＯＳトランジスタ３２、３３と、
ＮチャネルＭＯＳトランジスタ３４、３５とから構成さ
れる差動アンプと、非活性時（データ線アンプ活性化信
号ＥＡが“Ｌ”であるとき）に差動アンプの電流パスを
遮断するトランジスタ３６と、非活性時（データ線アン
プ活性化信号ＥＡが“Ｈ”であるとき）に出力信号ＲＤ
Ｂを“Ｈ”（電源レベル）とし、次段のゲートでの貫通
電流の発生を防止するためのＣＭＯＳ−ＮＡＮＤゲート
３７とを備えている。
【００２８】トランジスタ３４のゲートは反転データ線
に接続されており、ソース又はドレインはトランジスタ
３２、３３のゲート及びトランジスタ３２のドレイン又
はソースに接続されている。また、トランジスタ３５の
ゲートはデータ線に接続されており、ソース又はドレイ
ンはトランジスタ３２のドレイン又はソースに接続され
ている。これらのトランジスタ３４、３５のドレイン又
はソースはトランジスタ３６を介して接地ノードに接続
し得るようになっている。また、トランジスタ３２、３
３のソース又はドレインは電源ノードに接続されてい
る。
に接続されており、ソース又はドレインはトランジスタ
３２、３３のゲート及びトランジスタ３２のドレイン又
はソースに接続されている。また、トランジスタ３５の
ゲートはデータ線に接続されており、ソース又はドレイ
ンはトランジスタ３２のドレイン又はソースに接続され
ている。これらのトランジスタ３４、３５のドレイン又
はソースはトランジスタ３６を介して接地ノードに接続
し得るようになっている。また、トランジスタ３２、３
３のソース又はドレインは電源ノードに接続されてい
る。
【００２９】なお、データ線アンプ活性化信号ＥＡは、
外部の装置等からの読み出し指示等に応じて制御部１０
６が発生する。
外部の装置等からの読み出し指示等に応じて制御部１０
６が発生する。
【００３０】データ極性切替え回路２４は、例えば図８
に示すように、データ極性制御回路２５からの信号ＤＳ
を反転させて反転ＤＳを生成するＣＭＯＳインバータ４
３と、データ線アンプ２３の出力ＲＤＢを反転させるＣ
ＭＯＳインバータ４２と、信号ＤＳに基づいてデータ線
アンプ２３の出力ＲＤＢ又はインバータ４２の出力（反
転ＲＤＢ）を選択し、ＤＯＵＴとしてデータ入出力バッ
ファ２１に供給するスイッチＳＷ３、ＳＷ４とを備えて
いる。
に示すように、データ極性制御回路２５からの信号ＤＳ
を反転させて反転ＤＳを生成するＣＭＯＳインバータ４
３と、データ線アンプ２３の出力ＲＤＢを反転させるＣ
ＭＯＳインバータ４２と、信号ＤＳに基づいてデータ線
アンプ２３の出力ＲＤＢ又はインバータ４２の出力（反
転ＲＤＢ）を選択し、ＤＯＵＴとしてデータ入出力バッ
ファ２１に供給するスイッチＳＷ３、ＳＷ４とを備えて
いる。
【００３１】スイッチＳＷ３は、ゲートにＤＳが供給さ
れるＰチャネルＭＯＳトランジスタ３８と、ゲートに反
転が供給されるＮチャネルＭＯＳトランジスタ４０とか
ら構成されており、スイッチＳＷ２は、ゲートに反転Ｄ
Ｓが供給されるＰチャネルＭＯＳトランジスタ３９と、
ゲートにＤＳが供給されるＮチャネルＭＯＳトランジス
タ４１とから構成されている。ＤＳが“Ｌ”であるとき
には、トランジスタ３８、トランジスタ４０がオン、ト
ランジスタ３９、４１がオフとなってＲＤＢが出力さ
れ、トランジスタ３８、トランジスタ４０がオフ、トラ
ンジスタ３９、４１がオンとなって反転ＲＤＢが出力さ
れる。
れるＰチャネルＭＯＳトランジスタ３８と、ゲートに反
転が供給されるＮチャネルＭＯＳトランジスタ４０とか
ら構成されており、スイッチＳＷ２は、ゲートに反転Ｄ
Ｓが供給されるＰチャネルＭＯＳトランジスタ３９と、
ゲートにＤＳが供給されるＮチャネルＭＯＳトランジス
タ４１とから構成されている。ＤＳが“Ｌ”であるとき
には、トランジスタ３８、トランジスタ４０がオン、ト
ランジスタ３９、４１がオフとなってＲＤＢが出力さ
れ、トランジスタ３８、トランジスタ４０がオフ、トラ
ンジスタ３９、４１がオンとなって反転ＲＤＢが出力さ
れる。
【００３２】データ極性制御回路２５は、例えば図９に
示すように、リセット信号ＲＳＴとＲＤ信号が供給さ
れ、これらの論理和を出力するＣＭＯＳ−ＯＲゲート４
４と、このＣＭＯＳ−ＯＲゲート４４の出力とＬＯＡＤ
信号が供給され、上述の切り替え信号ＤＳを出力するフ
リップフロップとを備えている。
示すように、リセット信号ＲＳＴとＲＤ信号が供給さ
れ、これらの論理和を出力するＣＭＯＳ−ＯＲゲート４
４と、このＣＭＯＳ−ＯＲゲート４４の出力とＬＯＡＤ
信号が供給され、上述の切り替え信号ＤＳを出力するフ
リップフロップとを備えている。
【００３３】信号ＲＳＴは電源投入時、リセット時等に
各部を初期化するために短時間“Ｈ”とされるリセット
信号であり、信号ＲＤは上述のメモリセル１からデータ
ラッチにデータを読み出す際に、メモリセル１から供給
されるメモリセル読み出し信号であり、信号ＬＯＡＤは
外部からの書き込みデータをデータラッチに入力する際
のデータ入力信号である。
各部を初期化するために短時間“Ｈ”とされるリセット
信号であり、信号ＲＤは上述のメモリセル１からデータ
ラッチにデータを読み出す際に、メモリセル１から供給
されるメモリセル読み出し信号であり、信号ＬＯＡＤは
外部からの書き込みデータをデータラッチに入力する際
のデータ入力信号である。
【００３４】フリップフロップは、２つのＣＭＯＳ−Ｎ
ＯＲゲート４５、４６を備えており、各々のゲート４
５、４６の出力は他方の入力に供給されている。また、
ＣＭＯＳ−ＮＯＲゲート４５の他の入力にはＣＭＯＳ−
ＯＲゲート４４の出力が供給されており、ＣＭＯＳ−Ｎ
ＯＲゲート４６の他の入力には信号ＬＯＡＤが供給され
ている。ＣＭＯＳ−ＮＯＲゲート４５の出力は切り替え
信号ＤＳとしてデータ極性切替え回路２４に供給されて
いる。
ＯＲゲート４５、４６を備えており、各々のゲート４
５、４６の出力は他方の入力に供給されている。また、
ＣＭＯＳ−ＮＯＲゲート４５の他の入力にはＣＭＯＳ−
ＯＲゲート４４の出力が供給されており、ＣＭＯＳ−Ｎ
ＯＲゲート４６の他の入力には信号ＬＯＡＤが供給され
ている。ＣＭＯＳ−ＮＯＲゲート４５の出力は切り替え
信号ＤＳとしてデータ極性切替え回路２４に供給されて
いる。
【００３５】このフリップフロップは、信号ＬＯＡＤが
“Ｈ”のときにセットされて信号ＤＳが“Ｈ”となり、
ＣＭＯＳ−ＯＲゲート４４の出力信号が“Ｈ”のとき、
すなわちＲＳＴ、ＬＯＡＤのいずれかが“Ｈ”であると
きにリセットされて信号ＤＳが“Ｌ”となる。
“Ｈ”のときにセットされて信号ＤＳが“Ｈ”となり、
ＣＭＯＳ−ＯＲゲート４４の出力信号が“Ｈ”のとき、
すなわちＲＳＴ、ＬＯＡＤのいずれかが“Ｈ”であると
きにリセットされて信号ＤＳが“Ｌ”となる。
【００３６】図１０は、このように構成されたフラッシ
ュメモリの電源投入から書き込み／読み出しまでの一連
の動作の際の各信号を示す波形図である。以下、同図に
したがって一連の動作を説明する。
ュメモリの電源投入から書き込み／読み出しまでの一連
の動作の際の各信号を示す波形図である。以下、同図に
したがって一連の動作を説明する。
【００３７】１．電源投入 電源が投入されると、図１０（ｂ）に示すように、外部
の機器等からの信号ＲＳＴが短時間“Ｈ”とされる。こ
れにより、上述の図９中のフリップフロップがリセット
され、図１０（ｇ）に示すように、切り替え信号ＤＳが
“Ｌ”となる。ＤＳが“Ｌ”となると、データ極性切替
え回路２４は、データ線アンプ２３の出力ＲＤＢをその
まま出力する。このとき、データ入出力バッファ２１
は、読み出しが指示されていないため、データ極性切替
え回路２４の出力を外部には出力しない。
の機器等からの信号ＲＳＴが短時間“Ｈ”とされる。こ
れにより、上述の図９中のフリップフロップがリセット
され、図１０（ｇ）に示すように、切り替え信号ＤＳが
“Ｌ”となる。ＤＳが“Ｌ”となると、データ極性切替
え回路２４は、データ線アンプ２３の出力ＲＤＢをその
まま出力する。このとき、データ入出力バッファ２１
は、読み出しが指示されていないため、データ極性切替
え回路２４の出力を外部には出力しない。
【００３８】２．データラッチに対するデータ入力 当該フラッシュメモリを使用する外部の機器等は、デー
タの書き込みを行なう際に、まず、書き込みデータをデ
ータラッチに入力する。この場合、外部の機器等は、書
き込みアドレス、書き込みデータを制御部１０６、入出
力制御部１０５に供給すると共に、ＬＯＡＤ信号を
“Ｈ”とする。なお、このＬＯＡＤ信号は、外部の機器
等から書き込みの指示を示す信号、例えば書き込み信号
（ＷＲＩＴＥ）等が供給されている場合には、これに基
づいて制御部１０６が発生するようにしてもよい。
タの書き込みを行なう際に、まず、書き込みデータをデ
ータラッチに入力する。この場合、外部の機器等は、書
き込みアドレス、書き込みデータを制御部１０６、入出
力制御部１０５に供給すると共に、ＬＯＡＤ信号を
“Ｈ”とする。なお、このＬＯＡＤ信号は、外部の機器
等から書き込みの指示を示す信号、例えば書き込み信号
（ＷＲＩＴＥ）等が供給されている場合には、これに基
づいて制御部１０６が発生するようにしてもよい。
【００３９】また、データを書き込むアドレスの指定
は、上述のように外部の機器から入力してもいいが、他
に、例えば制御部１０６内部に設けられたアドレスカウ
ンタ等に従ってアドレスを指定する方法、所定ブロック
毎にアドレスを供給する方法、あるいは、これらを適宜
切り替えて使用する方法等を用いてもよい。
は、上述のように外部の機器から入力してもいいが、他
に、例えば制御部１０６内部に設けられたアドレスカウ
ンタ等に従ってアドレスを指定する方法、所定ブロック
毎にアドレスを供給する方法、あるいは、これらを適宜
切り替えて使用する方法等を用いてもよい。
【００４０】ＬＯＡＤ信号が“Ｈ”となると、データ極
性制御回路２５のフリップフロップはセットされ、図１
０（ｇ）に示すように、信号ＤＳが“Ｈ”となる。ま
た、信号ＬＯＡＤが“Ｈ”となると、データ入出力バッ
ファ２１は、データ入出力端子２０を介して入力された
データをＷＤとしてデータ線ドライバ２２に供給する。
データ線ドライバ２２の各トランジスタ２６〜２９は、
ＬＯＡＤが“Ｈ”であるときにはＯＮとなっているた
め、ＷＤを反転データ線９に供給すると共に、反転ＷＤ
を生成してデータ線８に供給する。このような処理を行
なうのは、上述の図３に示すように“０”を書き込む場
合には、ノードＡを“Ｈ”とし、ノードＢを“Ｌ”とす
る必要があるためである。
性制御回路２５のフリップフロップはセットされ、図１
０（ｇ）に示すように、信号ＤＳが“Ｈ”となる。ま
た、信号ＬＯＡＤが“Ｈ”となると、データ入出力バッ
ファ２１は、データ入出力端子２０を介して入力された
データをＷＤとしてデータ線ドライバ２２に供給する。
データ線ドライバ２２の各トランジスタ２６〜２９は、
ＬＯＡＤが“Ｈ”であるときにはＯＮとなっているた
め、ＷＤを反転データ線９に供給すると共に、反転ＷＤ
を生成してデータ線８に供給する。このような処理を行
なうのは、上述の図３に示すように“０”を書き込む場
合には、ノードＡを“Ｈ”とし、ノードＢを“Ｌ”とす
る必要があるためである。
【００４１】制御部１０６は、ＬＯＡＤに対して所定の
タイミングで図１中のゲート１０、１１に供給する信号
Ｙを“Ｈ”とする。これにより、データ線８、反転デー
タ線９のデータが書き込みデータとしてデータラッチに
格納される。
タイミングで図１中のゲート１０、１１に供給する信号
Ｙを“Ｈ”とする。これにより、データ線８、反転デー
タ線９のデータが書き込みデータとしてデータラッチに
格納される。
【００４２】３．データラッチに格納されたデータの読
み出し データラッチに格納したデータを外部に読み出す際に
は、上述の制御部１０６は、外部の機器等からのラッチ
データの読み出し指示に基づいて、データ線アンプ活性
化信号ＥＡを“Ｈ”とし、所定のタイミングで信号Ｙを
“Ｈ”とする。これにより、データラッチ内に保持され
ているデータに応じたノードＡ、ノードＢの電位がそれ
ぞれデータ線８、反転データ線９に読み出される。外部
からデータラッチに供給されたデータが“０”であった
場合、データラッチのノードＡは“Ｈ”、ノードＢは
“Ｌ”となっており、データ線８、反転データ線９の電
圧は“Ｈ”、“Ｌ”となる。逆に、外部から供給された
データが“１”であった場合、データラッチのノードＡ
は“Ｌ”、ノードＢは“Ｈ”となっており、データ線
８、反転データ線９の電圧は“Ｌ”、“Ｈ”となる。
み出し データラッチに格納したデータを外部に読み出す際に
は、上述の制御部１０６は、外部の機器等からのラッチ
データの読み出し指示に基づいて、データ線アンプ活性
化信号ＥＡを“Ｈ”とし、所定のタイミングで信号Ｙを
“Ｈ”とする。これにより、データラッチ内に保持され
ているデータに応じたノードＡ、ノードＢの電位がそれ
ぞれデータ線８、反転データ線９に読み出される。外部
からデータラッチに供給されたデータが“０”であった
場合、データラッチのノードＡは“Ｈ”、ノードＢは
“Ｌ”となっており、データ線８、反転データ線９の電
圧は“Ｈ”、“Ｌ”となる。逆に、外部から供給された
データが“１”であった場合、データラッチのノードＡ
は“Ｌ”、ノードＢは“Ｈ”となっており、データ線
８、反転データ線９の電圧は“Ｌ”、“Ｈ”となる。
【００４３】これらのデータ線８及び反転データ線９の
電位差はデータ線アンプ２３によってＶｃｃ／Ｖｓｓレ
ベルにまで増幅され、信号ＲＤＢとしてデータ極性切替
え回路２４に供給される。データが“０”である場合、
信号ＲＤＢは“Ｈ”であり、データが“１”である場
合、信号ＲＤＢは“Ｌ”である。
電位差はデータ線アンプ２３によってＶｃｃ／Ｖｓｓレ
ベルにまで増幅され、信号ＲＤＢとしてデータ極性切替
え回路２４に供給される。データが“０”である場合、
信号ＲＤＢは“Ｈ”であり、データが“１”である場
合、信号ＲＤＢは“Ｌ”である。
【００４４】データラッチに格納したデータを外部に読
み出す場合では、データをデータラッチに格納する際に
信号ＬＯＡＤが“Ｈ”となったときに、データ極性制御
回路２５のフリップフロップがセットされて、信号ＤＳ
が“Ｈ”とされている。このため、データ極性切替え回
路２４は、データ線アンプ２３からの信号ＲＤＢの反転
信号である反転ＲＤＢをＤＯＵＴとしてデータ入出力バ
ッファ２１に供給する。データ入出力バッファ２１は、
上述の制御部１０６からの制御等に基づいてデータ極性
切替え回路２４からの反転ＲＤＢをデータ入出力端子２
０を介して外部の機器等に出力する。
み出す場合では、データをデータラッチに格納する際に
信号ＬＯＡＤが“Ｈ”となったときに、データ極性制御
回路２５のフリップフロップがセットされて、信号ＤＳ
が“Ｈ”とされている。このため、データ極性切替え回
路２４は、データ線アンプ２３からの信号ＲＤＢの反転
信号である反転ＲＤＢをＤＯＵＴとしてデータ入出力バ
ッファ２１に供給する。データ入出力バッファ２１は、
上述の制御部１０６からの制御等に基づいてデータ極性
切替え回路２４からの反転ＲＤＢをデータ入出力端子２
０を介して外部の機器等に出力する。
【００４５】従って、外部からデータラッチに供給され
たデータが“０”であった場合、“Ｈ”である信号ＲＤ
Ｂが反転されて“Ｌ”が出力され、外部からデータラッ
チに供給されたデータが“１”であった場合、“Ｌ”で
ある信号ＲＤＢが反転されて“Ｈ”が出力される。
たデータが“０”であった場合、“Ｈ”である信号ＲＤ
Ｂが反転されて“Ｌ”が出力され、外部からデータラッ
チに供給されたデータが“１”であった場合、“Ｌ”で
ある信号ＲＤＢが反転されて“Ｈ”が出力される。
【００４６】４．データラッチに格納されたデータの書
き込み データラッチに格納されているデータをメモリセル５に
書き込む場合には、外部の機器はデータの書き込みを指
示する。書き込みが指示されると、制御部１０６は、ま
ず、図１０（ａ）に示すように、同図（ｅ）に示すよう
にＶＩＮＴを所定時間“Ｈ”としてビット線６電圧を初
期化した後、書き込み電圧ＷＲを“Ｈ”とする。これに
より、上述の図３と同様に、データバッファに保持され
ているデータに基づいてメモリセル５のしきい値が変化
する。メモリセル５は、初期状態で“１”となってお
り、このときの、しきい値電圧Ｖｔは、例えばＶ０＋δ
１となっている。このしきい値は、“０”を書き込む場
合には、例えばＶ０−δ２となり、“１”を書き込む場
合には初期値（Ｖ０＋δ１）のままである。
き込み データラッチに格納されているデータをメモリセル５に
書き込む場合には、外部の機器はデータの書き込みを指
示する。書き込みが指示されると、制御部１０６は、ま
ず、図１０（ａ）に示すように、同図（ｅ）に示すよう
にＶＩＮＴを所定時間“Ｈ”としてビット線６電圧を初
期化した後、書き込み電圧ＷＲを“Ｈ”とする。これに
より、上述の図３と同様に、データバッファに保持され
ているデータに基づいてメモリセル５のしきい値が変化
する。メモリセル５は、初期状態で“１”となってお
り、このときの、しきい値電圧Ｖｔは、例えばＶ０＋δ
１となっている。このしきい値は、“０”を書き込む場
合には、例えばＶ０−δ２となり、“１”を書き込む場
合には初期値（Ｖ０＋δ１）のままである。
【００４７】このような書き込みは、各セル毎に行なっ
てもよいが、制御部１０６からの制御にしたがって所定
のブロック、例えば同一のワード線に接続された全ての
メモリセルに対して行なってもよい。この場合、制御手
段１０６は、各データラッチに外部からのデータを順次
格納し、データの格納が終了した後、書き込みを行なう
ように制御を行なう。
てもよいが、制御部１０６からの制御にしたがって所定
のブロック、例えば同一のワード線に接続された全ての
メモリセルに対して行なってもよい。この場合、制御手
段１０６は、各データラッチに外部からのデータを順次
格納し、データの格納が終了した後、書き込みを行なう
ように制御を行なう。
【００４８】５．メモリアレイからデータラッチへの読
み出し メモリセルのデータを読み出す場合には、外部の機器等
は、制御部１０６等にメモリセルのデータの読み出しを
指示する。データの読み出しが指示されると、制御部１
０６は、図１０（ｆ）に示すように、メモリセルアレイ
１０１に対してデータの読み出しを指示する信号ＲＤを
“Ｈ”とする。
み出し メモリセルのデータを読み出す場合には、外部の機器等
は、制御部１０６等にメモリセルのデータの読み出しを
指示する。データの読み出しが指示されると、制御部１
０６は、図１０（ｆ）に示すように、メモリセルアレイ
１０１に対してデータの読み出しを指示する信号ＲＤを
“Ｈ”とする。
【００４９】これにより、上述の図４と同様に、メモリ
セル５に記憶されているデータがビット線６を介してデ
ータラッチに読み出される。例えばデータ“０”を読み
出した場合では、データラッチのノードＡは“Ｌ”、ノ
ードＢは“Ｈ”となり、“１”を読み出した場合では、
データラッチのノードＡは“Ｈ”、ノードＢは“Ｌ”と
なる。
セル５に記憶されているデータがビット線６を介してデ
ータラッチに読み出される。例えばデータ“０”を読み
出した場合では、データラッチのノードＡは“Ｌ”、ノ
ードＢは“Ｈ”となり、“１”を読み出した場合では、
データラッチのノードＡは“Ｈ”、ノードＢは“Ｌ”と
なる。
【００５０】また、信号ＲＤが“Ｈ”となると、データ
極性制御回路２５のフリップフロップがリセットされ
て、図１０（ｇ）に示すように、切り替え信号ＤＳが
“Ｌ”となる。信号ＤＳが“Ｌ”となると、この後、デ
ータ極性切替え回路２４はデータ線アンプ２３からの信
号ＲＤＢを反転させずにデータ入出力バッファ２１に供
給し得る状態となる。
極性制御回路２５のフリップフロップがリセットされ
て、図１０（ｇ）に示すように、切り替え信号ＤＳが
“Ｌ”となる。信号ＤＳが“Ｌ”となると、この後、デ
ータ極性切替え回路２４はデータ線アンプ２３からの信
号ＲＤＢを反転させずにデータ入出力バッファ２１に供
給し得る状態となる。
【００５１】６．データラッチのデータを外部に出力 データラッチに読み出したデータを外部の機器に出力す
る際には、制御部１０６は、外部の機器等からのラッチ
データの読み出し指示に基づいて、データ線アンプ活性
化信号ＥＡを“Ｈ”とし、所定のタイミングで信号Ｙを
“Ｈ”とする。これにより、データラッチ内に保持され
ているデータに応じたノードＡ及びノードＢの電位がデ
ータ線８及び反転データ線９に読み出される。これらの
データ線８及び反転データ線９の電位差はデータ線アン
プ２３によってＶｃｃ／Ｖｓｓレベルにまで増幅され、
信号ＲＤＢとしてデータ極性切替え回路２４に供給され
る。これにより、メモリセルから“０”を読み出した場
合では、ノードＡ、Ｂの電圧“Ｌ”、“Ｈ”が、データ
線８、反転データ線９に供給され、データ線アンプ２３
の出力信号ＲＤＢが“Ｌ”となり、メモリセルから
“１”を読み出した場合では、データ線アンプ２３の出
力信号ＲＤＢが“Ｈ”となる。
る際には、制御部１０６は、外部の機器等からのラッチ
データの読み出し指示に基づいて、データ線アンプ活性
化信号ＥＡを“Ｈ”とし、所定のタイミングで信号Ｙを
“Ｈ”とする。これにより、データラッチ内に保持され
ているデータに応じたノードＡ及びノードＢの電位がデ
ータ線８及び反転データ線９に読み出される。これらの
データ線８及び反転データ線９の電位差はデータ線アン
プ２３によってＶｃｃ／Ｖｓｓレベルにまで増幅され、
信号ＲＤＢとしてデータ極性切替え回路２４に供給され
る。これにより、メモリセルから“０”を読み出した場
合では、ノードＡ、Ｂの電圧“Ｌ”、“Ｈ”が、データ
線８、反転データ線９に供給され、データ線アンプ２３
の出力信号ＲＤＢが“Ｌ”となり、メモリセルから
“１”を読み出した場合では、データ線アンプ２３の出
力信号ＲＤＢが“Ｈ”となる。
【００５２】信号ＤＳは、上述のように、信号ＲＤが
“Ｈ”となったときに“Ｌ”となっており、データ極性
切替え回路２４はデータ線アンプ２３からの信号ＲＤＢ
を反転させずにＤＯＵＴとしてデータ入出力バッファ２
１に供給する。データ入出力バッファ２１は、制御部１
０６等からのデータ線アンプ活性化信号ＥＡに基づいて
データを出力する。従って、“０”を読み出した場合で
は、“Ｌ”である信号ＲＤＢがそのまま出力され、
“１”を読み出した場合では、“Ｈ”である信号ＲＤＢ
がそのまま出力される。従って、上述のように外部から
供給したデータを読み出す場合の極性と一致している。
“Ｈ”となったときに“Ｌ”となっており、データ極性
切替え回路２４はデータ線アンプ２３からの信号ＲＤＢ
を反転させずにＤＯＵＴとしてデータ入出力バッファ２
１に供給する。データ入出力バッファ２１は、制御部１
０６等からのデータ線アンプ活性化信号ＥＡに基づいて
データを出力する。従って、“０”を読み出した場合で
は、“Ｌ”である信号ＲＤＢがそのまま出力され、
“１”を読み出した場合では、“Ｈ”である信号ＲＤＢ
がそのまま出力される。従って、上述のように外部から
供給したデータを読み出す場合の極性と一致している。
【００５３】なお、書き込み／読み出しのサイクルは、
上述の図１０に示す順番でなくとも、２５のフリップフ
ロップが信号ＬＯＡＤによってセットされ、信号ＲＤに
よってリセットされるため、データラッチに外部から供
給されたデータが保持されているときは、データ極性制
御回路２５からの信号ＤＳが“Ｈ”となってデータ極性
切替え回路２４がデータを反転させて出力し、データラ
ッチにメモリセル５から読み出されたデータが保持され
ているときは、データ極性制御回路２５からの信号ＤＳ
が“Ｌ”となってデータ極性切替え回路２４がデータを
反転させずに出力する。
上述の図１０に示す順番でなくとも、２５のフリップフ
ロップが信号ＬＯＡＤによってセットされ、信号ＲＤに
よってリセットされるため、データラッチに外部から供
給されたデータが保持されているときは、データ極性制
御回路２５からの信号ＤＳが“Ｈ”となってデータ極性
切替え回路２４がデータを反転させて出力し、データラ
ッチにメモリセル５から読み出されたデータが保持され
ているときは、データ極性制御回路２５からの信号ＤＳ
が“Ｌ”となってデータ極性切替え回路２４がデータを
反転させずに出力する。
【００５４】このフレームメモリでは、上述のように、
データ極性制御回路２５が、データラッチに格納されて
いるデータが外部から供給されたデータかメモリセル１
から読み出したデータであるかを判定し、外部から供給
されたデータであれば当該データを出力する際に反転さ
せるため、データラッチに格納したデータを読み出した
場合と、メモリセル１からデータを読み出した場合とで
出力されるデータの極性を一致させることができる。
データ極性制御回路２５が、データラッチに格納されて
いるデータが外部から供給されたデータかメモリセル１
から読み出したデータであるかを判定し、外部から供給
されたデータであれば当該データを出力する際に反転さ
せるため、データラッチに格納したデータを読み出した
場合と、メモリセル１からデータを読み出した場合とで
出力されるデータの極性を一致させることができる。
【００５５】このため、このフレームメモリでは、デー
タラッチをセンスアンプとして使用することができ、ま
た、このデータラッチを読み出し／書き込み用のバッフ
ァとしても用いることができる。従って、データ線対あ
るいはデータラッチを読み出し、書き込み用に別個に設
ける場合に比較して回路を簡略化することができる。
タラッチをセンスアンプとして使用することができ、ま
た、このデータラッチを読み出し／書き込み用のバッフ
ァとしても用いることができる。従って、データ線対あ
るいはデータラッチを読み出し、書き込み用に別個に設
ける場合に比較して回路を簡略化することができる。
【００５６】上述の実施形態では、図５に示すように、
データを１ビットずつ入出力するフラッシュメモリにつ
いて説明したが、複数ビットの入出力を行なうフラッシ
ュメモリについても同様に本発明を適用することができ
る。
データを１ビットずつ入出力するフラッシュメモリにつ
いて説明したが、複数ビットの入出力を行なうフラッシ
ュメモリについても同様に本発明を適用することができ
る。
【００５７】この場合は、同時に入出力するビット数分
のデータラッチが設けられるが、各ビットの動作が同一
であれば、図１１に示すように、データ入出力バッファ
２１〜データ極性切替え回路２４は各ビット毎に設け、
全体で１つのデータ極性制御回路２５を設け、各データ
極性切替え回路２４にデータ極性制御回路２５の出力信
号ＤＳを供給するように構成すれば足りる。複数のメモ
リセルアレイを有するが複数のメモリセルアレイが同じ
動作（書き込み／読み出し等）をする場合には、この場
合と同様に、全体で１つのデータ極性制御回路２５を設
けるだけで足りる。
のデータラッチが設けられるが、各ビットの動作が同一
であれば、図１１に示すように、データ入出力バッファ
２１〜データ極性切替え回路２４は各ビット毎に設け、
全体で１つのデータ極性制御回路２５を設け、各データ
極性切替え回路２４にデータ極性制御回路２５の出力信
号ＤＳを供給するように構成すれば足りる。複数のメモ
リセルアレイを有するが複数のメモリセルアレイが同じ
動作（書き込み／読み出し等）をする場合には、この場
合と同様に、全体で１つのデータ極性制御回路２５を設
けるだけで足りる。
【００５８】あるいは、複数のメモリセルアレイを有
し、各々のメモリセルアレイに対して独立に書き込み／
読み出し等を行なうことができる場合には、独立に動作
可能なメモリセルアレイ毎に、データラッチの状態を検
出するデータ極性制御回路２５を設ける必要がある。
し、各々のメモリセルアレイに対して独立に書き込み／
読み出し等を行なうことができる場合には、独立に動作
可能なメモリセルアレイ毎に、データラッチの状態を検
出するデータ極性制御回路２５を設ける必要がある。
【００５９】なお、上述の実施形態では、データ極性制
御回路２５が、外部からデータラッチにデータが供給さ
れたことを検出するために信号ＬＯＡＤを用いている
が、外部からデータラッチにデータが供給されたことを
検出することができれば、例えば外部の機器からの書き
込み信号ＷＲＩＴＥ等を用いてもよい。同様に、上述の
説明では、データ極性制御回路２５が、メモリセル１か
らデータラッチにデータが読み出されたことを検出する
ために信号ＲＤを用いているが、メモリセル１からの読
み出しを検出することができれば、データラッチ内のノ
ードＡ、Ｂの電圧を一致させるためのイコライジング信
号（ＥＱ）等を用いてもよい。
御回路２５が、外部からデータラッチにデータが供給さ
れたことを検出するために信号ＬＯＡＤを用いている
が、外部からデータラッチにデータが供給されたことを
検出することができれば、例えば外部の機器からの書き
込み信号ＷＲＩＴＥ等を用いてもよい。同様に、上述の
説明では、データ極性制御回路２５が、メモリセル１か
らデータラッチにデータが読み出されたことを検出する
ために信号ＲＤを用いているが、メモリセル１からの読
み出しを検出することができれば、データラッチ内のノ
ードＡ、Ｂの電圧を一致させるためのイコライジング信
号（ＥＱ）等を用いてもよい。
【００６０】また、データ線ドライバ２２、データ線ア
ンプ２３の構成も上述の実施形態に限定されるものでは
ない。また、上述の実施形態では、ＮＯＲ型のメモリセ
ルについて説明したが、ＡＮＤ型のメモリセルについて
も本発明を適用することができる。その他、本発明の技
術的思想の範囲内で適宜変更を加えることができる。
ンプ２３の構成も上述の実施形態に限定されるものでは
ない。また、上述の実施形態では、ＮＯＲ型のメモリセ
ルについて説明したが、ＡＮＤ型のメモリセルについて
も本発明を適用することができる。その他、本発明の技
術的思想の範囲内で適宜変更を加えることができる。
【００６１】
【発明の効果】本発明に係る半導体記憶装置は、データ
ラッチに格納されているデータが外部から供給されたも
のであるかメモリセルから読み出されたものであるかを
検出し、外部から供給されたデータであるときはデータ
ラッチのデータを出力する際に反転させて出力し、メモ
リセルから読み出されたデータであるときはデータラッ
チのデータを出力する際に反転させずに出力することに
より、外部からデータタッチに供給されたデータとメモ
リセルからデータラッチに読み出されたデータを読み出
す際の極性を一致させることができる。これにより、デ
ータラッチとセンスアンプとを共有することができ、ま
た、データラッチを書き込み／読み出し用のバッファと
しても用いることができる。従って、構成を簡略化する
ことができる。
ラッチに格納されているデータが外部から供給されたも
のであるかメモリセルから読み出されたものであるかを
検出し、外部から供給されたデータであるときはデータ
ラッチのデータを出力する際に反転させて出力し、メモ
リセルから読み出されたデータであるときはデータラッ
チのデータを出力する際に反転させずに出力することに
より、外部からデータタッチに供給されたデータとメモ
リセルからデータラッチに読み出されたデータを読み出
す際の極性を一致させることができる。これにより、デ
ータラッチとセンスアンプとを共有することができ、ま
た、データラッチを書き込み／読み出し用のバッファと
しても用いることができる。従って、構成を簡略化する
ことができる。
【図１】 本発明の第１の実施形態に係る半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 従来の半導体記憶装置の構成を示すブロック
図である。
図である。
【図３】 従来の半導体記憶装置における書き込み動作
を示す波形図である。
を示す波形図である。
【図４】 従来の半導体記憶装置における読み出し動作
を示す波形図である。
を示す波形図である。
【図５】 本発明の実施形態に係る半導体記憶装置の要
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図６】 本発明の実施形態に係る半導体記憶装置を構
成するデータ線ドライバの構成を示す回路図である。
成するデータ線ドライバの構成を示す回路図である。
【図７】 本発明の実施形態に係る半導体記憶装置を構
成するデータ線アンプの構成を示す回路図である。
成するデータ線アンプの構成を示す回路図である。
【図８】 本発明の実施形態に係る半導体記憶装置を構
成するデータ極性切り替え回路の構成を示す回路図であ
る。
成するデータ極性切り替え回路の構成を示す回路図であ
る。
【図９】 本発明の実施形態に係る半導体記憶装置を構
成するデータ極性制御回路の構成を示す回路図である。
成するデータ極性制御回路の構成を示す回路図である。
【図１０】 本発明の第１実施形態に係る半導体記憶装
置の一連の動作を示す波形図である。
置の一連の動作を示す波形図である。
【図１１】 本発明の他の実施形態に係る半導体記憶装
置の要部の構成を示すブロック図である。
置の要部の構成を示すブロック図である。
１〜４ トランジスタ（データラッチ）、５ メモリセ
ル、６ ビット線、２４ データ極性切り替え回路、２
５ データ極性制御回路
ル、６ ビット線、２４ データ極性切り替え回路、２
５ データ極性制御回路
Claims (8)
- 【請求項１】 ＦＮトンネル電流を用いて書き込みを行
なうメモリセルと、 外部から供給されたデータあるいはメモリセルから読み
出したデータを保持するデータラッチと、 データラッチに格納されているデータが外部から供給さ
れたものであるかメモリセルから読み出されたものであ
るかを検出する検出手段と、 該検出手段の検出結果に基づいて、データラッチに保持
されているデータが、外部から供給されたデータである
ときはデータラッチのデータを出力する際に反転させて
出力し、メモリセルから読み出されたデータであるとき
はデータラッチのデータを出力する際に反転させずに出
力する出力反転手段とを備えることを特徴とする半導体
記憶装置。 - 【請求項２】 前記データラッチに対する外部からのデ
ータの入力を制御するデータ入力制御手段と、 前記メモリセルからデータラッチに対するデータの読み
出しを制御するデータ読み出し制御手段とを有し、 前記検出手段は、前記データ入力制御手段により外部か
らのデータがデータラッチに入力された後、前記読み出
し制御手段によりメモリセルからのデータがデータラッ
チに読み出されるまではデータラッチに保持されている
データが外部から供給されたものであると判定し、前記
読み出し制御手段によりメモリセルからのデータがデー
タラッチに読み出された後、前記データ入力制御手段に
より外部からのデータがデータラッチに入力されるまで
はデータラッチに保持されているデータがメモリセルか
ら読み出されたデータであると判定することを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 当該半導体記憶装置の電源投入時に、前
記検出手段を初期化する初期化手段を備えることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項４】 第１の方向に沿って複数設けられたワー
ド線と、 第２の方向に沿って複数設けられたビット線と、 前記ワード線とビット線の交点に複数設けられた前記メ
モリセルと、 前記各ビット線毎に複数設けられた前記データラッチ
と、 外部から供給されるアドレスに応じてデータの書き込み
又は読み出しを行なうメモリセルが接続されたワード線
及びビット線を選択する選択手段と、 該選択手段により選択されたビット線に接続されたデー
タラッチに対してデータの入出力を行なうためのデータ
転送手段とを備え、 前記出力反転手段は、前記検出手段の検出結果に基づい
て、前記データ転送手段の出力の反転／非反転を制御す
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 ＦＮトンネル電流を用いて書き込みを行
なうメモリセルと、外部から供給されたデータあるいは
メモリセルから読み出したデータを保持するデータラッ
チとを備える半導体記憶装置の制御方法であって、 前記データラッチに格納されているデータが外部から供
給されたものであるか前記メモリセルから読み出された
ものであるかを検出し、 該検出結果に基づいて、前記データラッチに保持されて
いるデータが、外部から供給されたデータであるときは
データラッチのデータを出力する際に反転させて出力
し、前記メモリセルから読み出されたデータであるとき
はデータラッチのデータを出力する際に反転させずに出
力することを特徴とする制御方法。 - 【請求項６】 前記検出において、外部からのデータが
データラッチに入力された後、メモリセルからのデータ
がデータラッチに読み出されるまではデータラッチに保
持されているデータが外部から供給されたものであると
判定し、メモリセルからのデータがデータラッチに読み
出された後、外部からのデータがデータラッチに入力さ
れるまではデータラッチに保持されているデータがメモ
リセルから読み出されたデータであると判定することを
特徴とする請求項５記載の制御方法。 - 【請求項７】 当該半導体記憶装置の電源投入時に、前
記検出手段を初期化することを特徴とする請求項５記載
の制御方法。 - 【請求項８】 第１の方向に沿って複数設けられたワー
ド線と、第２の方向に沿って複数設けられたビット線
と、前記ワード線とビット線の交点に複数設けられた前
記メモリセルと、前記各ビット線毎に複数設けられた前
記データラッチとを有し、 外部から供給されるアドレスに応じてデータの書き込み
又は読み出しを行なうメモリセルが接続されたワード線
及びビット線を選択し、 前記検出結果に基づいて、選択されたビット線に接続さ
れたデータラッチに対してデータの入出力するためのデ
ータ転送手段の出力の反転／非反転を制御することを特
徴とする請求項５記載の制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31492497A JPH11149788A (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置及びその制御方法 |
| US09/143,447 US6104635A (en) | 1997-11-17 | 1998-08-20 | Non-volatile memory device readable write data latch, and internal control thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31492497A JPH11149788A (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11149788A true JPH11149788A (ja) | 1999-06-02 |
Family
ID=18059293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31492497A Withdrawn JPH11149788A (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置及びその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6104635A (ja) |
| JP (1) | JPH11149788A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003085677A1 (fr) * | 2002-04-05 | 2003-10-16 | Renesas Technology Corp. | Memoire non volatile |
| JP2012104110A (ja) * | 2010-11-05 | 2012-05-31 | Samsung Electronics Co Ltd | メモリシステム及びメモリシステムの動作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW587252B (en) * | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
| EP1137011B1 (en) * | 2000-03-21 | 2008-12-10 | STMicroelectronics S.r.l. | String programmable nonvolatile memory with NOR architecture |
| US7062602B1 (en) | 2001-04-09 | 2006-06-13 | Matrix Semiconductor, Inc. | Method for reading data in a write-once memory device using a write-many file system |
| US7003619B1 (en) | 2001-04-09 | 2006-02-21 | Matrix Semiconductor, Inc. | Memory device and method for storing and reading a file system structure in a write-once memory array |
| US6996660B1 (en) * | 2001-04-09 | 2006-02-07 | Matrix Semiconductor, Inc. | Memory device and method for storing and reading data in a write-once memory array |
| US6895490B1 (en) | 2001-04-09 | 2005-05-17 | Matrix Semiconductor, Inc. | Method for making a write-once memory device read compatible with a write-many file system |
| US7051251B2 (en) * | 2002-12-20 | 2006-05-23 | Matrix Semiconductor, Inc. | Method for storing data in a write-once memory array using a write-many file system |
| JP4170952B2 (ja) | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
| US7398348B2 (en) * | 2004-08-24 | 2008-07-08 | Sandisk 3D Llc | Method and apparatus for using a one-time or few-time programmable memory with a host device designed for erasable/rewritable memory |
| US7518917B2 (en) * | 2007-07-11 | 2009-04-14 | Nscore Inc. | Nonvolatile memory utilizing MIS memory transistors capable of multiple store operations |
| US7782702B1 (en) * | 2008-10-03 | 2010-08-24 | Xilinx, Inc. | Apparatus and method for memory cell power-up sequence |
| US8407087B2 (en) * | 2009-01-14 | 2013-03-26 | Signature Systems, LLC. | Online reward point exchange method and system |
| US11635913B2 (en) * | 2017-12-12 | 2023-04-25 | Winbond Electronics Corp. | NOR flash memory apparatus and recover and read method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| US5488579A (en) * | 1994-04-29 | 1996-01-30 | Motorola Inc. | Three-dimensionally integrated nonvolatile SRAM cell and process |
| US5835414A (en) * | 1996-06-14 | 1998-11-10 | Macronix International Co., Ltd. | Page mode program, program verify, read and erase verify for floating gate memory device with low current page buffer |
-
1997
- 1997-11-17 JP JP31492497A patent/JPH11149788A/ja not_active Withdrawn
-
1998
- 1998-08-20 US US09/143,447 patent/US6104635A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2003085676A1 (fr) * | 2002-04-05 | 2003-10-16 | Renesas Technology Corp. | Dispositif de stockage non volatil |
| US7334080B2 (en) | 2002-04-05 | 2008-02-19 | Renesas Technology Corp. | Nonvolatile memory with independent access capability to associated buffer |
| US7581058B2 (en) | 2002-04-05 | 2009-08-25 | Renesas Technology Corp. | Non-volatile memory having multiple erase operations |
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| Publication number | Publication date |
|---|---|
| US6104635A (en) | 2000-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |