JPH03134897A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH03134897A JPH03134897A JP1273479A JP27347989A JPH03134897A JP H03134897 A JPH03134897 A JP H03134897A JP 1273479 A JP1273479 A JP 1273479A JP 27347989 A JP27347989 A JP 27347989A JP H03134897 A JPH03134897 A JP H03134897A
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- 238000010586 diagram Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は不揮発性メモリに関するものである。
（従来の技術）
第５図に従来の不揮発性メモリ１００の構成を示す。こ
の不揮発性メモリ１００は、タイミングコントロール回
路２と、昇圧回路３と、アドレスバッファ４と、ローデ
コーダ５と、カラムデコーダ６と、リード／ライト制御
回路７と、フローティングゲートを有するトランジスタ
からなるメモリセルがアレイ状に配列されたメモリセル
アレイ８と、Ｉ１０バッファ９とを有している。
の不揮発性メモリ１００は、タイミングコントロール回
路２と、昇圧回路３と、アドレスバッファ４と、ローデ
コーダ５と、カラムデコーダ６と、リード／ライト制御
回路７と、フローティングゲートを有するトランジスタ
からなるメモリセルがアレイ状に配列されたメモリセル
アレイ８と、Ｉ１０バッファ９とを有している。
タイミングコントロール回路２は外部から送出されるコ
ントロール信号ＣＥ、ＷＥ、及びＯＥに基づいて昇圧回
路３、アドレスバッファ４、及びリード／ライト制御回
路７に制御信号を送るとともに、外部にコントロール信
号ＲＤＹ／ＢＵＳＹを出力する。昇圧回路３はタイミン
グコントロール回路２からの制御信号に基づいて、メモ
リセルアレイ８中のメモリセルへのデータ書き込み及び
データ消去時に必要な高電圧を発生する。アドレスバッ
ファ４はタイミングコントロール回路２から送出される
制御信号に基づいてアドレス信号Ａｏ、Ａ、、・・・Ａ
ｎをローデコーダ５及びカラムデコーダ６に振分けて送
る。ローデコーダ５及びカラムデコーダ６は各々メモリ
セルアレイ８の行及び列を指定する。
ントロール信号ＣＥ、ＷＥ、及びＯＥに基づいて昇圧回
路３、アドレスバッファ４、及びリード／ライト制御回
路７に制御信号を送るとともに、外部にコントロール信
号ＲＤＹ／ＢＵＳＹを出力する。昇圧回路３はタイミン
グコントロール回路２からの制御信号に基づいて、メモ
リセルアレイ８中のメモリセルへのデータ書き込み及び
データ消去時に必要な高電圧を発生する。アドレスバッ
ファ４はタイミングコントロール回路２から送出される
制御信号に基づいてアドレス信号Ａｏ、Ａ、、・・・Ａ
ｎをローデコーダ５及びカラムデコーダ６に振分けて送
る。ローデコーダ５及びカラムデコーダ６は各々メモリ
セルアレイ８の行及び列を指定する。
リード／ライト制御回路７はタイミングコントロール回
路２からの制御信号に基づいて、ローデコーダ５及びカ
ラムデコーダ６によって指定されたメモリセルへのデー
タの書き込みゃ、メモリセルからのデータの読出しを行
う。読み出されたブタはコントロール信号ＯＥがイネー
ブル状態のときにＩ１０バッファ９を介して外部に出力
される。
路２からの制御信号に基づいて、ローデコーダ５及びカ
ラムデコーダ６によって指定されたメモリセルへのデー
タの書き込みゃ、メモリセルからのデータの読出しを行
う。読み出されたブタはコントロール信号ＯＥがイネー
ブル状態のときにＩ１０バッファ９を介して外部に出力
される。
このような従来の不揮発性メモリ１００においては、メ
モリセルアレイ８のメモリセルへのデータの書き換え回
数（以下、エンデユランスともいう）が制限されていた
。これは、メモリセルトランジスタのフローティングゲ
ートに電子を注入、又は放出の際に起こるトンネル効果
によって、このトンネル効果を実現するための絶縁体部
とフローティングゲートに劣化が生じ、これにより第６
図に示すように、エンデユランスが多くなるにっれてロ
ジック“１″側のしきい値のグラフｇｌとロジック″０
″側のしきい値のグラフｇｏとが接近し、各々のしきい
値マージンｈ 及びｈｏが小■ さくなる。このため、エンデユランスにある限界（例え
ば、１０４回）を設けて、データの誤読出しを防止して
いた。
モリセルアレイ８のメモリセルへのデータの書き換え回
数（以下、エンデユランスともいう）が制限されていた
。これは、メモリセルトランジスタのフローティングゲ
ートに電子を注入、又は放出の際に起こるトンネル効果
によって、このトンネル効果を実現するための絶縁体部
とフローティングゲートに劣化が生じ、これにより第６
図に示すように、エンデユランスが多くなるにっれてロ
ジック“１″側のしきい値のグラフｇｌとロジック″０
″側のしきい値のグラフｇｏとが接近し、各々のしきい
値マージンｈ 及びｈｏが小■ さくなる。このため、エンデユランスにある限界（例え
ば、１０４回）を設けて、データの誤読出しを防止して
いた。
（発明が解決しようとする課題）
したがって、従来の不揮発性メモリを使用する場合は、
書き換え回数がある限界、すなわち保証範囲を超えない
ように注意する必要があった。又、書き換え回数が一部
のメモリセルに集中してしまうようなシステム構成にし
た場合は、他のメモリセルが書き換え保証範囲であって
も、書き換え回数が集中するメモリセルが書き換え保証
回数に達した時点で不揮発性メモリ自体を取り換えるか
、又は書き換え回数が集中しているセルから別のセルへ
と外部コントローラによって書き込みを変更する必要が
あった。
書き換え回数がある限界、すなわち保証範囲を超えない
ように注意する必要があった。又、書き換え回数が一部
のメモリセルに集中してしまうようなシステム構成にし
た場合は、他のメモリセルが書き換え保証範囲であって
も、書き換え回数が集中するメモリセルが書き換え保証
回数に達した時点で不揮発性メモリ自体を取り換えるか
、又は書き換え回数が集中しているセルから別のセルへ
と外部コントローラによって書き込みを変更する必要が
あった。
本発明は上記事情を考慮してなされたものであって、書
き換え回数に余裕があるがどぅがを自動的に検出するこ
とのできる不揮発性メモリを提供することを目的とする
。
き換え回数に余裕があるがどぅがを自動的に検出するこ
とのできる不揮発性メモリを提供することを目的とする
。
（課題を解決するための手段）
本発明は、制御ゲート及びドルインに所定の電圧を付加
することによりデータの書き込み及び消去が可能な複数
個のメモリセルがアレイ状に配置されたメモリセルアレ
イを備えている不揮発性メモリにおいて、メモリセルと
ほぼ同一の特性を有する２個のモニタセルからなるモニ
タセルアレイと、メモリセルアレイのメモリセルにデー
タが書き込まれる毎にモニタセルアレイの一方のモニタ
セルにデータ“０“を書き込んだ後データ“１″を書き
込むとともに、モニタセルアレイの他方のモニタセルに
データ“１″を書き込んだ後データ“０”を書き込む第
１の手段と、外部がら入力されるテストモード信号に基
づいてメモリセルのデータの読み出し時にメモリセルの
制御ゲートに付加されるしきい値センスレベル電圧Ｖｔ
ｈ３よりも高く設定された電圧Ｖ１ｈ１をモニタセルア
レイの一方のモニタセルの制御ゲートに付加するととも
に、しきい値センスレベル電圧Ｖｔｈ３よりも低く設定
された電圧Ｖｔｈ２をモニタセルアレイの他方のモニタ
セルの制御ゲートに付加する第２の手段と、第２の手段
によってモニタセルアレイの一方及び他方のモニタセル
の制御ゲートに各々所定の電圧Ｖ 及びＶｔｈ２が付
加された場合に一方及ｈｌ び他方のモニタセルのオン又オフ状態に基づいてモニタ
セルの書き込み回数に余裕があるかどうかを判定する第
３の手段と、を備えたことを特徴とする。
することによりデータの書き込み及び消去が可能な複数
個のメモリセルがアレイ状に配置されたメモリセルアレ
イを備えている不揮発性メモリにおいて、メモリセルと
ほぼ同一の特性を有する２個のモニタセルからなるモニ
タセルアレイと、メモリセルアレイのメモリセルにデー
タが書き込まれる毎にモニタセルアレイの一方のモニタ
セルにデータ“０“を書き込んだ後データ“１″を書き
込むとともに、モニタセルアレイの他方のモニタセルに
データ“１″を書き込んだ後データ“０”を書き込む第
１の手段と、外部がら入力されるテストモード信号に基
づいてメモリセルのデータの読み出し時にメモリセルの
制御ゲートに付加されるしきい値センスレベル電圧Ｖｔ
ｈ３よりも高く設定された電圧Ｖ１ｈ１をモニタセルア
レイの一方のモニタセルの制御ゲートに付加するととも
に、しきい値センスレベル電圧Ｖｔｈ３よりも低く設定
された電圧Ｖｔｈ２をモニタセルアレイの他方のモニタ
セルの制御ゲートに付加する第２の手段と、第２の手段
によってモニタセルアレイの一方及び他方のモニタセル
の制御ゲートに各々所定の電圧Ｖ 及びＶｔｈ２が付
加された場合に一方及ｈｌ び他方のモニタセルのオン又オフ状態に基づいてモニタ
セルの書き込み回数に余裕があるかどうかを判定する第
３の手段と、を備えたことを特徴とする。
（作 用）
このように構成された本発明の不揮発性メモリによれば
、メモリセルにデータ（“Ｏ”又は“１“）が書き込ま
れる毎に、第１の手段によって一方のモニタセルにデー
タ“０”が書き込まれた後データ“１”が書き込まれる
とともに、他方のモニタセルにデータ“１′が書き込ま
れた後データ″０”が書き込まれる。これによりモニタ
セルの方がメモリセルよりも早く劣化することになる。
、メモリセルにデータ（“Ｏ”又は“１“）が書き込ま
れる毎に、第１の手段によって一方のモニタセルにデー
タ“０”が書き込まれた後データ“１”が書き込まれる
とともに、他方のモニタセルにデータ“１′が書き込ま
れた後データ″０”が書き込まれる。これによりモニタ
セルの方がメモリセルよりも早く劣化することになる。
そして、テストモード信号に基づいて、方のモニタセ
ルの制御ゲートに、しきい値センスレベルＶ よりも
高く設定された電圧Ｖｔｈ１がｈａ 第２の手段によって付加されるとともに” ｔｈ３より
も低く設定された電圧Ｖｔｈ□が他方のモニタセルの制
御ゲートに付加される。これらの電圧Ｖｔｈｌ及びＶｔ
ｈ２が一方及び他方のモニタセルに各々付加された場合
に上記一方及び他方のモニタセルのオン又はオフ状態に
基づいてモニタセルの書き込み回数に余裕が有るかどう
かが第３の手段によって判定される。この判定結果、す
なわちモニタセルの書き込み回数に余裕があるかどうか
によって上記メモリセルアレイの書き込み回数に余裕が
あるかどうかを決定すれば良い。これにより、メモリセ
ルアレイの書き込み回数に余裕があるかどうかを自動的
に決定することができる。
ルの制御ゲートに、しきい値センスレベルＶ よりも
高く設定された電圧Ｖｔｈ１がｈａ 第２の手段によって付加されるとともに” ｔｈ３より
も低く設定された電圧Ｖｔｈ□が他方のモニタセルの制
御ゲートに付加される。これらの電圧Ｖｔｈｌ及びＶｔ
ｈ２が一方及び他方のモニタセルに各々付加された場合
に上記一方及び他方のモニタセルのオン又はオフ状態に
基づいてモニタセルの書き込み回数に余裕が有るかどう
かが第３の手段によって判定される。この判定結果、す
なわちモニタセルの書き込み回数に余裕があるかどうか
によって上記メモリセルアレイの書き込み回数に余裕が
あるかどうかを決定すれば良い。これにより、メモリセ
ルアレイの書き込み回数に余裕があるかどうかを自動的
に決定することができる。
（実施例）
第１図に本発明による不揮発性メモリの実施例の構成を
示す。この実施例の不揮発性メモリ１は、第５図に示す
従来の不揮発性メモリ１００において、タイミングコン
トロール回路１１と、リード／ライト制御回路１２と、
モニタセルアレイ１３とを新たに設けたものである。タ
イミングコントロール回路１１、リード／ライト制御回
路１２、及びメモリセルアレイ１３の構成及び作用を第
２図乃至第４図を参照して説明する。
示す。この実施例の不揮発性メモリ１は、第５図に示す
従来の不揮発性メモリ１００において、タイミングコン
トロール回路１１と、リード／ライト制御回路１２と、
モニタセルアレイ１３とを新たに設けたものである。タ
イミングコントロール回路１１、リード／ライト制御回
路１２、及びメモリセルアレイ１３の構成及び作用を第
２図乃至第４図を参照して説明する。
タイミングコントロール回路１１は、モニタセル読み出
し制御回路１１ａと、しきい値センスレベル発生回路１
１ｂと、書き込み・読み出し制御回路１１Ｃとを有して
いる（第２図参照）。リード／ライト制御回路１２は、
“０”書き込み後消去タイミング発生回路（以下、タイ
ミング発生回路ともいう）１２ａと、消去後“０”書き
込みタイミング発生回路（以下、タイミング発生回路と
もいう）１２ｂと、コントロール回路１２ｃ。
し制御回路１１ａと、しきい値センスレベル発生回路１
１ｂと、書き込み・読み出し制御回路１１Ｃとを有して
いる（第２図参照）。リード／ライト制御回路１２は、
“０”書き込み後消去タイミング発生回路（以下、タイ
ミング発生回路ともいう）１２ａと、消去後“０”書き
込みタイミング発生回路（以下、タイミング発生回路と
もいう）１２ｂと、コントロール回路１２ｃ。
１２ｄと、センスアンプ１２ｅ、１２ｆと、ＮＯＴ回路
１２ｇと、ＡＮＤ回路１２ｈと、トライステート出力バ
ッファ（以下、バッファともいう）１２１とを有してい
る（第２図参照）。
１２ｇと、ＡＮＤ回路１２ｈと、トライステート出力バ
ッファ（以下、バッファともいう）１２１とを有してい
る（第２図参照）。
モニタセルアレイ１３は、モニタセル１３ａ。
１３ｂと、選択トランジスター３ｃ、１３ｄを有してい
る（第２図参照）。モニタセル１３ａとこのモニタセル
１３ａを選択する選択トランジスタ１３Ｃとが直列に接
続され、モニタセル１３ｂとこのモニタセル１３ｂを選
択する選択トランジスタ１．３ ｄとが直列に接続され
ている。モニタセル１３ ａと１３ｂは、第１図に示す
メモリセルアレイ中のセルとほぼ同一の特性を有するよ
うに製作される。
る（第２図参照）。モニタセル１３ａとこのモニタセル
１３ａを選択する選択トランジスタ１３Ｃとが直列に接
続され、モニタセル１３ｂとこのモニタセル１３ｂを選
択する選択トランジスタ１．３ ｄとが直列に接続され
ている。モニタセル１３ ａと１３ｂは、第１図に示す
メモリセルアレイ中のセルとほぼ同一の特性を有するよ
うに製作される。
今、ここでメモリセルアレイ８のセルにデータ“０”又
は“１”の書き込みが行われた場合を考える。この書き
込み、例えばデータ“０″を書き込む場合は第３図（ａ
）及び（ｂ）に示す電圧波形が書き込まれるセルのゲー
ト及びドレインにそれぞれ付加される。すなわち、時刻
ｔ１からｔ２迄はセルのゲートに高電圧Ｖ （例えば約
２０Ｖ）ｐ が付加され、時刻ｔ （〉ｔ２）からｔ４迄はセルのド
レインに高電圧Ｖ が付加される。なお、ｐ データ“１”を書き込む場合は、第３図（ｃ）及〕 ０ び（ｄ）に示す電圧波形を各々セルのゲート及びドレイ
ンに付加する。このような書き込み動作が行われる直前
に、リード／ライト制御回路７から書き込み・読み出し
制御回路１１ｃとタイミング発生回路１２ａ、１２ｂに
、書き込み動作が行われることを示す信号が送られる。
は“１”の書き込みが行われた場合を考える。この書き
込み、例えばデータ“０″を書き込む場合は第３図（ａ
）及び（ｂ）に示す電圧波形が書き込まれるセルのゲー
ト及びドレインにそれぞれ付加される。すなわち、時刻
ｔ１からｔ２迄はセルのゲートに高電圧Ｖ （例えば約
２０Ｖ）ｐ が付加され、時刻ｔ （〉ｔ２）からｔ４迄はセルのド
レインに高電圧Ｖ が付加される。なお、ｐ データ“１”を書き込む場合は、第３図（ｃ）及〕 ０ び（ｄ）に示す電圧波形を各々セルのゲート及びドレイ
ンに付加する。このような書き込み動作が行われる直前
に、リード／ライト制御回路７から書き込み・読み出し
制御回路１１ｃとタイミング発生回路１２ａ、１２ｂに
、書き込み動作が行われることを示す信号が送られる。
するとこの信号に基づいて書き込み・読み出し制御回路
１１ｃによってモニタセル１３ａのゲートには、時刻ｔ
Ｉから時刻ｔｓ迄低電圧（零Ｖ）か、時刻ｔ３から時刻
ｔ４迄高電圧Ｖｐｐが付加されるとともに、モニタセル
１３ｂのゲートには時刻１１から時刻ｔ２迄高電圧Ｖｐ
ｐが、時刻ｔ２以降低電圧が付加される（第３図（ｅ）
、（ｇ）参照）。又この時タイミング発生回路１２ａ、
１２ｂから各々コントロール回路１２ｃ、１．２ｄに制
御信号が送られ、これにより昇圧回路３からの高電圧Ｖ
がコントｐ ロール回路１２ｃ、１２ｄ及び選択トランジスタ１３ｃ
、１３ｄを介してモニタセル１３ａ。
１１ｃによってモニタセル１３ａのゲートには、時刻ｔ
Ｉから時刻ｔｓ迄低電圧（零Ｖ）か、時刻ｔ３から時刻
ｔ４迄高電圧Ｖｐｐが付加されるとともに、モニタセル
１３ｂのゲートには時刻１１から時刻ｔ２迄高電圧Ｖｐ
ｐが、時刻ｔ２以降低電圧が付加される（第３図（ｅ）
、（ｇ）参照）。又この時タイミング発生回路１２ａ、
１２ｂから各々コントロール回路１２ｃ、１．２ｄに制
御信号が送られ、これにより昇圧回路３からの高電圧Ｖ
がコントｐ ロール回路１２ｃ、１２ｄ及び選択トランジスタ１３ｃ
、１３ｄを介してモニタセル１３ａ。
１３ｂの各々のドレインに第３図（ｆ）、（ｈ）に示す
ように付加される。すなわちモニタセル１３ａのドレイ
ンには時刻ｔ からｔ２迄高電圧■ が、時刻ｔ２以降
低電圧が付加され、モニタｐ セル１３ｂのドレインには時刻ｔ からｔ３迄低電圧が
、時刻ｔ からｔ４迄高電圧Ｖｐｐが付加される。
ように付加される。すなわちモニタセル１３ａのドレイ
ンには時刻ｔ からｔ２迄高電圧■ が、時刻ｔ２以降
低電圧が付加され、モニタｐ セル１３ｂのドレインには時刻ｔ からｔ３迄低電圧が
、時刻ｔ からｔ４迄高電圧Ｖｐｐが付加される。
したがってメモリセルアレイ８のメモリセルにデータ“
０”又は“１”の書き込み（“１″の書き込みを消去と
もいう）動作が行われる毎に、モニタセル１．３ ａに
はまずデータ“０”が書き込まれ、次にデータ“１”が
書き込まれ、又、モニタセル］、 ３ ｂにはまずデー
タ“１″が書き込まれ、次にデータ“０”が書き込まれ
ることになる。したがって、メモリセルアレイ８中のメ
モリセルよりもモニタセル１３ａ、１３ｂの方が早く劣
化することになる。
０”又は“１”の書き込み（“１″の書き込みを消去と
もいう）動作が行われる毎に、モニタセル１．３ ａに
はまずデータ“０”が書き込まれ、次にデータ“１”が
書き込まれ、又、モニタセル］、 ３ ｂにはまずデー
タ“１″が書き込まれ、次にデータ“０”が書き込まれ
ることになる。したがって、メモリセルアレイ８中のメ
モリセルよりもモニタセル１３ａ、１３ｂの方が早く劣
化することになる。
次にモニタセル１３ａ、１３ｂの劣化の有無の検出の方
法を述べる。劣化の有無を検出する場合は、まず外部よ
りテストモード信号ＴＭを不揮発性メモリーに入力する
。すると、モニタセル読み出し制御回路（以下、単に制
御回路ともいう）１ ２ １１ａからコントロール回路１２ｃ、１２ｄ及び書き込
み・読み出し制御回路１１ Ｃに制御信号が送られる。
法を述べる。劣化の有無を検出する場合は、まず外部よ
りテストモード信号ＴＭを不揮発性メモリーに入力する
。すると、モニタセル読み出し制御回路（以下、単に制
御回路ともいう）１ ２ １１ａからコントロール回路１２ｃ、１２ｄ及び書き込
み・読み出し制御回路１１ Ｃに制御信号が送られる。
すると、コントロール回路１２Ｃ１１２ｄから選択トラ
ンジスタ１３ｃ、１３ｄを介してモニタセル１３ａ、１
３ｂのドレインに約２Ｖ程度の電圧が付加される。又こ
の時、しきい値センスレベル発生回路１１ｂから発生さ
れるしきい値センスレベルの電圧Ｖ 、■ が書き
ｔｈｌ ｔｈ２ 込み・読み出し制御回路１１ｃを介して各々モニタセル
１３ａ、１３ｂの制御ゲートに付加される。
ンジスタ１３ｃ、１３ｄを介してモニタセル１３ａ、１
３ｂのドレインに約２Ｖ程度の電圧が付加される。又こ
の時、しきい値センスレベル発生回路１１ｂから発生さ
れるしきい値センスレベルの電圧Ｖ 、■ が書き
ｔｈｌ ｔｈ２ 込み・読み出し制御回路１１ｃを介して各々モニタセル
１３ａ、１３ｂの制御ゲートに付加される。
なお、しきい値センスレベル発生回路１１ｂはメモリセ
ルアレイ８中のメモリセルのデータを読み出す場合にセ
ルの制御ゲートに付加されるしきい値センスレベルの電
圧Ｖｔｈ３をも発生する。これらのしきい値センスレベ
ルＶ、■ ｔｈｌ ｔｈ２ Ｖｔｈ３の関係は例えば第４図に示すように設定する。
ルアレイ８中のメモリセルのデータを読み出す場合にセ
ルの制御ゲートに付加されるしきい値センスレベルの電
圧Ｖｔｈ３をも発生する。これらのしきい値センスレベ
ルＶ、■ ｔｈｌ ｔｈ２ Ｖｔｈ３の関係は例えば第４図に示すように設定する。
すなわち、メモリセルアレイ８中のセルのしきい値セン
スレベルＶｔｈ３よりもモニタセル１３ａ、１３ｂのし
きい値センスレベルＶｔｈｌ’Ｖｔｈ２の方が厳しく設
定されている。このような場合において、モニタセル１
３ａのしきい値がＶｔｈｔよりも大きい場合は、モニタ
セル１３ａはオフ状態となり、モニタセル１３ａのドレ
イン電位（約２Ｖ）が選択トランジスタ１３ｃを介して
センスアンプ１２ｅによって検出され、ロジック“１”
と判定される。モニタセル１３ａのしきい値がＶｔｈ１
以下の場合は、モニタセル１３ｇはオン状態となり、モ
ニタセル１３ａのドレイン電位（零Ｖ）が選択トランジ
スタ１３ｃを介してセンスアンプ１−２ｅによって検出
され、ロジック“０”と判定される。 一方、モニタセ
ル１３ｂに関しては、モニタセル］、、 ３ ｂのしき
い値がＶｔｈ２よりも低い場合、すなわち書き換え回数
にマージンが有る場合はモニタセル１３ ｂはオン状態
となり、ドレイン電位（零Ｖ）が選択トランジスタ１．
３ ｄを介してセンスアンプ１．２ ｆによって検出さ
れ、ロジック“０″と判定される。又、モニタセル１３
ｂのしきい値がＶｔｈ２よりも高い場合、すなわち書き
換え回数にマージンが無い場合は、モニタセル］、 ３
ｂはオフ状態となり、センスアンプ１、２ ｆによっ
てロジック“１”と判定される。
スレベルＶｔｈ３よりもモニタセル１３ａ、１３ｂのし
きい値センスレベルＶｔｈｌ’Ｖｔｈ２の方が厳しく設
定されている。このような場合において、モニタセル１
３ａのしきい値がＶｔｈｔよりも大きい場合は、モニタ
セル１３ａはオフ状態となり、モニタセル１３ａのドレ
イン電位（約２Ｖ）が選択トランジスタ１３ｃを介して
センスアンプ１２ｅによって検出され、ロジック“１”
と判定される。モニタセル１３ａのしきい値がＶｔｈ１
以下の場合は、モニタセル１３ｇはオン状態となり、モ
ニタセル１３ａのドレイン電位（零Ｖ）が選択トランジ
スタ１３ｃを介してセンスアンプ１−２ｅによって検出
され、ロジック“０”と判定される。 一方、モニタセ
ル１３ｂに関しては、モニタセル］、、 ３ ｂのしき
い値がＶｔｈ２よりも低い場合、すなわち書き換え回数
にマージンが有る場合はモニタセル１３ ｂはオン状態
となり、ドレイン電位（零Ｖ）が選択トランジスタ１．
３ ｄを介してセンスアンプ１．２ ｆによって検出さ
れ、ロジック“０″と判定される。又、モニタセル１３
ｂのしきい値がＶｔｈ２よりも高い場合、すなわち書き
換え回数にマージンが無い場合は、モニタセル］、 ３
ｂはオフ状態となり、センスアンプ１、２ ｆによっ
てロジック“１”と判定される。
そして、センスアンプ１２ｅの出力は直接にＡＮＤ回路
１２ｈに入力され、センスアンプ１２ｆの出力はＮＯＴ
回路１２ｇを介してＡＮＤ回路１２ｈに入力されている
ため、モニタセル１３ａ及び１３ｂの両方に書き換え回
数のマージンが有る場合だけＡＮＤ回路１２ｈから動作
信号が出力されることになる。この動作信号はバッファ
１２ｉ及びＩ１０バッファ９を介して外部に出力される
。
１２ｈに入力され、センスアンプ１２ｆの出力はＮＯＴ
回路１２ｇを介してＡＮＤ回路１２ｈに入力されている
ため、モニタセル１３ａ及び１３ｂの両方に書き換え回
数のマージンが有る場合だけＡＮＤ回路１２ｈから動作
信号が出力されることになる。この動作信号はバッファ
１２ｉ及びＩ１０バッファ９を介して外部に出力される
。
以上説明したように本実施例によれば、モニタセル１３
ａ、１３ｂの書き換え回数にマージンが有るかどうかを
外部より自動的に検出することができ、これによりメモ
リセルアレイ８中のメモリセルの書き換え回数に余裕が
あるかどうかを自動的に検出することができる。
ａ、１３ｂの書き換え回数にマージンが有るかどうかを
外部より自動的に検出することができ、これによりメモ
リセルアレイ８中のメモリセルの書き換え回数に余裕が
あるかどうかを自動的に検出することができる。
なお、上記実施例においては、テストモード信号ＴＭを
不揮発性メモリ１に入力する場合は、メモリセルアレイ
８をディセーブル（ｄ ｉ ５ｅｎａｂ Ｉ ）状態に
する必要がある。
不揮発性メモリ１に入力する場合は、メモリセルアレイ
８をディセーブル（ｄ ｉ ５ｅｎａｂ Ｉ ）状態に
する必要がある。
本発明によれば、書き換え回数に余裕があるかどうかを
自動的に検出することができる。
自動的に検出することができる。
第１図は本発明による不揮発性メモリの実施例の構成を
示すブロック図、第２図は第１図に示す実施例にかかる
タイミングコントロール回路、リード／ライト制御回路
、及びモニタセルアレイの一具体例を示すブロック図、
第３図はモニタセルに書き込みを行う場合のタイミング
チャート、第４図はモニタセルのしきい値センスレベル
とメモリセルのしきい値センスレベルとの関係を示すグ
ラフ、第５図は従来の不揮発性メモリを示すブロック図
、第６図はメモリセルのエンデユランスとメモリセルし
きい値電圧との関係を示すグラフである。 １・・・不揮発性メモリ、２．１１・・・タイミングコ
ントロール回路、３・・・昇圧回路、４・・・アドレス
バッファ、５・・・ローデコーダ、６・・・カラムデコ
ーダ、５ ６ ７．１２・・・リード／ライト制御回路、８・・・メモ
リセルアレイ、９・・・Ｉ１０バッファ、１３・・・モ
ニタセルアレイ。
示すブロック図、第２図は第１図に示す実施例にかかる
タイミングコントロール回路、リード／ライト制御回路
、及びモニタセルアレイの一具体例を示すブロック図、
第３図はモニタセルに書き込みを行う場合のタイミング
チャート、第４図はモニタセルのしきい値センスレベル
とメモリセルのしきい値センスレベルとの関係を示すグ
ラフ、第５図は従来の不揮発性メモリを示すブロック図
、第６図はメモリセルのエンデユランスとメモリセルし
きい値電圧との関係を示すグラフである。 １・・・不揮発性メモリ、２．１１・・・タイミングコ
ントロール回路、３・・・昇圧回路、４・・・アドレス
バッファ、５・・・ローデコーダ、６・・・カラムデコ
ーダ、５ ６ ７．１２・・・リード／ライト制御回路、８・・・メモ
リセルアレイ、９・・・Ｉ１０バッファ、１３・・・モ
ニタセルアレイ。
Claims (1)
- 【特許請求の範囲】 制御ゲート及びドレインに所定の電圧を付加すること
によりデータの書き込み及び消去が可能な複数個のメモ
リセルがアレイ状に配置されたメモリセルアレイを備え
ている不揮発性メモリにおいて、 前記メモリセルとほぼ同一の特性を有する２個のモニタ
セルからなるモニタセルアレイと、前記メモリセルアレ
イのメモリセルにデータが書き込まれる毎に前記モニタ
セルアレイの一方のモニタセルにデータ“０”を書き込
んだ後データ“１”を書き込むとともに、前記モニタセ
ルアレイの他方のモニタセルにデータ“１”を書き込ん
だ後データ“０”を書き込む第１の手段と、外部から入
力されるテストモード信号に基づいて前記メモリセルの
データの読み出し時に前記メモリセルの制御ゲートに付
加されるしきい値センスレベル電圧Ｖ＿ｔ＿ｈ＿３より
も高く設定された電圧Ｖ＿ｔ＿ｈ＿１を前記モニタセル
アレイの一方のモニタセルの制御ゲートに付加するとと
もに、しきい値センスレベル電圧Ｖ＿ｔ＿ｈ＿３よりも
低く設定された電圧Ｖ＿ｔ＿ｈ＿２を前記モニタセルア
レイの他方のモニタセルの制御ゲートに付加する第２の
手段と、 前記第２の手段によって前記モニタセルアレイの一方及
び他方のモニタセルの制御ゲートに各々所定の電圧Ｖ＿
ｔ＿ｈ＿１及びＶ＿ｔ＿ｈ＿２が付加された場合に前記
一方及び他方のモニタセルのオン又オフ状態に基づいて
前記モニタセルの書き込み回数に余裕があるかどうかを
判定する第３の手段と、 を備えたことを特徴とする不揮発性メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27347989A JPH0664920B2 (ja) | 1989-10-20 | 1989-10-20 | 不揮発性メモリ |
| KR1019900016661A KR950001291B1 (ko) | 1989-10-20 | 1990-10-19 | 불휘발성 메모리 |
| DE69014821T DE69014821T2 (de) | 1989-10-20 | 1990-10-22 | Nichtflüchtige Speicheranordung. |
| US07/601,919 US5200923A (en) | 1989-10-20 | 1990-10-22 | Non-volatile memory device |
| EP90120204A EP0423833B1 (en) | 1989-10-20 | 1990-10-22 | Non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27347989A JPH0664920B2 (ja) | 1989-10-20 | 1989-10-20 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03134897A true JPH03134897A (ja) | 1991-06-07 |
| JPH0664920B2 JPH0664920B2 (ja) | 1994-08-22 |
Family
ID=17528485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27347989A Expired - Fee Related JPH0664920B2 (ja) | 1989-10-20 | 1989-10-20 | 不揮発性メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5200923A (ja) |
| EP (1) | EP0423833B1 (ja) |
| JP (1) | JPH0664920B2 (ja) |
| KR (1) | KR950001291B1 (ja) |
| DE (1) | DE69014821T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936885A (en) * | 1998-02-23 | 1999-08-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory capable of preventing erroneous inversion of data read from memory transistors |
| EP2346159A1 (en) | 2007-10-19 | 2011-07-20 | Caterpillar Motoren GmbH & Co. KG | Power system having a dual synchronization |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0463378B1 (en) * | 1990-06-29 | 1997-03-05 | Texas Instruments Incorporated | An electrically-erasable, electrically-programmable read-only memory cell with a selectable threshold voltage and methods for its use |
| EP0477985A2 (en) * | 1990-09-27 | 1992-04-01 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
| US5272368A (en) * | 1991-05-10 | 1993-12-21 | Altera Corporation | Complementary low power non-volatile reconfigurable EEcell |
| KR960011207B1 (ko) * | 1993-11-17 | 1996-08-21 | 김광호 | 반도체 메모리 장치의 데이타 센싱방법 및 그 회로 |
| JPH08221993A (ja) * | 1994-03-25 | 1996-08-30 | Seiko Instr Inc | 半導体集積回路装置、その製造方法及びその駆動方法 |
| JP3204379B2 (ja) * | 1997-09-29 | 2001-09-04 | エヌイーシーマイクロシステム株式会社 | 不揮発性半導体記憶装置 |
| JP4129170B2 (ja) * | 2002-12-05 | 2008-08-06 | シャープ株式会社 | 半導体記憶装置及びメモリセルの記憶データ補正方法 |
| KR101498669B1 (ko) * | 2007-12-20 | 2015-03-19 | 삼성전자주식회사 | 반도체 메모리 시스템 및 그것의 액세스 방법 |
| JP5359570B2 (ja) * | 2009-06-03 | 2013-12-04 | 富士通株式会社 | メモリ試験制御装置およびメモリ試験制御方法 |
| US8631288B2 (en) * | 2011-03-14 | 2014-01-14 | Micron Technology, Inc. | Methods, devices, and systems for data sensing in a memory system |
| US10832754B1 (en) * | 2019-06-06 | 2020-11-10 | Micron Technology, Inc. | Current monitor for a memory device |
| KR20210003633A (ko) * | 2019-07-02 | 2021-01-12 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 이의 동작 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229599A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US4875188A (en) * | 1988-01-12 | 1989-10-17 | Intel Corporation | Voltage margining circuit for flash eprom |
| JPH081755B2 (ja) * | 1989-06-26 | 1996-01-10 | 日本電気株式会社 | 置換アドレス判定回路 |
-
1989
- 1989-10-20 JP JP27347989A patent/JPH0664920B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-19 KR KR1019900016661A patent/KR950001291B1/ko not_active IP Right Cessation
- 1990-10-22 DE DE69014821T patent/DE69014821T2/de not_active Expired - Fee Related
- 1990-10-22 EP EP90120204A patent/EP0423833B1/en not_active Expired - Lifetime
- 1990-10-22 US US07/601,919 patent/US5200923A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936885A (en) * | 1998-02-23 | 1999-08-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory capable of preventing erroneous inversion of data read from memory transistors |
| EP2346159A1 (en) | 2007-10-19 | 2011-07-20 | Caterpillar Motoren GmbH & Co. KG | Power system having a dual synchronization |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910008734A (ko) | 1991-05-31 |
| EP0423833A1 (en) | 1991-04-24 |
| JPH0664920B2 (ja) | 1994-08-22 |
| DE69014821D1 (de) | 1995-01-19 |
| DE69014821T2 (de) | 1995-05-18 |
| EP0423833B1 (en) | 1994-12-07 |
| US5200923A (en) | 1993-04-06 |
| KR950001291B1 (ko) | 1995-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |