KR101498669B1 - 반도체 메모리 시스템 및 그것의 액세스 방법 - Google Patents

반도체 메모리 시스템 및 그것의 액세스 방법 Download PDF

Info

Publication number
KR101498669B1
KR101498669B1 KR1020070134342A KR20070134342A KR101498669B1 KR 101498669 B1 KR101498669 B1 KR 101498669B1 KR 1020070134342 A KR1020070134342 A KR 1020070134342A KR 20070134342 A KR20070134342 A KR 20070134342A KR 101498669 B1 KR101498669 B1 KR 101498669B1
Authority
KR
South Korea
Prior art keywords
memory
monitoring data
data
cell
memory cells
Prior art date
Application number
KR1020070134342A
Other languages
English (en)
Other versions
KR20090066680A (ko
Inventor
최진혁
장덕현
공준진
채동혁
이승재
강동구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070134342A priority Critical patent/KR101498669B1/ko
Priority to TW097149758A priority patent/TWI518688B/zh
Priority to US12/340,846 priority patent/US20090164710A1/en
Publication of KR20090066680A publication Critical patent/KR20090066680A/ko
Application granted granted Critical
Publication of KR101498669B1 publication Critical patent/KR101498669B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Abstract

본 발명은 반도체 메모리 시스템 및 그것의 액세스 방법에 관한 것이다. 본 발명에 따른 반도체 메모리 시스템은 불휘발성 메모리 및 메모리 컨트롤러를 포함한다. 불휘발성 메모리는 복수의 메모리 셀 중에서 하나 또는 그 이상의 메모리 셀에 모니터링 데이터를 저장한다. 메모리 컨트롤러는 상기 불휘발성 메모리를 제어한다. 상기 메모리 컨트롤러는 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절한다. 본 발명에 의하면, 반도체 메모리 시스템의 신뢰성이 향상된다.

Description

반도체 메모리 시스템 및 그것의 액세스 방법{SEMICONDUCTOR MEMORY SYSTEM AND ACCESS METHOD THEREOF}
본 발명은 반도체 메모리 시스템에 관한 것으로, 더욱 상세하게는 향상된 신뢰성을 갖는 반도체 메모리 시스템 및 그것의 액세스 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위해 사용된다. 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 불휘발성(nonvolatile) 메모리 장치로 구분된다. 휘발성 메모리 장치에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 반면에, 불휘발성 메모리 장치에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다.
불휘발성 메모리 장치는 저전력으로 데이터를 저장할 수 있기 때문에, 휴대용 기기의 저장 매체로서 각광받고 있다. 불휘발성 메모리 장치의 일종으로 플래시 메모리 장치가 있다. 이하에서는, 플래시 메모리 장치가 예로서 설명된다. 단, 본 발명의 범위는 이에 제한되지 않고 다른 불휘발성 메모리 장치들(예를 들면, PRAM, FRAM, MRAM 등)에 적용될 수 있다.
도 1은 플래시 메모리 장치의 메모리 셀을 보여주는 단면도이다. 도 1을 참 조하면, 소오스(S) 및 드레인(D)은 채널 영역을 사이에 두고 반도체 기판(substrate)에 형성된다. 플로팅 게이트(floating gate)는 얇은 절연막을 사이에 두고 채널(channel) 영역 위에 형성된다. 컨트롤 게이트(control gate)는 절연막을 사이에 두고 플로팅 게이트 위에 형성된다. 상기 소오스(S), 드레인(D), 플로팅 게이트, 컨트롤 게이트, 그리고 반도체 기판에는 프로그램(program), 소거(erase) 및 읽기(read) 동작에 필요한 전압들을 인가하기 위한 단자들이 연결된다.
플래시 메모리 장치에서는 메모리 셀의 문턱 전압(threshold voltage)의 구별에 의해 데이터가 독출된다. 메모리 셀의 문턱 전압은 플로팅 게이트에 저장된 전자(electron)의 양에 따라 결정된다. 플로팅 게이트에 저장된 전자가 많을수록 문턱 전압이 높아진다.
플로팅 게이트에 저장된 전자는 여러 원인에 의해 도 1의 화살표 방향으로 누설(leakage)될 수 있다. 먼저, 플로팅 게이트에 저장된 전자는 외부 자극(예를 들어, 열)에 의해 누설될 수 있다. 또한, 플로팅 게이트에 저장된 전자는 메모리 셀의 마모(wearing)에 의해 누설될 수 있다. 플래시 메모리 장치에 대한 액세스(access) 동작의 반복은 채널 영역과 플로팅 게이트 사이의 절연막을 마모시킨다. 액세스 동작에는 프로그램, 소거, 및 독출 동작이 포함된다. 절연막이 마모되면 플로팅 게이트에 저장된 전자가 쉽게 누설된다.
도 2는 도 1에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다. 도 2를 참조하면, 가로축은 문턱 전압(threshold voltage: Vth)을 나타내고, 세로축은 메모리 셀의 수를 나타낸다. 메모리 셀이 싱글 레벨 셀(Single Level Cell; SLC)인 경우, 메모리 셀은 두 개의 상태들('S0', 'S1') 중 하나를 갖는다.
읽기 전압(Vr)이 메모리 셀의 컨트롤 게이트(도 1 참조)에 인가될 때, 'S0' 상태의 메모리 셀은 턴-온(turn-on)되는 반면, 'S1' 상태의 메모리 셀은 턴-오프(turn-off) 된다. 메모리 셀이 턴-온되면 메모리 셀을 통해 전류가 흐르고, 메모리 셀이 턴-오프되면 메모리 셀을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀의 턴-온 여부에 따라 데이터가 구별될 수 있다. 결국, 메모리 셀에 저장된 데이터를 정확하게 측정하기 위해서는 메모리 셀의 문턱 전압이 일정하게 유지되어야 한다. 그러나, 상술한 바와 같이 메모리 셀의 문턱 전압은 외부 환경 그리고/또는 마모에 의해 감소될 수 있다.
도 3은 도 2에 도시된 메모리 셀의 문턱 전압이 감소된 경우를 보여주는 다이어그램이다. 도 3을 참조하면, 실선은 메모리 셀의 초기 문턱 전압을 나타내고, 점선은 외부 자극 그리고/또는 마모에 의해 감소된 문턱 전압을 나타낸다. 도 3의 빗금친 부분에 속하는 메모리 셀들은 'S1' 상태로 프로그램되었음에도 불구하고 문턱 전압의 감소에 의해 'S0' 상태인 것으로 판단된다. 이는 읽기 오류를 발생시켜 반도체 메모리 장치의 신뢰성을 저하시킨다.
문턱 전압의 변화는 특히 멀티 레벨 셀(Multi Level Cell; MLC)에서 문제된다. 반도체 메모리 장치의 집적도를 높이기 위해 하나의 멀티 레벨 셀(MLC)에는 다수의 데이터 비트들이 저장된다.
도 4는 3-비트 멀티 레벨 셀(MLC)의 문턱 전압 분포를 보여주는 다이어그램 이다. 도 4를 참조하면, 3-비트 멀티 레벨 셀(MLC)은 모두 8개의 상태들('S0'~'S7') 중 어느 하나를 갖는다. 'S0'는 소거 상태이고, 'S1' 내지 'S7' 상태는 프로그램 상태를 나타낸다. 싱글 레벨 셀(SLC)에 비해 멀티 레벨 셀(MLC)의 문턱 전압간 간격(voltage margin)은 좁다. 따라서, 멀티 레벨 셀(MLC)에서는 문턱 전압의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
도 5는 도 4에 도시된 멀티 레벨 셀(MLC)의 문턱 전압이 감소된 경우를 보여주는 다이어그램이다. 도 5를 참조하면, 실선은 메모리 셀의 초기 문턱 전압을 나타내고, 점선은 외부 자극 그리고/또는 마모에 의해 감소된 문턱 전압을 나타낸다. 문턱 전압의 감소에 의해 빗금친 부분에 대응되는 메모리 셀들에 대해 읽기 오류가 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 셀 특성의 변화를 고려한 액세스를 수행함으로써 향상된 신뢰성을 가지는 반도체 메모리 시스템을 제공하는 데 있다. 또한, 본 발명의 목적은 셀 특성의 변화를 고려한 액세스를 수행하는 반도체 메모리 시스템의 액세스 방법을 제공하는 데 있다.
본 발명에 따른 반도체 메모리 시스템은 복수의 메모리 셀 중에서 하나 또는 그 이상의 메모리 셀에 모니터링 데이터를 저장하는 불휘발성 메모리; 및 상기 불휘발성 메모리를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 반도체 메모리 시스템의 파워-온 시, 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절한다.
실시 예로서, 상기 복수의 메모리 셀은 복수의 블록으로 구분되고, 상기 모니터링 데이터는 상기 블록마다 구비된다. 상기 메모리 컨트롤러는 상기 블록이 읽힐 때, 상기 블록에 대응되는 모니터링 데이터를 함께 검출한다. 상기 메모리 컨트롤러는 상기 모니터링 데이터를 상기 블록 내의 스페어 영역에 저장한다. 상기 메 모리 컨트롤러는 상기 모니터링 데이터를 상기 블록 내의 에러 발생 확률이 가장 낮은 스페어 영역에 저장한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 모니터링 데이터 검출 결과를 저장한다. 상기 바이어스 전압은 읽기 전압인 것을 특징으로 한다. 상기 모니터링 데이터는 상기 메모리 셀의 복수의 문턱 전압 상태들 중 어느 하나에 대응된다. 상기 메모리 컨트롤러는 상기 문턱 전압 분포를 검출하고, 검출 결과에 따라 상기 바이어스 전압을 조절한다.
실시 예로서, 상기 모니터링 데이터는 상기 복수의 메모리 셀의 소거 횟수(erase count)에 관한 데이터인 것을 특징으로 한다. 상기 메모리 컨트롤러는 상기 소거 횟수를 검출하고, 검출 결과에 따라 상기 바이어스 전압을 조절한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 메모리 셀의 읽기 오류가 기준 횟수 이상 발생하면, 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 바이어스 전압을 조절한다. 상기 메모리 컨트롤러는 에러 정정 코드(ECC)를 이용하여 상기 읽기 오류를 검출한다. 상기 모니터링 데이터는 상기 메모리 셀의 복수의 문턱 전압 상태들 중 어느 하나에 대응된다.
본 발명은 반도체 메모리 시스템의 액세스 방법에 관한 것이다. 상기 방법은 복수의 메모리 셀 중에서 하나 또는 그 이상의 메모리 셀에 모니터링 데이터를 저장하는 단계; 상기 모니터링 데이터를 검출하는 단계; 및 상기 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절하는 단계를 포함한다.
실시 예로서, 상기 모니터링 데이터는 데이터 셀에 대한 프로그램 동작 수행 시에 저장된다. 상기 모니터링 데이터를 검출하는 단계는 상기 반도체 메모리 시스템의 파워-온 시에 수행된다. 상기 복수의 메모리 셀은 복수의 블록으로 구분되고, 상기 모니터링 데이터는 상기 블록마다 구비된다.상기 블록이 읽힐 때, 상기 블록에 대응되는 모니터링 데이터가 함께 검출된다. 상기 모니터링 데이터는 상기 메모리 셀의 읽기 오류가 기준 횟수 이상 발생시에 검출된다.
본 발명에 따른 반도체 메모리 시스템은 외부 자극 그리고/또는 마모에 의해 변화된 셀 특성을 고려한 액세스를 수행한다. 본 발명에 의하면, 반도체 메모리 시스템의 신뢰성이 향상된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 이하에서는 도면을 참조하여, 반도체 메모리 시스템(도 6 내지 도 10), 그리고 반도체 메모리 시스템의 액세스 방법(도 11 및 도 12)을 차례대로 설명하기로 한다. 본 발명의 실시 예에서, 반도체 메모리에는 플래시 메모리 이외에도 PRAM, MRAM, CTF 메모리 등과 같은 다른 불휘발성 메모리들도 포함된다.
1. 반도체 메모리 시스템
본 발명에 있어서 외부 자극 그리고/또는 마모에 의해 변화된 셀 특성을 고 려하여 액세스 전압이 조절(trimming)된다. 액세스 전압이라 함은 읽기(read), 프로그램(program), 그리고 소거(erase) 동작 시에 메모리 셀에 인가되는 전압이다. 셀 특성(예를 들면, 문턱 전압)의 변화는 메모리 셀 어레이 내의 모니터링 셀(Monitoring Cell; M/C) 또는 소거 횟수(Erase Count; E/C)의 참조에 의해 검출되며, 이는 이하 상세히 설명될 것이다.
도 6은 본 발명에 따른 반도체 메모리 시스템의 제 1 실시 예를 보여주는 블록도이다. 도 6을 참조하면, 반도체 메모리 시스템(100)은 불휘발성 메모리 장치(110)와 메모리 컨트롤러(120)를 포함한다. 불휘발성 메모리 장치(110)는 메모리 셀 어레이(130), 행 선택 회로(140), 입/출력 회로(150), 전압 발생기(170), 그리고 제어 로직 회로(160)를 포함한다. 이하, 도 6을 참조하여 불휘발성 메모리 장치(110)의 읽기 동작이 설명된다. 그러나, 본 발명은 프로그램 및 소거 동작에도 적용될 수 있다.
메모리 셀 어레이(130)는 복수의 블록들(BLK1~BLKn)을 포함한다. 도시되지는 않았지만, 각 블록은 행들(또는 워드라인들)과 열들(또는 비트라인들)의 매트릭스 형태로 배열된 메모리 셀들로 구성된다. 메모리 셀들은 낸드(NAND) 구조를 갖도록 또는 노어(NOR) 구조를 갖도록 배열될 것이다.
행 선택 회로(140)는 행 어드레스(도면에는 도시되지 않음)에 응답하여 선택된(selected) 행 및 비선택된(unselected) 행들을 각각 구동한다. 구동 전압은 전압 발생기(170)에 의해 생성된다. 읽기 동작시 행 선택 회로(140)는 선택된 행에 읽기 전압(Vr)을 인가하고, 비 선택된 행에 패스 전압(Vpass)을 인가한다.
입/출력 회로(150)는 읽기 동작시 감지 증폭기(sense amplifier)로서 동작한다. 읽기 동작시, 입/출력 회로(150)는 메모리 셀 어레이(130)로부터 데이터를 읽어낸다. 입/출력 회로(150)에 의해 읽혀진 데이터는 트리밍 회로(180)에 전달된다.
트리밍 회로(180)는 입/출력 회로(150)로부터의 데이터에 응답하여 모니터링 셀(M/C)의 문턱 전압 변화를 검출한다. 트리밍 회로(180)가 모니터링 셀(M/C)의 문턱 전압 변화를 검출하는 방법은 후술될 도 7을 참조하여 자세하게 설명될 것이다. 트리밍 회로(180)는 모니터링 셀(M/C)의 문턱 전압 변화에 따라 트리밍 명령(Tr_cmd)을 제어 로직 회로(160)에 인가한다.
제어 로직 회로(160)는 변화된 문턱 전압에 대응하여 변화된(상승 또는 하강된) 구동 전압을 생성하도록 전압 발생기(170)를 제어한다. 전압 발생기(170)에 의해 생성된 구동 전압은 트리밍 명령(Tr_cmd) 또는 리셋 명령이 인가될 때까지 일정 레벨로 유지된다.
본 발명에서는 메모리 셀 어레이(130)의 일부 메모리 셀들이 메모리 셀 특성의 모니터링(monitoring)을 위해 사용된다. 예를 들어, 시스템 데이터 영역(system data area)의 일부 메모리 셀들이 모니터링을 위해 사용될 수 있다. 시스템 데이터 영역은 반도체 메모리 시스템(100)의 관리를 위해 메모리 컨트롤러(120)에 의해 사용된다.
이하, 모니터링을 위해 사용되는 메모리 셀은 모니터링 셀(Monitoring Cell; M/C)로 정의된다. 모니터링 셀(M/C)을 제외한 메모리 셀은 데이터 셀(Data cell)로 정의된다. 데이터 셀의 문턱 전압은 모니터링 셀(M/C)의 문턱 전압을 참조하여 결 정된다. 모니터링 셀과 데이터 셀들은 인접하여 배치되기 때문에 모니터링 셀(M/C)의 문턱 전압이 낮아진 경우, 데이터 셀들의 문턱 전압도 낮아졌음을 판별/검출하는 것이 가능하다. 모니터링 셀(M/C)은 블록 내의 페이지(page) 전체 또는 일부에 구비될 수 있다.
도 6을 참조하면, 모니터링 셀(M/C)은 블록1(BLK1)내의 일부 페이지(page)에 구비된다. 모니터링 셀(M/C)의 수가 많아질수록 통계적으로 더욱 정확하게 메모리 셀 특성이 검출될 수 있지만, 메모리의 저장 용량이 줄어든다(데이터 셀의 수가 줄어든다). 따라서, 모니터링 셀(M/C)의 수는 메모리 셀 특성 검출의 정확성과 저장 용량을 모두 고려하여 결정될 것이다.
그러나, 이러한 문제는 후술될 방법들에 의해 극복될 수 있다. 하나의 블록은 데이터(Data) 영역과 스페어(Spare) 영역으로 구분된다. 일반적으로 스페어 영역에는 에러 정정 코드(ECC)의 패리티(Parity) 정보 및 시스템에 필요한 정보가 기록된다. 그런데, 사용되지 않은 스페어 영역을 모니터링 셀(M/C)로 사용함으로써 저장 용량의 감소 없이 모니터링 셀을 구현할 수 있다.
또한, 블록을 구성하는 복수의 페이지 중에서, 낮은 에러 발생률을 가지는 페이지에 낮은 수준의 에러 정정 코드(ECC)를 사용함으로써 패리티 정보의 크기를 줄일 수 있다. 따라서, 확보된 스페어 영역은 모니터링 셀(M/C)로 사용될 수 있다. 예를 들어, 특정 페이지가 일반 페이지에 비하여 낮은 에러율을 갖는 경우, 일반 페이지에는 16비트의 에러 정정 코드(ECC)가 적용되고, 특정 페이지에는 8비트 에러 정정 코드(ECC)가 적용된다. 따라서, 요구되는 패리티 정보의 크기가 줄어듦으 로써 사용되지 않는 스페어 영역이 증가된다. 사용되지 않은 스페어 영역은 모니터링 셀로 사용될 수 있다. 결국, 저장 용량이 증가된다.
모니터링 셀(M/C)은 특정한 문턱 전압을 갖도록 미리 프로그램된다. 다시 말해, 모니터링 셀(M/C)은 메모리 셀의 문턱 전압 상태들에 대응되는 모니터링 데이터(monitoring data)를 갖도록 프로그램된다. 모니터링 셀들(M/C)은 하나의 문턱 전압 상태에 대응되도록 프로그램될 수 있다. 예를 들어, 모든 모니터링 셀들(M/C)의 문턱 전압이 도 4에 도시된 'S7' 상태를 갖도록 프로그램될 수 있다.
또는, 모니터링 셀들(M/C)은 서로 다른 문턱 전압을 갖도록 프로그램될 수 있다. 예를 들어, 일부 모니터링 셀들(M/C)은 도 4에 도시된 'S1' 상태를 갖도록, 다른 모니터링 셀들(M/C)은 도 4에 도시된 'S2' 상태를 갖도록 프로그램될 수 있다. 모니터링 셀(M/C)은 데이터 셀의 프로그램 시에 함께 프로그램된다. 따라서, 데이터 셀의 특성 변화가 모니터링 셀(M/C)에 의해 검출될 수 있다.
본 발명에 있어서, 모니터링 셀(M/C)은 반도체 메모리 시스템의 파워-업(power-up) 시에 검출된다. 따라서, 모니터링 셀(M/C)이 프로그램된 때부터 반도체 메모리 시스템이 파워-업 되기까지의 메모리 셀 특성 변화가 검출될 수 있다. 모니터링 셀(M/C)은 해당 블록과 동시에 프로그램된다. 또는, 모니터링 셀(M/C)은 특정한 메모리 영역(예를 들면, 하나의 블록)에 대한 최초 읽기 동작이 수행되는 경우에 검출될 수 있다. 마지막으로, 모니터링 셀(M/C)은 읽기 오류 개수가 기준 개수 이상인 경우에 검출될 수 있다.
도 7은 모니터링 셀(M/C)의 문턱 전압을 검출하는 방법을 보여주는 다이어그 램이다. 도 7을 참조하면, 실선은 모니터링 셀(M/C)의 초기 문턱 전압을 나타내고, 점선은 외부 자극 그리고/또는 마모에 의해 감소된 문턱 전압을 나타낸다. 본 실시 예에서는 문턱 전압이 감소된 경우가 예시되지만, 본 발명은 문턱 전압이 외부 자극 등에 의해서 증가된 경우에도 적용될 수 있다.
모니터링 셀(M/C)의 읽기 동작에 있어서 읽기 전압이 사용된다. 읽기 전압은 모니터링 셀의 컨트롤 게이트에 인가된다. 일반적으로, 읽기 동작 동안 읽기 전압은 일정하게 유지된다. 그러나 본 실시 예에서, 읽기 전압은 정해진 범위 내에서 변화된다. 변화된 읽기 전압에 따라 모니터링 셀들(M/C)의 일부는 턴-오프(turn-off)되고, 다른 일부는 턴-온(turn-on)된다.
읽기 전압의 변화에 따라 턴-오프 및 턴-온되는 모니터링 셀들(M/C)의 수는 변화된다. 턴-오프 및 턴-온 되는 모니터링 셀들(M/C)의 수를 통계적으로 분석함으로써 모니터링 셀(M/C)의 문턱 전압 변화가 검출될 수 있다. 예를 들어, 'S6'와 'S7' 상태를 갖도록 모니터링 셀들을 각각 프로그램한 경우, 턴-온되는 모니터링 셀들(M/C)의 수와 턴-오프되는 모니터링 셀들(M/C)의 수가 가장 작게 변화되는 읽기 전압(Vr1)이 변화된 문턱 전압 분포의 중간치(medium value)가 된다. 이러한 계산은 트리밍 회로(180)에 의해 수행된다.
요약하면, 반도체 메모리 시스템의 파워-업 시, 모니터링 셀(M/C)의 문턱 전압을 검출하여 최적의 읽기 전압을 결정한다. 결정된 읽기 전압을 이용하여 데이터 셀에 대한 읽기 동작을 수행함으로써 반도체 메모리 시스템의 읽기 오류가 방지될 수 있다.
도 8은 본 발명에 따른 반도체 메모리 시스템의 제 2 실시 예를 보여주는 블록도이다. 도 8을 참조하면, 반도체 메모리 시스템(200)은 불휘발성 메모리 장치(210)와 메모리 컨트롤러(220)를 포함한다. 불휘발성 메모리 장치(210)는 메모리 셀 어레이(230), 행 선택 회로(240), 입/출력 회로(250), 전압 발생기(270), 그리고 제어 로직 회로(260)를 포함한다. 도 6과 달리, 도 8에 도시된 메모리 셀 어레이의 모든 블록들(BLK1~BLKn)에 모니터링 셀들(M/C1~M/Cn)이 구비된다. 따라서, 각 블록의 셀 특성 변화가 정확하게 검출될 수 있다.
또한, 반도체 메모리 시스템(200)의 파워-업 시, 일부 블록의 모니터링 셀(M/C)의 문턱 전압만을 검출함으로써 파워-업 시간을 증가시키지 않고 반도체 메모리 시스템(200)의 신뢰도를 향상시킬 수 있다.
도 9는 본 발명에 따른 반도체 메모리 시스템의 제 3 실시 예를 보여주는 블록도이다. 도 9를 참조하면, 반도체 메모리 시스템(300)은 불휘발성 메모리 장치(310)와 메모리 컨트롤러(320)를 포함한다. 불휘발성 메모리 장치(310)는 메모리 셀 어레이(330), 행 선택 회로(340), 입/출력 회로(350), 전압 발생기(370), 그리고 제어 로직 회로(360)를 포함한다.
도 6과 달리, 도 9에 도시된 메모리 셀 어레이(330)에는 소거 횟수(Erase Count; E/C)가 저장된다. 소거 횟수(E/C)는 메모리 셀 어레이(330) 내의 임의의 위치에 저장될 수 있다. 소거 횟수(E/C)는 블록이 소거된 횟수를 의미한다. 소거 횟수(E/C)는 데이터 셀의 문턱 전압 변화를 검출하는데 이용될 수 있다. 블록의 소거 횟수(E/C)가 큰 경우(마모가 많이 된 경우)에는 블록 내의 메모리 셀의 문턱 전압 이 빠르게 감소되기 때문이다. 소거 횟수(E/C)는 블록 내의 일부 영역에 기록될 수도 있고, 메모리 셀 어레이(330) 내의 시스템 데이터 영역에 기록될 수도 있다.
도 10은 본 발명에 따른 반도체 메모리 시스템의 제 4 실시 예를 보여주는 블록도이다. 도 10을 참조하면, 반도체 메모리 시스템(400)은 불휘발성 메모리 장치(410)와 메모리 컨트롤러(420)를 포함한다. 불휘발성 메모리 장치(410)는 메모리 셀 어레이(430), 행 선택 회로(440), 입/출력 회로(450), 전압 발생기(470), 그리고 제어 로직 회로(460)를 포함한다.
도 10에 도시된 메모리 셀 어레이(430)의 모든 블록들(BLK1~BLKn)에는 모니터링 셀들(M/C1~M/Cn)이 구비된다. 따라서, 각 블록의 셀 특성 변화가 정확하게 검출될 수 있다. 또한, 메모리 셀 어레이(430)에 소거 횟수(erase count; E/C)가 저장된다. 결국, 모니터링 셀(M/C)과 소거 횟수(E/C)를 함께 고려함으로써 데이터 셀의 문턱 전압이 정확하게 결정될 수 있다.
2. 반도체 메모리 시스템의 액세스 방법
도 11은 도 6, 8, 및 10에 도시된 반도체 메모리 시스템의 액세스 방법을 보여주는 순서도이다. 도 11을 참조하면, 반도체 메모리 시스템의 액세스 방법은 반도체 메모리 시스템 파워-업 단계(S110), 모니터링 셀 읽기 단계(S120), 문턱 전압 변화 검출 단계(S130), 그리고 읽기 전압 조절 단계(S140)를 포함한다.
모니터링 셀(M/C)은 특정한 문턱 전압 상태에 대응되도록 미리 프로그램된다. 모니터링 셀은 데이터 셀의 프로그램 시 함께 프로그램될 수 있다. 따라서, 데 이터 셀의 특성 변화가 모니터링 셀(M/C)에 의해 검출될 수 있다. 상술한 바와 같이, 모니터링 셀들(M/C)은 동일하거나 서로 다른 문턱 전압을 갖도록 프로그램될 수 있다.
S110 단계에서, 반도체 메모리 시스템의 파워-업(power-up)이 수행된다. 파워-업 동작은 반도체 메모리 시스템의 부팅(booting)시에 수행된다. 모니터링 셀(M/C)이 프로그램된 후에 반도체 메모리 시스템은 여러 가지 이유로 재부팅(rebooting)될 수 있다(420). 예를 들어, 반도체 메모리 시스템은 호스트(host)의 부팅시 함께 부팅될 수 있다. 또는, 반도체 메모리 시스템은 호스트에 접속시 부팅될 수 있다.
S120 단계에서, 모니터링 셀(M/C)의 문턱 전압이 검출된다. 모니터링 셀(M/C)의 문턱 전압을 참조하여 데이터 셀에 인가되는 읽기 전압이 결정된다. 모니터링 셀(M/C)의 문턱 전압이 검출되는 방법은 도 7을 참조하여 이미 설명되었기 때문에 자세한 설명은 생략된다. 본 실시 예에서, 모니터링 셀(M/C)의 문턱 전압이 반도체 메모리 시스템의 파워-업 시 수행되지만, 본 발명의 범위는 이에 한정되지 않는다. 모니터링 셀(M/C)의 문턱 전압은 블록 읽기 동작 시에 수행될 수 있다.
S130 단계에서, 모니터링 셀(M/C)의 문턱 전압 변화 여부가 판단된다. 문턱 전압이 변화되지 않은 경우에는 읽기 전압은 변화되지 않고 종료된다. 문턱 전압이 변화된 경우에는 S140 단계가 수행된다.
S140 단계에서, 모니터링 셀(M/C)의 문턱 전압 변화에 따라 데이터 셀에 인가되는 읽기 전압이 조절된다. 모니터링 셀(M/C)의 문턱 전압이 감소된 경우, 데이 터 셀에 인가되는 읽기 전압이 감소된다. 반대로, 모니터링 셀(M/C)의 문턱 전압이 증가된 경우, 데이터 셀에 인가되는 읽기 전압이 증가된다. 이후, 변화되거나 유지된 읽기 전압을 이용하여 데이터 셀에 대한 읽기 동작이 수행된다.
요약하면, 반도체 메모리 시스템의 파워-업 시, 모니터링 셀(M/C)의 문턱 전압을 검출한다. 문턱 전압 검출 결과에 따라 데이터 셀에 인가되는 읽기 전압을 조절함으로써 읽기 동작의 신뢰성이 향상될 수 있다. 본 실시 예에서 모니터링 수단으로서 모니터링 셀(M/C)만이 고려되었지만, 그 밖에 소거 횟수(E/C)가 함께 고려될 수도 있다.
도 12는 도 6, 8, 및 10에 도시된 반도체 메모리 시스템의 액세스 방법을 보여주는 순서도이다. 도 12를 참조하면, 반도체 메모리 시스템의 액세스 방법은 데이터 셀 읽기 단계(S210), 읽기 오류 검출 단계(S220), 오류 개수 판단 단계(S230), 오류 정정 단계(S240), 모니터링 셀 읽기 단계(S250), 그리고 읽기 전압 조절 단계(S260)를 포함한다. 본 실시 예에서 모니터링 셀의 문턱 전압은 읽기 오류 개수(Error cnt)가 기준 개수(Ref cnt)보다 큰 경우에 검출된다. 기준 개수(Ref cnt)는 오류 정정이 가능한 최대 오류 개수보다 작은 것을 특징으로 한다. 예를 들어, 8개까지의 오류가 정정가능한 경우, 기준 개수(Ref cnt)는 6이 될 수 있다. 따라서, 오류 정정이 불가능해지기 전에 읽기 전압을 조절하는 것이 가능해진다.
S210 단계에서, 데이터 셀에 대한 읽기 동작이 수행된다. 데이터 셀에 인가되는 읽기 전압은 초기 설정(default) 전압 또는 도 11에 도시된 실시 예에서 조절 된 읽기 전압이 될 수 있다.
S220 단계에서, 읽기 오류가 검출되면 S230 단계가 수행되고 읽기 오류가 검출되지 않으면 액세스 동작은 종료된다. 읽기 오류는 다양한 방법으로 검출될 수 있다. 예를 들어, 읽기 오류는 에러 정정 코드(Error Correction Code; ECC)를 이용하여 검출될 수 있다. 에러 정정 코드(ECC)는 프로그램 동작시 반도체 메모리 장치의 메모리 셀 어레이에 저장된다. 읽기 동작시, 저장된 에러 정정 코드(ECC)와 새롭게 생성된 에러 정정 코드(ECC)를 비교함으로써 데이터 오류 여부가 검출된다.
S230 단계에서, 읽기 오류 개수(Error cnt)가 기준 개수(Ref cnt)보다 큰지 여부가 판단된다. 예를 들어, 읽기 오류 개수(Error cnt)는 상술한 에러 정정 코드(ECC)를 이용하여 검출될 수 있다. 읽기 오류 개수(Error cnt)가 기준 개수(Ref cnt)보다 크지 않은 경우에는 S240 단계가 수행된다. 읽기 오류 개수(Error cnt)가 기준 개수(Ref cnt)보다 큰 경우에는 S250 단계가 수행된다.
S240 단계에서는 읽기 오류가 정정된다. 읽기 오류는 상술한 에러 정정 코드(ECC)에 의해 수행될 수 있다.
S250 단계에서는 모니터링 셀(M/C)의 문턱 전압이 검출된다. 모니터링 셀(M/C)의 문턱 전압을 참조하여 데이터 셀의 문턱 전압을 판별/검출하는 것이 가능하다. 예를 들어, 모니터링 셀(M/C)의 문턱 전압이 낮아진 경우, 데이터 셀들의 문턱 전압 역시 낮아진 것으로 판단된다.
S260 단계에서, 모니터링 셀(M/C)의 문턱 전압 변화에 따라 데이터 셀에 인가되는 읽기 전압이 조절된다. 모니터링 셀(M/C)의 문턱 전압이 감소된 경우, 데이 터 셀에 인가되는 읽기 전압이 감소된다. 반대로, 모니터링 셀(M/C)의 문턱 전압이 증가된 경우, 데이터 셀에 인가되는 읽기 전압이 증가된다. S260 단계가 수행된 후에는 다시 S210 단계가 수행된다. 상기한 액세스 방법은 데이터 셀 읽기 오류가 발생하지 않을 때까지 수행된다. 그러나, 데이터 셀에 물리적 결함이 있는 경우 오류 정정 및 읽기 전압 조절에 의해 해결되지 않기 때문에 액세스 동작이 무한 반복될 수 있는 문제가 있다. 따라서, 액세스 동작의 반복을 일정한 수 이내로 제한할 필요가 있다.
도 11 및 도 12에 도시된 실시 예들은 함께 사용될 수 있다. 다시 말해서, 반도체 메모리 시스템의 파워-업 시에 도 11에 도시된 실시 예가 수행되고, 반도체 메모리 시스템의 읽기 동작 시에 도 12에 도시된 실시 예가 사용될 수 있다. 상술한 방법을 통해 기준 개수 이상의 읽기 오류가 발생한 경우에만 읽기 전압을 변화시킴으로써 반도체 메모리 시스템의 파워-업 시간을 증가시키지 않고 반도체 메모리 시스템의 신뢰도를 향상시킬 수 있다.
또한, 모니터링 셀 판독 결과는 메모리 컨트롤러(120) 내부의 저장 장치(예를 들어, SRAM)에 저장될 수 있다. 따라서, 모니터링 셀을 읽는 동작의 반복을 줄이는 것이 가능해진다.
도 13은 본 발명에 따른 반도체 메모리 시스템을 포함한 컴퓨팅 시스템(500)을 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(500)은 프로세서(510), 컨트롤러(520), 입력 장치들(530), 출력 장치들(540), 불휘발성 메모리(550), 그리고 주 기억 장치(560)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.
본 발명에 따른 컴퓨팅 시스템(500)은 입력 장치들(530)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 불휘발성 메모리(550) 또는 주 기억 장치(560)에 저장된다.
프로세서(510)에 의한 처리 결과는 불휘발성 메모리(550) 또는 주 기억 장치(560)에 저장된다. 출력 장치들(540)은 불휘발성 메모리(550) 또는 주 기억 장치(560)에 저장된 데이터를 출력한다. 출력 장치들(540)은 디지털 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(540)는 디스플레이 또는 스피커 등을 포함한다.
불휘발성 메모리(550)에는 본 발명에 따른 액세스 방법이 적용될 것이다. 불휘발성 메모리(550)의 신뢰도가 향상됨에 따라 컴퓨팅 시스템(500)의 신뢰도도 이에 비례하여 향상될 것이다.
불휘발성 메모리(550), 그리고/또는 컨트롤러(520)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 불휘발성 메모리(550) 그리고/또는 컨트롤러(520)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(500)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(500)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(500)의 동작 전원을 공급하기 위한 배터리(battery)가 추가로 요구될 것이다.
본 발명에 따른 반도체 메모리 시스템은 SSD(Solid State Disk)에도 적용될 수 있다. 최근 하드디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되는 SSD 제품이 차세대 메모리시장에서 각광을 받고 있다. SSD는 기계적으로 움직이는 하드디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 소비전력도 낮다는 장점을 가진다.
본 발명에 따른 반도체 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 시스템은 모니터링 수단들(모니터링 셀 또는 소거 횟수)를 이용하여 데이터 셀의 특성(문턱 전압) 변화를 검출할 수 있다. 변화된 셀 특성에 따라 액세스 전압을 조절함으로써 액세스 동작의 신뢰성을 향상시킬 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 플래시 메모리 장치의 메모리 셀을 보여주는 단면도이다.
도 2는 도 1에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다.
도 3은 도 2에 도시된 메모리 셀의 문턱 전압이 감소된 경우를 보여주는 다이어그램이다.
도 4는 3-비트 멀티 레벨 셀의 문턱 전압 분포를 보여주는 다이어그램이다.
도 5는 도 4에 도시된 멀티 레벨 셀의 문턱 전압이 감소된 경우를 보여주는 다이어그램이다.
도 6은 본 발명에 따른 반도체 메모리 시스템의 제 1 실시 예를 보여주는 블록도이다.
도 7은 모니터링 셀(M/C)의 문턱 전압을 검출하는 방법을 보여주는 다이어그램이다.
도 8 내지 도 10은 본 발명에 따른 반도체 메모리 시스템의 제 2 내지 제 4 실시 예를 보여주는 블록도이다.
도 11 및 도 12는 도 6, 8, 및 10에 도시된 반도체 메모리 시스템의 액세스 방법을 보여주는 순서도이다.
도 13은 본 발명에 따른 반도체 메모리 시스템을 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

Claims (21)

  1. 복수의 메모리 셀 중에서 하나 또는 그 이상의 메모리 셀에 모니터링 데이터를 저장하는 불휘발성 메모리; 및
    상기 불휘발성 메모리를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절하고,
    상기 메모리 컨트롤러는 파워-온 시, 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절하는 반도체 메모리 시스템.
  2. 삭제
  3. 복수의 메모리 셀 중에서 하나 또는 그 이상의 메모리 셀에 모니터링 데이터를 저장하는 불휘발성 메모리; 및
    상기 불휘발성 메모리를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절하고,
    상기 복수의 메모리 셀은 복수의 블록으로 구분되고, 상기 모니터링 데이터는 상기 블록마다 구비되고,
    상기 메모리 컨트롤러는 상기 모니터링 데이터를 상기 블록 내의 스페어 영역에 저장하고,
    상기 스페어 영역은 상기 블록 내의 에러 발생 확률이 가장 낮은 영역인 것을 특징으로 하는 반도체 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 메모리 컨트롤러는 상기 블록이 읽힐 때, 상기 블록에 대응되는 모니터 링 데이터를 함께 검출하는 반도체 메모리 시스템.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 복수의 메모리 셀 중에서 하나 또는 그 이상의 모니터 셀에 모니터링 데이터를 저장하는 불휘발성 메모리; 및
    상기 불휘발성 메모리를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절하고,
    상기 모니터 셀은 상기 메모리 셀의 복수의 문턱 전압 상태들 중 동일한 하나의 상태를 상기 모니터링 데이터로서 저장하는 반도체 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 메모리 컨트롤러는 상기 문턱 전압 분포를 검출하고, 검출 결과에 따라 상기 바이어스 전압을 조절하는 반도체 메모리 시스템.
  11. 복수의 메모리 셀 중에서 하나 또는 그 이상의 메모리 셀에 모니터링 데이터를 저장하는 불휘발성 메모리; 및
    상기 불휘발성 메모리를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상기 모니터링 데이터를 검출하고, 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절하고,
    상기 모니터링 데이터는 상기 복수의 메모리 셀의 소거 횟수(erase count)에 관한 데이터인 반도체 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 메모리 컨트롤러는 상기 소거 횟수를 검출하고, 검출 결과에 따라 상기 바이어스 전압을 조절하는 반도체 메모리 시스템.
  13. 복수의 메모리 셀 중에서 하나 또는 그 이상의 모니터 셀에 모니터링 데이터를 저장하고, 하나 또는 그 이상의 데이터 셀에 데이터를 저장하는 불휘발성 메모리; 및
    상기 불휘발성 메모리를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상기 데이터 셀의 읽기 오류가 기준 횟수 이상 발생하면, 상기 모니터 셀로부터 상기 모니터링 데이터를 읽고, 상기 모니터링 데이터의 읽기 결과에 따라 바이어스 전압을 조절하는 반도체 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 메모리 컨트롤러는 에러 정정 코드(ECC)를 이용하여 상기 읽기 오류를 검출하는 반도체 메모리 시스템.
  15. 제 13 항에 있어서,
    상기 모니터 셀은 상기 데이터 셀의 복수의 문턱 전압 상태들 중 하나의 상태를 상기 모니터링 데이터로서 저장하는 반도체 메모리 시스템.
  16. 반도체 메모리 시스템의 액세스 방법에 있어서:
    메모리 어레이의 복수의 메모리 셀 중에서 하나 또는 그 이상의 데이터 셀에 데이터를 저장하는 단계;
    상기 메모리 어레이의 상기 복수의 메모리 셀 중에서 하나 또는 그 이상의 모니터 셀에 모니터링 데이터를 저장하는 단계;
    상기 모니터링 데이터를 검출하는 단계; 및
    상기 검출 결과에 따라 상기 데이터 셀에 제공되는 바이어스 전압을 조절하는 단계를 포함하고,
    상기 모니터 셀은 상기 복수의 메모리 셀 중 하나의 페이지의 전체 메모리 셀을 포함하는 방법.
  17. 삭제
  18. 반도체 메모리 시스템의 액세스 방법에 있어서:
    복수의 메모리 셀 중에서 하나 또는 그 이상의 메모리 셀에 모니터링 데이터를 저장하는 단계;
    상기 모니터링 데이터를 검출하는 단계; 및
    상기 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절하는 단계를 포함하고,
    상기 모니터링 데이터를 검출하는 단계는 상기 반도체 메모리 시스템의 파워-온 시에 수행되는 방법.
  19. 반도체 메모리 시스템의 액세스 방법에 있어서:
    복수의 메모리 셀 중에서 하나 또는 그 이상의 메모리 셀에 모니터링 데이터를 저장하는 단계;
    상기 모니터링 데이터를 검출하는 단계; 및
    상기 검출 결과에 따라 상기 복수의 메모리 셀에 제공되는 바이어스 전압을 조절하는 단계를 포함하고,
    상기 복수의 메모리 셀은 복수의 블록으로 구분되고, 상기 모니터링 데이터는 상기 블록마다 구비되고,
    상기 모니터링 데이터는 상기 블록 내의 스페어 영역에 저장되고,
    상기 스페어 영역은 상기 블록 내의 에러 발생 확률이 가장 낮은 영역인 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서,
    상기 블록이 읽힐 때, 상기 블록에 대응되는 모니터링 데이터가 함께 검출되는 것을 특징으로 하는 방법.
  21. 반도체 메모리 시스템의 액세스 방법에 있어서:
    복수의 메모리 셀 중에서 하나 또는 그 이상의 데이터 셀에 데이터를 저장하는 단계;
    상기 복수의 메모리 셀 중에서 하나 또는 그 이상의 모니터 셀에 모니터링 데이터를 저장하는 단계;
    상기 데이터 셀로부터 상기 데이터를 읽는 단계;
    상기 데이터의 읽기 오류가 기준 횟수 이상 발생 시에, 상기 모니터 셀로부터 상기 모니터링 데이터를 읽는 단계; 및
    상기 모니터링 데이터의 읽기 결과에 따라 상기 데이터 셀에 제공되는 바이어스 전압을 조절하는 단계를 포함하는 방법.
KR1020070134342A 2007-12-20 2007-12-20 반도체 메모리 시스템 및 그것의 액세스 방법 KR101498669B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070134342A KR101498669B1 (ko) 2007-12-20 2007-12-20 반도체 메모리 시스템 및 그것의 액세스 방법
TW097149758A TWI518688B (zh) 2007-12-20 2008-12-19 半導體記憶體系統及其存取方法
US12/340,846 US20090164710A1 (en) 2007-12-20 2008-12-22 Semiconductor memory system and access method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070134342A KR101498669B1 (ko) 2007-12-20 2007-12-20 반도체 메모리 시스템 및 그것의 액세스 방법

Publications (2)

Publication Number Publication Date
KR20090066680A KR20090066680A (ko) 2009-06-24
KR101498669B1 true KR101498669B1 (ko) 2015-03-19

Family

ID=40790017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070134342A KR101498669B1 (ko) 2007-12-20 2007-12-20 반도체 메모리 시스템 및 그것의 액세스 방법

Country Status (3)

Country Link
US (1) US20090164710A1 (ko)
KR (1) KR101498669B1 (ko)
TW (1) TWI518688B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11204698B2 (en) 2018-12-11 2021-12-21 SK Hynix Inc. Memory controller to set operating environment of memory device, method of operating the same and storage device including the same

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7764550B2 (en) * 2008-11-25 2010-07-27 Freescale Semiconductor, Inc. Method of programming a non-volatile memory
KR101662273B1 (ko) * 2009-11-27 2016-10-05 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 그것의 마모도 관리 방법
KR20120109203A (ko) * 2011-03-28 2012-10-08 에스케이하이닉스 주식회사 플래시 메모리 장치 및 그의 독출 전압 생성 방법
US9098399B2 (en) 2011-08-31 2015-08-04 SMART Storage Systems, Inc. Electronic system with storage management mechanism and method of operation thereof
US9063844B2 (en) 2011-09-02 2015-06-23 SMART Storage Systems, Inc. Non-volatile memory management system with time measure mechanism and method of operation thereof
KR101799765B1 (ko) 2011-11-21 2017-11-22 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US8719647B2 (en) 2011-12-15 2014-05-06 Micron Technology, Inc. Read bias management to reduce read errors for phase change memory
KR101892038B1 (ko) * 2012-01-30 2018-08-27 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법
US9239781B2 (en) 2012-02-07 2016-01-19 SMART Storage Systems, Inc. Storage control system with erase block mechanism and method of operation thereof
US9671962B2 (en) 2012-11-30 2017-06-06 Sandisk Technologies Llc Storage control system with data management mechanism of parity and method of operation thereof
US9123445B2 (en) 2013-01-22 2015-09-01 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9183137B2 (en) 2013-02-27 2015-11-10 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
US9280412B2 (en) * 2013-03-12 2016-03-08 Macronix International Co., Ltd. Memory with error correction configured to prevent overcorrection
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
US9543025B2 (en) * 2013-04-11 2017-01-10 Sandisk Technologies Llc Storage control system with power-off time estimation mechanism and method of operation thereof
US10546648B2 (en) 2013-04-12 2020-01-28 Sandisk Technologies Llc Storage control system with data management mechanism and method of operation thereof
TWI498898B (zh) * 2013-04-30 2015-09-01 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置
CN104142801B (zh) * 2013-05-09 2017-04-12 群联电子股份有限公司 数据写入方法、存储器控制器与存储器储存装置
US9367353B1 (en) 2013-06-25 2016-06-14 Sandisk Technologies Inc. Storage control system with power throttling mechanism and method of operation thereof
US9244519B1 (en) 2013-06-25 2016-01-26 Smart Storage Systems. Inc. Storage system with data transfer rate adjustment for power throttling
US9146850B2 (en) 2013-08-01 2015-09-29 SMART Storage Systems, Inc. Data storage system with dynamic read threshold mechanism and method of operation thereof
US9448946B2 (en) 2013-08-07 2016-09-20 Sandisk Technologies Llc Data storage system with stale data mechanism and method of operation thereof
US9431113B2 (en) 2013-08-07 2016-08-30 Sandisk Technologies Llc Data storage system with dynamic erase block grouping mechanism and method of operation thereof
US9361222B2 (en) 2013-08-07 2016-06-07 SMART Storage Systems, Inc. Electronic system with storage drive life estimation mechanism and method of operation thereof
US10319460B2 (en) 2013-08-14 2019-06-11 Infineon Technologies Ag Systems and methods utilizing a flexible read reference for a dynamic read window
US9165670B2 (en) * 2013-11-14 2015-10-20 Sandisk Technologies Inc. Data retention detection techniques for a data storage device
US9229806B2 (en) 2013-11-14 2016-01-05 Sandisk Technologies Inc. Block closure techniques for a data storage device
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9472270B2 (en) * 2014-10-24 2016-10-18 Sandisk Technologies Llc Nonvolatile storage reflow detection
KR102473167B1 (ko) * 2015-12-18 2022-12-02 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102529171B1 (ko) 2016-02-26 2023-05-04 삼성전자주식회사 메모리 장치 진단 시스템
CN106293539A (zh) * 2016-08-18 2017-01-04 华为技术有限公司 一种闪存设备的访问方法、装置和系统
US10838831B2 (en) * 2018-05-14 2020-11-17 Micron Technology, Inc. Die-scope proximity disturb and defect remapping scheme for non-volatile memory
US11055167B2 (en) 2018-05-14 2021-07-06 Micron Technology, Inc. Channel-scope proximity disturb and defect remapping scheme for non-volatile memory
KR102632690B1 (ko) * 2019-06-13 2024-02-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
KR20210003633A (ko) * 2019-07-02 2021-01-12 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US11164784B2 (en) 2019-08-22 2021-11-02 Micron Technology, Inc. Open-drain transistor monitoring circuit in a multi-chip package to control power
US11237612B2 (en) 2019-08-22 2022-02-01 Micron Technology, Inc. Charge-sharing capacitive monitoring circuit in a multi-chip package to control power
US10884480B1 (en) 2019-08-22 2021-01-05 Micron Technology, Inc. Current summing monitoring circuit in a multi-chip package to control power
KR102636380B1 (ko) * 2021-09-10 2024-02-15 에스케이키파운드리 주식회사 임베디드 플래시 메모리 및 그의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910008734A (ko) * 1989-10-20 1991-05-31 아오이 죠이치 불휘발성 메모리
KR20030007693A (ko) * 2000-05-26 2003-01-23 인터내셔널 비지네스 머신즈 코포레이션 트랜지스터 어레이에 공급되는 적어도 하나의 바이어스전압을 조절하는 방법, 전압 조절기 회로 및 트랜지스터어레이 소자
KR20040049293A (ko) * 2002-12-05 2004-06-11 샤프 가부시키가이샤 반도체 기억장치 및 메모리 셀 데이터의 보정방법
US20040255090A1 (en) * 2003-06-13 2004-12-16 Guterman Daniel C. Tracking cells for a memory system

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618297B1 (en) * 2002-08-02 2003-09-09 Atmel Corporation Method of establishing reference levels for sensing multilevel memory cell states
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7242618B2 (en) * 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
US7180795B1 (en) * 2005-08-05 2007-02-20 Atmel Corporation Method of sensing an EEPROM reference cell
US7511646B2 (en) * 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US9063181B2 (en) * 2006-12-29 2015-06-23 Electro Industries/Gauge Tech Memory management for an intelligent electronic device
US7525843B2 (en) * 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US7489563B2 (en) * 2007-01-30 2009-02-10 Qimonda Flash Gmbh & Co. Kg Memory device with adaptive sense unit and method of reading a cell array
US7848144B2 (en) * 2008-06-16 2010-12-07 Sandisk Corporation Reverse order page writing in flash memories

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910008734A (ko) * 1989-10-20 1991-05-31 아오이 죠이치 불휘발성 메모리
KR20030007693A (ko) * 2000-05-26 2003-01-23 인터내셔널 비지네스 머신즈 코포레이션 트랜지스터 어레이에 공급되는 적어도 하나의 바이어스전압을 조절하는 방법, 전압 조절기 회로 및 트랜지스터어레이 소자
KR20040049293A (ko) * 2002-12-05 2004-06-11 샤프 가부시키가이샤 반도체 기억장치 및 메모리 셀 데이터의 보정방법
US20040255090A1 (en) * 2003-06-13 2004-12-16 Guterman Daniel C. Tracking cells for a memory system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11204698B2 (en) 2018-12-11 2021-12-21 SK Hynix Inc. Memory controller to set operating environment of memory device, method of operating the same and storage device including the same

Also Published As

Publication number Publication date
US20090164710A1 (en) 2009-06-25
KR20090066680A (ko) 2009-06-24
TWI518688B (zh) 2016-01-21
TW200945348A (en) 2009-11-01

Similar Documents

Publication Publication Date Title
KR101498669B1 (ko) 반도체 메모리 시스템 및 그것의 액세스 방법
KR101678909B1 (ko) 플래시 메모리 시스템 및 그것의 소거 리프레쉬 방법
KR101490426B1 (ko) 불휘발성 메모리 장치 및 그것의 읽기 방법
US8125825B2 (en) Memory system protected from errors due to read disturbance and reading method thereof
JP5296464B2 (ja) 向上した信頼性を有するメモリシステム及びそのウェアレベリング方法
US9564237B2 (en) Nonvolatile memory device and read method thereof
US11194655B2 (en) Storage controller and storage device including the same
US10545691B2 (en) Memory system and method of controlling nonvolatile memory
KR20110097446A (ko) 메모리 시스템 및 그것의 데이터 처리 방법
KR20140103755A (ko) 메모리 컨트롤러 및 그것의 동작 방법, 메모리 컨트롤러를 포함하는 메모리 시스템
KR20090066732A (ko) 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
JP2009104763A (ja) マルチビットフラッシュメモリ装置及びそれのプログラム及び読み出し方法
US11790993B2 (en) Memory system having a non-volatile memory and a controller configured to switch a mode for controlling an access operation to the non-volatile memory
KR20140006596A (ko) 불휘발성 메모리 장치 및 그것의 읽기 방법
US20210089391A1 (en) Memory system and method performed thereby
US11216208B1 (en) Memory system, memory controller, and operation method of memory system
US11656790B2 (en) Memory system, memory controller, and operation method of memory system
US20230195367A1 (en) Memory system, memory controller, and operation method of memory system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee