KR20210003633A - 메모리 시스템 및 이의 동작 방법 - Google Patents

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KR20210003633A
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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로 메모리 시스템은 복수의 반도체 메모리들을 포함하는 메모리 장치; 및 테스트 동작 시 상기 복수의 반도체 메모리들 각각에 대해 테스트 프로그램 동작 및 제1 문턱 전압 분포 모니터링 동작을 수행하도록 상기 메모리 장치를 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 제1 문턱 전압 분포 모니터링 동작 결과 얻어진 제1 모니터링 정보에 기초하여 상기 반도체 메모리들 각각의 동작 성능 파라미터를 설정한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 메모리 셀들의 문턱 전압 분포를 모니터링하여 메모리 장치의 신뢰성 수준을 판단하고, 판단된 신뢰성 수준에 기초하여 메모리 시스템의 성능 파라미터들을 설정하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 반도체 메모리들을 포함하는 메모리 장치; 및 테스트 동작 시 상기 복수의 반도체 메모리들 각각에 대해 테스트 프로그램 동작 및 제1 문턱 전압 분포 모니터링 동작을 수행하도록 상기 메모리 장치를 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 제1 문턱 전압 분포 모니터링 동작 결과 얻어진 제1 모니터링 정보에 기초하여 상기 반도체 메모리들 각각의 동작 성능 파라미터를 설정한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 블록들을 각각 포함하는 복수의 반도체 메모리들로 구성된 메모리 장치; 및 파워 온 동작 시 캠 데이터 리드 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 메모리 장치로부터 수신된 캠 데이터에 기초하여 상기 반도체 메모리들 각각의 동작 성능 파라미터를 설정하는 컨트롤러를 포함하며, 상기 복수의 반도체 메모리들 각각은 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 및 제2 문턱 전압 분포 모니터링 동작을 순차적으로 수행하고, 상기 제1 및 제2 문턱 전압 분포 모니터링 동작 결과 얻어진 모니터링 정보를 상기 복수의 메모리 블록들 중 캠 블록에 상기 캠 데이터로 저장한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 선택된 메모리 블록에 대해 테스트 프로그램 동작 및 제1 문턱 전압 분포 모니터링 동작을 수행하는 단계; 상기 테스트 프로그램 동작을 수행한 상기 선택된 메모리 블록에 대해 테스트 소거 동작 및 제2 문턱 전압 분포 모니터링 동작을 수행하는 단계; 상기 제1 문턱 전압 분포 모니터링 동작 결과 및 상기 제2 문턱 전압 분포 모니터링 동작 결과에 기초하여 상기 선택된 메모리 블록의 동작 성능 파라미터를 설정하는 단계; 및 상기 선택된 메모리 블록의 제반 동작 시 상기 동작 성능 파라미터를 참조하여 상기 제반 동작을 수행하는 단계를 포함한다.
본 기술은 테스트 프로그램 및 테스트 소거 동작을 수행한 후 메모리 셀들의 문턱 전압 분포를 모니터링하고, 모니터링 결과에 기초하여 반도체 메모리들의 신뢰성 수준을 판단할 수 있다. 또한 반도체 메모리들의 신뢰성 수준에 기초하여 메모리 시스템의 성능 파라미터들을 조절함으로써 메모리 시스템의 신뢰성 및 수명을 개선시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 7은 메모리 셀들의 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
도 8은 본 발명의 일 실시 예에 따른 제1 문턱 전압 분포 모니터링 동작을 설명하기 위한 문턱 전압 분포도이다.
도 9는 본 발명의 다른 실시 예에 따른 제1 문턱 전압 분포 모니터링 동작을 설명하기 위한 문턱 전압 분포도이다.
도 10은 솔리드 프로그램 상태로 프로그램된 메모리 셀들에 대한 테스트 소거 동작을 설명하기 위한 문턱 전압 분포도이다.
도 11은 본 발명의 일 실시 예에 따른 제2 문턱 전압 분포 모니터링 동작을 설명하기 위한 문턱 전압 분포도이다.
도 12는 본 발명의 다른 실시 예에 따른 제2 문턱 전압 분포 모니터링 동작을 설명하기 위한 문턱 전압 분포도이다.
도 13은 본 발명의 실시 예에 따른 반도체 메모리들의 테스트 동작을 설명하기 위한 순서도이다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200), 및 호스트(Host; 1300)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리(Memory; 100)들을 포함한다. 복수의 반도체 메모리(100)들은 복수의 그룹들로 분할될 수 있다. 본 발명의 실시 예에서는 호스트(1300)가 메모리 시스템(1000)에 포함되는 것으로 도시 및 설명하였으나, 메모리 시스템(1000)이 컨트롤러(1200) 및 메모리 장치(1100)만을 포함하고, 호스트(1300)는 메모리 시스템(1000)의 외부에 배치되는 것으로 구성될 수도 있다.
도 1에서, 메모리 장치(1100)의 복수의 그룹들은 각각 제1 내지 제n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(100)는 도 3을 참조하여 후술하도록 한다.
반도체 메모리(100)들로 구성된 복수의 그룹 각각은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(1300)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1300)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1300)로부터 수신되는 호스트 커맨드(Host_CMD)에 응답하여 메모리 장치(1100)의 리드(read), 라이트(write), 이레이즈(erase), 그리고 백그라운드(background) 동작을 제어하도록 구성된다. 라이트 동작 시 호스트(1300)는 호스트 커맨드(Host_CMD)와 함께 데이터와 어드레스를 전송하고, 리드 동작 시 호스트 커맨드(Host_CMD)와 함께 어드레스를 전송할 수 있다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1300) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
본 발명의 실시 예에 따른 컨트롤러(1200)는 호스트(1300)의 테스트 동작 요청에 응답하여 복수의 반도체 메모리(100)들에 대한 테스트 프로그램 동작 및 테스트 소거 동작을 수행하도록 메모리 장치(1100)를 제어할 수 있다. 또한 테스트 프로그램 동작 후 제1 문턱 전압 분포 모니터링 동작을 수행하고, 테스트 소거 동작 후 제2 문턱 전압 분포 모니터링 동작을 수행하도록 메모리 장치(1100)를 제어하여, 복수의 반도체 메모리(100)들 각각에 포함된 복수의 메모리 블록들의 신뢰성 수준을 판단한다. 컨트롤러(1200)는 판단된 신뢰성 수준에 기초하여 복수의 반도체 메모리(100)들 각각에 포함된 복수의 메모리 블록들의 동작 성능 파라미터를 설정 및 재설정할 수 있다. 예를 들어, 컨트롤러(1200)는 제1 문턱 전압 분포 모니터링 동작 결과 및 제2 문턱 전압 분포 모니터링 동작 결과에 기초하여 복수의 반도체 메모리(100)들 각각에 포함된 복수의 메모리 블록(11)들 각각을 적어도 2개 이상의 신뢰성 등급으로 구분하여 분류하고, 복수의 메모리 블록(11)들 각각의 동작 성능 파라미터를 분류된 신뢰성 등급에 기초하여 설정 및 재설정할 수 있다. 동작 성능 파라미터는 대응하는 메모리 블록의 가비지 컬렉션(garbage collection) 동작 주기, 각 프로그램 상태에 대응하는 문턱 전압 분포 위치, 최대 이레이즈 카운트 스펙, 리드 리클레임(read reclaim) 주기, 리드 리트라이(read retry) 동작 시 사용되는 리드 전압 개수 등을 포함할 수 있다. 예를 들어 신뢰성 수준이 높은 등급일 경우, 가비지 컬렉션 동작 주기, 최대 이레이즈 카운트 스펙, 및 리드 리클레임 주기를 증가시키고, 리드 리트라이 동작 시 사용되는 리드 전압 개수를 감소시켜 설정할 수 있다. 또한 신뢰성 수준이 낮은 등급일 경우, 가비지 컬렉션 동작 주기, 최대 이레이즈 카운트 스펙, 및 리드 리클레임 주기를 감소시키고, 리드 리트라이 동작 시 사용되는 리드 전압 개수를 감소시키며, 복수의 프로그램 상태들 중 상대적으로 높은 문턱 전압 분포를 가지는 프로그램 상태의 문턱 전압 분포를 상향시키고, 상대적으로 낮은 문턱 전압 분포를 가지는 프로그램 상태의 문턱 전압 분포를 하향시켜 설정할 수 있다.
본 발명의 다른 실시 예에 따른 컨트롤러(1200)는 메모리 시스템(1000)의 파워 온 동작 시 메모리 장치(1100)의 복수의 반도체 메모리(100) 각각에 저장된 캠 데이터를 리드하고, 리드된 캠 데이터에 포함된 문턱 전압 분포 모니터링 정보에 기초하여 복수의 반도체 메모리(100)들 각각의 신뢰성 수준을 판단한다. 컨트롤러(1200)는 판단된 신뢰성 수준에 기초하여 복수의 반도체 메모리(100)들의 동작 성능 파라미터를 설정 및 재설정할 수 있다. 동작 성능 파라미터는 대응하는 메모리 블록의 가비지 컬렉션 동작 주기, 각 프로그램 상태에 대응하는 문턱 전압 분포 위치, 최대 이레이즈 카운트 스펙, 리드 리클레임 주기, 리드 리트라이 동작 시 사용되는 리드 전압 개수 등을 포함할 수 있다. 복수의 반도체 메모리(100)들 각각은 메모리 시스템(1000)으로 패키징되기 이전의 웨이퍼 레벨에서 테스트 프로그램 동작 및 테스트 소거 동작을 수행한다. 복수의 반도체 메모리(100)들 각각은 테스트 프로그램 동작 후 제1 문턱 전압 분포 모니터링 동작을 수행하고, 테스트 소거 동작 후 제2 문턱 전압 분포 모니터링 동작을 수행하여 문턱 전압 분포 모니터링 정보를 생성하고, 생성된 모니터링 정보를 해당 반도체 메모리(100)의 캠 블록에 저장시킨다.
호스트(1300)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1300)는 메모리 시스템(1000)의 쓰기 동작, 읽기 동작, 소거 동작 등을 호스트 커맨드(Host_CMD)를 통해 요청할 수 있다. 호스트(1300)는 메모리 장치(1100)의 쓰기 동작을 위해 쓰기 커맨드에 해당하는 호스트 커맨드(Host_CMD), 데이터, 어드레스를 컨트롤러(1200)로 전송하고, 읽기 동작을 위해 읽기 커맨드에 해당하는 호스트 커맨드(Host_CMD) 및 어드레스를 컨트롤러(1200)로 전송할 수 있다. 이때 어드레스는 논리 어드레스(logical address)일 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래쉬 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래쉬 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리(100)에 데이터를 저장하도록 구성되는 저장 장치를 포함한다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 컨트롤러(1200)는 호스트 제어 회로(1210), 프로세서(1220), 버퍼 메모리(1230), 메모리 성능 제어 블록(1240), 에러 정정 회로(1250), 플래쉬 제어 회로(1260), 및 버스(1270)를 포함할 수 있다.
버스(1270)는 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 제어 회로(1210)는 도 1의 호스트(1300)와 버퍼 메모리(1230) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어 회로(1210)는 호스트(1300)로부터 입력된 데이터를 버퍼 메모리(1230)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어 회로(1210)는 버퍼 메모리(1230)에 버퍼링(buffering)된 데이터를 호스트(1300)로 출력하는 동작을 제어할 수 있다.
호스트 제어 회로(1210)는 호스트 인터페이스를 포함하여 구성될 수 있다.
프로세서(1220)는 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1220)는 호스트 제어 회로(1210)를 통해 도 1의 호스트(1300)와 통신하고, 플래쉬 제어 회로(1260)를 통해 도 1의 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서(1220)는 버퍼 메모리(1230)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼(buffer)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다. 프로세서(1220)는 호스트(1300)로부터 수신되는 복수의 호스트 커맨드들을 우선 순위에 따라 재정렬하여 커맨드 큐를 생성하여 플래쉬 제어 회로(1260)를 제어할 수 있다. 프로세서(1220)는 플래쉬 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함, 1221)을 포함하여 구성될 수 있다.
플래쉬 변환 계층(1221)은 펌웨어는 버퍼 메모리(1230) 또는 프로세서(1220)와 직접적으로 연결되는 추가적인 메모리(미도시) 또는 프로세서(1220) 내의 저장 공간에 저장될 수 있다. 플래쉬 변환 계층(1221)은 라이트 동작 시 도 1의 호스트(1300)로부터 입력된 어드레스(예를 들어 논리 어드레스(logical address))에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 또한 플래쉬 변환 계층(1221)은 리드 동작시 호스트(1300)로부터 입력된 논리 어드레스에 맵핑된 물리 어드레스를 확인한다.
플래쉬 변환 계층(1221)은 호스트(1300)로부터 수신되는 테스트 동작에 대응하는 호스트 커맨드에 응답하여 메모리 장치(도 1의 1100)가 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 제2 문턱 전압 분포 모니터링 동작을 순차적으로 수행하도록 플래쉬 제어 회로(1260)를 제어할 수 있다.
버퍼 메모리(1230)는 프로세서(1220)의 동작 메모리, 캐시 메모리 또는 버퍼로 사용될 수 있다. 버퍼 메모리(1230)는 프로세서(1220)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 버퍼 메모리(1230)는 프로세서(1220)에 의해 처리되는 데이터를 저장할 수 있다.
버퍼 메모리(1230)는 쓰기 버퍼(1231) 및 읽기 버퍼(1232)를 포함하여 구성될 수 있다. 쓰기 버퍼(1231)는 호스트(1300)로부터 라이트 동작 시 수신되는 데이터를 임시 저장한 후 라이트 동작에 대응하는 내부 커맨드가 메모리 장치(1100)로 전송될 때 임시 저장된 데이터를 메모리 장치(1100)로 전송한다. 읽기 버퍼(1232)는 리드 동작 시 메모리 장치(1100)로부터 수신되는 데이터를 임시 저장한 후 임시 저장된 데이터를 호스트(1300)로 전송한다.
버퍼 메모리(1230)는 SRAM(Static RAM) 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
메모리 성능 제어 블록(1240)은 메모리 장치(도 1의 1100)의 제1 문턱 전압 분포 모니터링 동작의 결과 및 제2 문턱 전압 분포 모니터링 동작 결과에 기초하여 메모리 장치(1100)에 포함된 복수의 메모리 블록들의 동작 성능 파라미터를 설정 또는 재설정한다. 즉, 메모리 성능 제어 블록(1240)은 제1 및 제2 문턱 전압 분포 모니터링 동작 결과에 기초하여 각 메모리 블록의 신뢰성 수준을 복수의 신뢰성 등급 중 어느 하나로 판단하여 분류하고, 복수의 메모리 블록(11)들 각각의 동작 성능 파라미터를 분류된 신뢰성 등급에 기초하여 설정 및 재설정할 수 있다. 동작 성능 파라미터는 대응하는 메모리 블록의 가비지 컬렉션 동작 주기, 각 프로그램 상태에 대응하는 문턱 전압 분포 위치, 최대 이레이즈 카운트 스펙, 리드 리클레임 주기, 리드 리트라이 동작 시 사용되는 리드 전압 개수 등을 포함할 수 있다. 설정 또는 재설정된 메모리 블록의 동작 성능 파라미터는 해당 메모리 블록의 제반 동작 시 활용되는 것이 바람직하다, 즉, 프로세서(1220)는 해당 메모리 블록의 제반 동작 시 해당 메모리 블록의 동작 성능 파라미터를 확인하고, 동작 성능 파라미터에 기초하여 해당 메모리 블록의 제반 동작을 제어하는 것이 바람직하다. 예를 들어 프로세서(1220)는 동작 성능 파라미터에 기초하여 해당 메모리 블록의 가비지 컬렉션 및 리드 리클레임 동작을 제어할 수 있으며, 해당 메모리 블록의 프로그램 동작 시 프로그램 상태에 대응하는 문턱 전압 분포에 기초하여 프로그램 검증 레벨을 조절하고, 리드 동작 시 리드 리트라이 전압 개수를 설정하고, 해당 메모리 블록의 최대 이레이즈 카운트 개수를 조절하여 배드 블록 처리 여부 등을 결정할 수 있다.
다른 실시 예로써, 메모리 성능 제어 블록(1240)은 메모리 시스템(1000)의 파워 온 동작 시 메모리 장치(1100)로부터 리드된 캠 데이터를 수신하고, 수신된 캠 데이터에 포함된 문턱 전압 분포 모니터링 정보에 기초하여 메모리 장치(1100)에 포함된 복수의 반도체 메모리(도 1의 100)들 각각의 신뢰성 수준을 판단을 복수의 신뢰성 등급 중 어느 하나로 판단하여 분류하고, 복수의 메모리 블록(11)들 각각의 동작 성능 파라미터를 분류된 신뢰성 등급에 기초하여 설정 및 재설정할 수 있다. 동작 성능 파라미터는 대응하는 메모리 블록의 가비지 컬렉션 동작 주기, 각 프로그램 상태에 대응하는 문턱 전압 분포 위치, 최대 이레이즈 카운트 스펙, 리드 리클레임 주기, 리드 리트라이 동작 시 사용되는 리드 전압 개수 등을 포함할 수 있다. 설정 또는 재설정된 반도체 메모리의 동작 성능 파라미터는 해당 반도체 메모리의 제반 동작 시 활용되는 것이 바람직하다, 즉, 프로세서(1220)는 해당 반도체 메모리의 제반 동작 시 해당 반도체 메모리의 동작 성능 파라미터를 확인하고, 동작 성능 파라미터에 기초하여 해당 반도체 메모리의 제반 동작을 제어하는 것이 바람직하다. 예를 들어 프로세서(1220)는 동작 성능 파라미터에 기초하여 해당 반도체 메모리에 포함된 복수의 메모리 블록들의 가비지 컬렉션 및 리드 리클레임 동작을 제어할 수 있으며, 해당 반도체 메모리의 프로그램 동작 시 프로그램 상태에 대응하는 문턱 전압 분포에 기초하여 프로그램 검증 레벨을 조절하고, 리드 동작 시 리드 리트라이 전압 개수를 설정하고, 해당 반도체 메모리에 포함된 메모리 블록들의 최대 이레이즈 카운트 개수를 조절하여 배드 블록 처리 여부 등을 결정할 수 있다.
예시적으로, 메모리 성능 제어 블록(1240)은 프로세서(1220)의 구성 요소로서 프로세서(1220)에 포함될 수 있다.
에러 정정 회로(1250)는 에러 정정을 수행할 수 있다. 에러 정정 회로(1250)는 플래쉬 제어 회로(1260)를 통해 도 1의 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 플래쉬 제어 회로(1260)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정 회로(1250)는 메모리 장치(1100)로부터 플래쉬 제어 회로(1260)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 에러 정정 회로(1250)는 복수의 ECC(Error Correction Code) 회로 중 하나로 구성될 수 있으며, 복수의 ECC 회로는 서로 상이한 에러 정정 능력을 가질 수 있다. 즉, 복수의 ECC 회로마다 서로 상이한 최대 에러 허용 비트 수를 갖는다. 또한 에러 정정 회로(1250)는 리드 동작 시 메모리 장치(1100)로부터 수신되는 데이터의 에러 비트를 검출하여 카운트할 수 있으며, 카운트된 에러 비트 수를 프로세서(1220)로 전송할 수 있다.
예시적으로, 에러 정정 회로(1250)는 플래쉬 제어 회로(1260)의 구성 요소로서 플래쉬 제어 회로(1260)에 포함될 수 있다.
플래쉬 제어 회로(1260)는 프로세서(1220)에서 생성된 커맨드 큐에 응답하여 메모리 장치(1100)를 제어하기 위한 내부 커맨드를 생성하여 출력한다. 플래쉬 제어 회로(1260)는 라이트 동작 시 버퍼 메모리(1230)의 쓰기 버퍼(1231)에 버퍼링(buffering)된 데이터를 메모리 장치(1100)에 전송하여 쓰기 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어 회로(1260)는 리드 동작시 커맨드 큐에 응답하여 메모리 장치(1100)로부터 리드된 데이터를 버퍼 메모리(1230)의 읽기 버퍼(1232)에 버퍼링(buffering) 하는 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어 회로(1260)는 테스트 동작시 커맨드 큐에 응답하여 메모리 장치(1100)가 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 및 제2 문턱 전압 분포 모니터링 동작을 수행하도록 제어하고, 메모리 장치(1100)로부터 제1 문턱 전압 분포 모니터링 동작 및 제2 문턱 전압 분포 모니터링 동작 결과를 수신하여 메모리 성능 제어 블록(1240)으로 전송할 수 있다.
플래쉬 제어 회로(1260)는 플래쉬 인터페이스를 포함하여 구성될 수 있다.
도 3은 도 1의 반도체 메모리(100)를 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 메모리(100)는 데이터가 저장되는 메모리 셀 어레이(10)를 포함할 수 있다. 반도체 메모리(100)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 반도체 메모리(100)는 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(10)는 메모리 블록(MB1~MBk; 11 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 11)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 선택 라인(first select line), 제2 선택 라인(second select line), 상기 제1 및 제2 선택 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 선택 라인과 워드 라인들 사이, 제2 선택 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인일 수 있고, 제2 선택 라인은 드레인 선택 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 선택 라인들 및 소스 라인들(SL; source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 11)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk; 11)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 11)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다. 본 발명의 실시 예에서는 다수의 메모리 블록(MB1~MBk; 11)들 중 적어도 어느 하나의 메모리 블록(예를 들어 MB1)을 캠(CAM;Contents Addressable Memory) 블록으로 정의할 수 있으며, 캠 블록은 반도체 메모리의 테스트 프로그램 동작 및 테스트 소거 동작 후 수행되는 제1 및 제2 문턱 전압 분포 모니터링 동작 결과 얻어진 문턱 전압 분포 모니터링 정보를 포함하는 캠 데이터가 저장될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(11)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 또한 주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(11)의 제1 및 제2 문턱 전압 분포 모니터링 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드, 소거 및 문턱 전압 모니터링 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압, 모니터링 리드 전압 및 선택 트랜지스터 동작 전압을 생성할 수 있다.
로우 디코더(row decoder; 220)는 제어 신호들(AD_signals)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(11)에 연결된 로컬 라인들(LL)에 전달할 수 있다. 예를 들어 로우 디코더(220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 동작 전압들(예를 들어 프로그램 전압, 검증 전압, 패스 전압, 모니터링 리드 전압 등)을 로컬 라인들(LL) 중 워드 라인들에 선택적으로 인가할 수 있다.
로우 디코더(220)는 프로그램 전압 인가 동작 시 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 프로그램 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다. 또한 로우 디코더(220)는 리드 동작 시 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다. 또한 로우 디코더(220)는 문턱 전압 모니터링 동작 시 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 모니터링 리드 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm; 231)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하거나, 리드 동작, 검증 동작 또는 문턱 전압 모니터링 동작 시 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 컨트롤러(도 1의 1200)로부터 전달받은 내부 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(10)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고, 소스 라인(SL)에 인가되는 전압을 제어할 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 인가되는 소스 라인 전압을 제어할 수 있다.
제어 로직(300)은 내부 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 제어 신호들(AD_signals), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(11)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들(WL1~WL16)이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(11)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(11)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11)을 포함할 수 있다. 메모리 블록(11)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(11) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11~ST1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(11)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 7은 메모리 셀들의 문턱 전압 분포를 설명하기 위한 문턱 전압 분포도이다.
도 8은 본 발명의 일 실시 예에 따른 제1 문턱 전압 분포 모니터링 동작을 설명하기 위한 문턱 전압 분포도이다.
도 9는 본 발명의 다른 실시 예에 따른 제1 문턱 전압 분포 모니터링 동작을 설명하기 위한 문턱 전압 분포도이다.
도 10은 솔리드 프로그램 상태로 프로그램된 메모리 셀들에 대한 테스트 소거 동작을 설명하기 위한 문턱 전압 분포도이다.
도 11은 본 발명의 일 실시 예에 따른 제2 문턱 전압 분포 모니터링 동작을 설명하기 위한 문턱 전압 분포도이다.
도 12는 본 발명의 다른 실시 예에 따른 제2 문턱 전압 분포 모니터링 동작을 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 12를 참조하여, 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
호스트(1300)로부터 테스트 동작에 대응하는 호스트 커맨드(Host_CMD)가 컨트롤러(1200)에 수신되면(S610), 컨트롤러(1200)의 프로세서(1220)는 테스트 동작에 대응하는 커맨드 큐를 생성한다. 커맨드 큐는 테스트 동작 중 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 및 제2 문턱 전압 분포 모니터링 동작에 대응하는 커맨드가 큐잉되어 있는 것이 바람직하다. 플래쉬 제어 회로(1260)는 프로세서(1220)에서 생성된 커맨드 큐에 응답하여 메모리 장치(1100)의 테스트 동작을 제어하기 위한 내부 커맨드(CMD)를 생성하여 출력한다.
메모리 장치(1100)의 복수의 반도체 메모리(100)들 각각은 내부 커맨드(CMD)에 응답하여 테스트 프로그램 동작을 수행한다(S620).
본 발명의 실시 예에서는 반도체 메모리(100)들이 트리플 레벨 셀(TLC: Triple Level Cell) 방식으로 프로그램 가능한 경우를 일예로 설명하도록 한다. 트리플 레벨 셀(TLC) 방식은 도 7과 같이 소거 상태(P0) 및 복수의 프로그램 상태들(P1 내지 P7)의 문턱 전압 분포를 가지도록 메모리 셀들을 프로그램할 수 있다.
복수의 반도체 메모리(100)들 각각은 복수의 프로그램 상태들(P1 내지 P7) 중 어느 하나의 프로그램 상태를 솔리드 프로그램 상태(Solid program state; SPT)로 정의한다. 본 발명의 실시 예에서는 프로그램 상태(P5)를 솔리드 프로그램 상태(SPT)로 정의하여 설명하도록 한다. 테스트 프로그램 동작 시 복수의 반도체 메모리(100)들 각각은 복수의 메모리 블록들(MB1~MBk)에 포함된 메모리 셀들을 솔리드 프로그램 상태(SPT)로 프로그램한다. 즉, 메모리 장치(1100)에 포함된 모든 반도체 메모리(100)들 각각은 모든 메모리 블록들(MB1~MBk)에 포함된 메모리 셀들을 솔리드 프로그램 상태(SPT)로 프로그램한다.
메모리 장치(1100)의 복수의 반도체 메모리(100)들 각각은 내부 커맨드(CMD)에 응답하여 테스트 프로그램 동작 후 제1 문턱 전압 분포 모니터링 동작을 수행한다(S630).
반도체 메모리(100)에 포함된 메모리 셀들은 솔리드 프로그램 상태(SPT)로 프로그램된 후, 일부 메모리 셀들이 도 8과 같이 문턱 전압이 상승할 수 있다. 이러한 메모리 셀들은 리드 동작 시 다른 프로그램 상태로 리드되어 반도체 메모리(100)의 신뢰성을 저하시킬 수 있다. 제1 문턱 전압 분포 모니터링 동작은 테스트 프로그램 동작(S620) 후 정상적인 솔리드 프로그램 상태(SPT)의 문턱 전압 분포보다 상향된 문턱 전압을 가지는 메모리 셀들을 체크하는 동작이다.
도 3 및 도 8을 참조하여 본 발명의 일 실시 예에 따른 제1 문턱 전압 분포 모니터링 동작을 설명하면 다음과 같다.
먼저 선택된 물리 페이지(PPG)에 대한 제1 문턱 전압 분포 모니터링 동작을 수행한다. 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제1 모니터링 리드 전압(1st MR) 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제1 모니터링 리드 전압(1st MR)을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제1 모니터링 리드 전압(1st MR)은 정상적인 솔리드 프로그램 상태(SPT)의 가장 높은 문턱 전압과 동일한 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
이 후, 다음 물리 페이지(PPG)에 대해 상술한 제1 문턱 전압 분포 모니터링 동작을 수행한다.
상술한 방식으로 메모리 블록에 포함된 모든 물리 페이지에 대한 제1 문턱 전압 분포 모니터링 동작을 수행하여 선택된 메모리 블록 내에 포함된 다수의 메모리 셀들 중 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출한다.
상술한 제1 문턱 전압 분포 모니터링 동작은 반도체 메모리(100)에 포함된 모든 메모리 블록들(11)에 대해 수행할 수 있으며, 메모리 블록들(11) 각각의 검출된 메모리 셀들의 수에 대한 정보를 컨트롤러(1200)로 출력할 수 있다.
도 3 및 도 8을 참조하여 본 발명의 다른 실시 예에 따른 제1 문턱 전압 분포 모니터링 동작을 설명하면 다음과 같다.
선택된 물리 페이지(PPG)에 대한 제1 문턱 전압 분포 모니터링 동작을 수행한다. 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제1 모니터링 리드 전압(1st MR) 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제1 모니터링 리드 전압(1st MR)을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제1 모니터링 리드 전압(1st MR)은 정상적인 솔리드 프로그램 상태(SPT)의 가장 높은 문턱 전압과 동일한 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
이 후, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제2 모니터링 리드 전압(2nd MR) 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제2 모니터링 리드 전압(2nd MR)을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제2 모니터링 리드 전압(2nd MR)은 제1 모니터링 리드 전압(1st MR) 보다 높은 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제2 모니터링 리드 전압(2nd MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제2 모니터링 리드 전압(2nd MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수와 제2 모니터링 리드 전압(2nd MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 기초로하여 문턱 전압이 상승된 메모리 셀들 중 최대 문턱 전압을 가지는 메모리 셀의 문턱 전압(end point(right))을 계산한다. 즉, 솔리드 프로그램 상태로 프로그램된 메모리 셀들의 문턱 전압 분포 중 라이트 테일 값을 계산한다. 예를 들어 제1 모니터링 리드 전압(1st MR)에서 제2 모니터링 리드 전압(2nd MR)의 전압까지의 전압 차이 값과 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수와 제2 모니터링 리드 전압(2nd MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수의 차이 값을 기초로 하여 최대 문턱 전압 값(end point(right))을 계산한다.
본 발명의 실시 예에서는 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수와 제2 모니터링 리드 전압(2nd MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 기초로하여 문턱 전압이 상승된 메모리 셀들 중 최대 문턱 전압을 가지는 메모리 셀의 문턱 전압을 계산하였으나, 최대 문턱 전압 값의 정확도를 높이기 위하여 정상적인 솔리드 프로그램 상태(SPT)의 가장 높은 문턱 전압과 같은 전압 및 이보다 높은 적어도 2개 이상의 모니터링 리드 전압을 이용하여 제1 문턱 전압 모니터링 동작을 수행할 수 있다.
이 후, 다음 물리 페이지(PPG)에 대해 상술한 제1 문턱 전압 분포 모니터링 동작을 수행한다.
상술한 방식으로 메모리 블록에 포함된 모든 물리 페이지에 대한 제1 문턱 전압 분포 모니터링 동작을 수행하여 선택된 메모리 블록 내에 포함된 다수의 메모리 셀들 중 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들 중 가장 높은 문턱 전압을 가지는 메모리 셀의 문턱 전압 값을 계산하여 측정할 수 있다.
상술한 제1 문턱 전압 분포 모니터링 동작은 반도체 메모리(100)에 포함된 모든 메모리 블록들(11)에 대해 수행할 수 있으며, 메모리 블록들(11) 각각의 검출된 메모리 셀들의 수 및 최대 문턱 전압 값에 대한 정보를 컨트롤러(1200)로 출력할 수 있다.
도 3 및 도 9를 참조하여 본 발명의 또 다른 실시 예에 따른 제1 문턱 전압 분포 모니터링 동작을 설명하면 다음과 같다.
선택된 물리 페이지(PPG)에 대한 제1 문턱 전압 분포 모니터링 동작을 수행한다. 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제1 모니터링 리드 전압(1st MR) 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제1 모니터링 리드 전압(1st MR)을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제1 모니터링 리드 전압(1st MR)은 정상적인 솔리드 프로그램 상태(SPT)의 가장 높은 문턱 전압과 동일한 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
이 후, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제2 모니터링 리드 전압(2nd MR) 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제2 모니터링 리드 전압(2nd MR)을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제2 모니터링 리드 전압(2nd MR)은 제1 모니터링 리드 전압(1st MR) 보다 스텝 전압(△V)만큼 높은 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제2 모니터링 리드 전압(2nd MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제2 모니터링 리드 전압(2nd MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
제2 모니터링 리드 전압(2nd MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수가 설정 수(예를 들어 1)보다 클 경우, 제2 모니터링 리드 전압(2nd MR)보다 스텝 전압(△V)만큼 높은 제3 모니터링 리드 전압(3rd MR)을 선택된 워드라인에 인가하고, 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 제3 모니터링 리드 전압(3rd MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출한다.
이와 같이 모니터링 리드 전압을 스텝 전압(△V)만큼 점차 상승시켜 인가하고(예를 들어, 1st MR~6th MR), 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 인가된 모니터링 리드 전압보다 높은 문턱 전압을 가지는 메모리 셀들의 수가 설정 수 이하일 때 인가된 모니터링 리드 전압(예를 들어 6th MR)을 해당 페이지의 최대 문턱 전압 값(end point(right))으로 결정한다.
이 후, 다음 물리 페이지(PPG)에 대해 상술한 제1 문턱 전압 분포 모니터링 동작을 수행하여 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 수와 최대 문턱 전압 값(end point(right))을 검출한다.
상술한 방식으로 메모리 블록에 포함된 모든 물리 페이지에 대한 제1 문턱 전압 분포 모니터링 동작을 수행하여 선택된 메모리 블록 내에 포함된 다수의 메모리 셀들 중 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들 중 가장 높은 문턱 전압을 가지는 메모리 셀의 문턱 전압 값을 측정할 수 있다.
상술한 제1 문턱 전압 분포 모니터링 동작은 반도체 메모리(100)에 포함된 모든 메모리 블록들(11)에 대해 수행할 수 있으며, 메모리 블록들(11) 각각의 검출된 메모리 셀들의 수 및 최대 문턱 전압 값에 대한 정보를 컨트롤러(1200)로 출력할 수 있다.
도 6의 제1 문턱 전압 분포 모니터링 동작(S630)을 수행한 후, 메모리 장치(1100)의 복수의 반도체 메모리(100)들 각각은 내부 커맨드(CMD)에 응답하여 각 메모리 블록의 테스트 소거 동작을 수행한다(S640).
테스트 소거 동작은 도 10과 같이 솔리드 프로그램 상태(SPT)의 메모리 셀들을 소프트 이레이즈 상태(Soft erase state;SET)로 소거시키는 동작일 수 있다. 소프트 이레이즈 상태(SET)는 솔리드 프로그램 상태(SPT)보다 낮은 문턱 전압 분포를 가지며, 0V 보다 높은 문턱 전압 분포를 가질 수 있다.
테스트 소거 동작은 반도체 메모리의 일반적인 소거 동작시 사용되는 소거 전압보다 낮은 소거 전압을 선택된 메모리 블록의 소스 라인(SL)에 인가하여 수행할 수 있다, 예를 들어 일반적인 노멀 소거 동작 시 소스 라인(SL)에 18V의 소거 전압이 인가될 경우, 테스트 소거 동작 시 소스 라인(SL)에 9V의 소거 전압이 인가될 수 있다.
메모리 장치(1100)의 복수의 반도체 메모리(100)들 각각은 내부 커맨드(CMD)에 응답하여 각 메모리 블록의 제2 문턱 전압 분포 모니터링 동작을 수행한다(S650).
반도체 메모리(100)에 포함된 메모리 셀들은 소프트 이레이즈 상태(SET)로 테스트 소거된 후, 일부 메모리 셀들이 도 11과 같이 문턱 전압이 정상적인 소프트 이레이즈 상태(SET)보다 하강할 수 있다. 이러한 메모리 셀들은 이레이지 동작 시 문턱 전압 분포가 다른 메모리 셀들보다 더욱 하향되어 다음 프로그램 동작 시 정상적인 상태로 프로그램되지 않아 반도체 메모리(100)의 신뢰성을 저하시킬 수 있다. 제2 문턱 전압 분포 모니터링 동작은 테스트 소거 동작(S640) 후 정상적인 소프트 이레이즈 상태(SET)의 문턱 전압 분포보다 하향된 문턱 전압을 가지는 메모리 셀들을 체크하는 동작이다.
도 3 및 도 11을 참조하여 본 발명의 일 실시 예에 따른 제2 문턱 전압 분포 모니터링 동작을 설명하면 다음과 같다.
먼저 선택된 물리 페이지(PPG)에 대한 제2 문턱 전압 분포 모니터링 동작을 수행한다. 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제1 모니터링 리드 전압(1st MR') 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제1 모니터링 리드 전압(1st MR')을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제1 모니터링 리드 전압(1st MR')은 정상적인 소프트 이레이즈 상태(SET)의 가장 낮은 문턱 전압과 동일한 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
이 후, 다음 물리 페이지(PPG)에 대해 상술한 제2 문턱 전압 분포 모니터링 동작을 수행한다.
상술한 방식으로 메모리 블록에 포함된 모든 물리 페이지에 대한 제2 문턱 전압 분포 모니터링 동작을 수행하여 선택된 메모리 블록 내에 포함된 다수의 메모리 셀들 중 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들을 검출한다.
상술한 제2 문턱 전압 분포 모니터링 동작은 반도체 메모리(100)에 포함된 모든 메모리 블록들(11)에 대해 수행할 수 있으며, 메모리 블록들(11) 각각의 검출된 메모리 셀들의 수에 대한 정보를 컨트롤러(1200)로 출력할 수 있다.
도 3 및 도 11을 참조하여 본 발명의 다른 실시 예에 따른 제2 문턱 전압 분포 모니터링 동작을 설명하면 다음과 같다.
선택된 물리 페이지(PPG)에 대한 제2 문턱 전압 분포 모니터링 동작을 수행한다. 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제1 모니터링 리드 전압(1st MR') 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제1 모니터링 리드 전압(1st MR')을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제1 모니터링 리드 전압(1st MR')은 정상적인 소프트 이레이즈 상태(SET)의 가장 낮은 문턱 전압과 동일한 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
이 후, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제2 모니터링 리드 전압(2nd MR') 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제2 모니터링 리드 전압(2nd MR')을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제2 모니터링 리드 전압(2nd MR')은 제1 모니터링 리드 전압(1st MR') 보다 낮은 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제2 모니터링 리드 전압(2nd MR')보다 높은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제2 모니터링 리드 전압(2nd MR')보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수와 제2 모니터링 리드 전압(2nd MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수를 기초로하여 문턱 전압이 하향된 메모리 셀들 중 최소 문턱 전압을 가지는 메모리 셀의 문턱 전압(end point(left))을 계산한다. 즉, 소프트 이레이즈 상태로 소거된 메모리 셀들의 문턱 전압 분포 중 레프트 테일 값을 계산한다. 예를 들어 제1 모니터링 리드 전압(1st MR')에서 제2 모니터링 리드 전압(2nd MR')의 전압까지의 전압 차이 값과 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수와 제2 모니터링 리드 전압(2nd MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수의 차이 값을 기초로 하여 최소 문턱 전압 값(end point(left))을 계산한다.
본 발명의 실시 예에서는 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수와 제2 모니터링 리드 전압(2nd MR')보다 높은 문턱 전압을 가지는 메모리 셀들의 수를 기초로하여 문턱 전압이 하향된 메모리 셀들 중 최소 문턱 전압을 가지는 메모리 셀의 문턱 전압을 계산하였으나, 최소 문턱 전압 값의 정확도를 높이기 위하여 정상적인 소프트 이레이즈 상태(SET)의 가장 낮은 문턱 전압과 같은 전압 및 이보다 낮은 적어도 2개 이상의 모니터링 리드 전압을 이용하여 제2 문턱 전압 모니터링 동작을 수행할 수 있다.
이 후, 다음 물리 페이지(PPG)에 대해 상술한 제2 문턱 전압 분포 모니터링 동작을 수행한다.
상술한 방식으로 메모리 블록에 포함된 모든 물리 페이지에 대한 제2 문턱 전압 분포 모니터링 동작을 수행하여 선택된 메모리 블록 내에 포함된 다수의 메모리 셀들 중 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들 중 가장 낮은 문턱 전압을 가지는 메모리 셀의 문턱 전압 값을 계산하여 측정할 수 있다.
상술한 제2 문턱 전압 분포 모니터링 동작은 반도체 메모리(100)에 포함된 모든 메모리 블록들(11)에 대해 수행할 수 있으며, 메모리 블록들(11) 각각의 검출된 메모리 셀들의 수 및 최대 문턱 전압 값에 대한 정보를 컨트롤러(1200)로 출력할 수 있다.
도 3 및 도 12를 참조하여 본 발명의 또 다른 실시 예에 따른 제2 문턱 전압 분포 모니터링 동작을 설명하면 다음과 같다.
선택된 물리 페이지(PPG)에 대한 제2 문턱 전압 분포 모니터링 동작을 수행한다. 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제1 모니터링 리드 전압(1st MR') 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제1 모니터링 리드 전압(1st MR')을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제1 모니터링 리드 전압(1st MR')은 정상적인 소프트 이레이즈 상태(SET)의 가장 낮은 문턱 전압과 동일한 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
이 후, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 제2 모니터링 리드 전압(2nd MR') 및 패스 전압을 생성하고, 로우 디코더(220)는 선택된 메모리 블록의 선택된 워드라인에 제2 모니터링 리드 전압(2nd MR')을 인가하고 나머지 비 선택된 워드라인에 패스 전압을 인가한다. 제2 모니터링 리드 전압(2nd MR')은 제1 모니터링 리드 전압(1st MR) 보다 스텝 전압만큼 낮은 전압인 것이 바람직하다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 선택된 워드라인에 대응하는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들 중 제2 모니터링 리드 전압(2nd MR')보다 낮은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들의 수에 대응하는 센싱 전압(VPB)를 생성한다. 패스/페일 판단부(260)는 센싱 전압(VPB)을 이용하여 제2 모니터링 리드 전압(2nd MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수를 카운팅한다.
제2 모니터링 리드 전압(2nd MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수가 설정 수(예를 들어 1)보다 클 경우, 제2 모니터링 리드 전압(2nd MR')보다 스텝 전압만큼 낮은 제3 모니터링 리드 전압(3rd MR')을 선택된 워드라인에 인가하고, 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 제3 모니터링 리드 전압(3rd MR')보다 낮은 문턱 전압을 가지는 메모리 셀들을 검출한다.
이와 같이 모니터링 리드 전압을 스텝 전압만큼 점차 하강시켜 인가하고(예를 들어, 1st MR'~5th MR'), 비트 라인들(BL1~BLm)의 전위 레벨 또는 전류량을 센싱하여 인가된 모니터링 리드 전압보다 높은 문턱 전압을 가지는 메모리 셀들의 수가 설정 수 이하일 때 인가된 모니터링 리드 전압(예를 들어 5th MR')을 해당 페이지의 최소 문턱 전압 값(end point(left))으로 결정한다.
이 후, 다음 물리 페이지(PPG)에 대해 상술한 제2 문턱 전압 분포 모니터링 동작을 수행하여 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 수와 최소 문턱 전압 값(end point(left))을 검출한다.
상술한 방식으로 메모리 블록에 포함된 모든 물리 페이지에 대한 제2 문턱 전압 분포 모니터링 동작을 수행하여 선택된 메모리 블록 내에 포함된 다수의 메모리 셀들 중 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들을 검출하고, 검출된 메모리 셀들 중 가장 낮은 문턱 전압을 가지는 메모리 셀의 문턱 전압 값을 측정할 수 있다.
상술한 제2 문턱 전압 분포 모니터링 동작은 반도체 메모리(100)에 포함된 모든 메모리 블록들(11)에 대해 수행할 수 있으며, 메모리 블록들(11) 각각의 검출된 메모리 셀들의 수 및 최소 문턱 전압 값에 대한 정보를 컨트롤러(1200)로 출력할 수 있다.
컨트롤러(1200)의 메모리 성능 제어 블록(1240)은 메모리 장치(도 1의 1100)의 제1 문턱 전압 분포 모니터링 동작의 결과 및 제2 문턱 전압 분포 모니터링 동작 결과에 기초하여 메모리 장치(1100)에 포함된 복수의 메모리 블록들의 신뢰성 수준을 결정한다(S660). 예를 들어 메모리 성능 제어 블록(1240)은 제1 문턱 전압 분포 모니터링 동작의 결과 수신된 정상 솔리드 프로그램 상태의 문턱 전압 분포보다 높은 문턱 전압을 가지는 메모리 셀들의 수와 최대 문턱 전압 값과 제2 문턱 전압 분포 모니터링 동작의 결과 수신된 정상 소프트 이레이즈 상태의 문턱 전압 분포보다 낮은 문턱 전압을 가지는 메모리 셀들의 수와 최소 문턱 전압 값에 기초하여 메모리 장치(1100)에 포함된 복수의 메모리 블록들 각각의 신뢰성 수준을 복수의 신뢰성 등급 중 어느 하나로 판단하여 분류한다.
메모리 성능 제어 블록(1240)은 복수의 메모리 블록(11)들 각각의 동작 성능 파라미터를 분류된 신뢰성 등급에 기초하여 설정 또는 재설정한다(S670).
프로세서(1220)는 해당 반도체 메모리의 제반 동작 시 해당 반도체 메모리의 동작 성능 파라미터를 확인하고, 동작 성능 파라미터에 기초하여 해당 반도체 메모리의 제반 동작을 제어할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 호스트(1300)로부터 테스트 동작이 요청된 경우, 메모리 장치(1100)에 포함된 메모리 블록들 각각의 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 제2 문턱 전압 분포 모니터링 동작을 수행하여 각 메모리 블록의 신뢰성 수준을 판단하고, 판단된 신뢰성 수준에 기초하여 각 메모리 블록의 동작 성능 파라미터를 설정할 수 있다. 즉, 각 메모리 블록의 신뢰성 수준에 기초하여 가비지 컬렉션 동작 주기, 각 프로그램 상태에 대응하는 문턱 전압 분포 위치, 최대 이레이즈 카운트 스펙, 리드 리클레임 주기, 리드 리트라이 동작 시 사용되는 리드 전압 개수 등을 조절하여 메모리 시스템의 신뢰성 및 수명을 개선할 수 있다.
상술한 본원 발명의 실시 예에서는 메모리 블록들에 포함되는 모든 물리 페이지들에 대해 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 및 제2 문턱 전압 분포 모니터링 동작을 수행하여 메모리 블록의 동작 성능 파라미터를 설정하는 것을 일예로 설명하였으나, 메모리 블록들에 포함되는 물리 페이지들 중 적어도 하나의 대표 물리 페이지를 선택하고, 선택된 대표 물리 페이지에 대해 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 및 제2 문턱 전압 분포 모니터링 동작을 수행하여 해당 메모리 블록의 동작 성능 파라미터를 설정할 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 메모리들의 테스트 동작을 설명하기 위한 순서도이다.
후술하는 반도체 메모리들의 테스트 동작은 웨이퍼 레벨에서 수행될 수 있다.
반도체 메모리들 각각에 포함된 다수의 메모리 블록들 중 적어도 하나 이상의 선택된 메모리 블록(예를 들어 MB2)에 대해 테스트 프로그램 동작을 수행한다(S1310). 이때 선택된 메모리 블록은 다수의 메모리 블록들(11) 중 캠 블록(예를 들어 MB1)을 제외하고, 메모리 셀 어레이(10) 내의 배치 위치를 고려하여 선택될 수 있다. 예를 들어 메모리 셀 어레이(10)의 센터 영역 및 가장 자리 영역에 배치된 메모리 블록들을 선택하여 테스트 프로그램 동작을 수행할 수 있다.
테스트 프로그램 동작은 앞서 도 6을 통해 설명한 테스트 프로그램 동작(S620)과 유사한 방법으로 수행될 수 있다. 즉, 선택된 메모리 블록(MB2)에 포함된 메모리 셀들을 솔리드 프로그램 상태(SPT)로 프로그램한다.
테스트 프로그램 동작(S1310)이 완료되면, 제1 문턱 전압 분포 모니터링 동작을 수행한다(S1320).
제1 문턱 전압 분포 모니터링 동작은 앞서 도 6을 통해 설명한 제1 문턱 전압 분포 모니터링 동작(S630)과 유사한 방법으로 수행될 수 있으며, 이때 제1 문턱 전압 분포 모니터링 동작은 메모리 셀 어레이(10)에 포함된 전체 메모리 블록들 중 테스트 프로그램 동작이 수행된 일부 메모리 블록에 대해 수행된다.
제1 문턱 전압 분포 모니터링 동작 결과, 선택된 메모리 블록에 포함된 메모리 셀들 중 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 개수 및 최대 문턱 전압 값을 측정할 수 있다.
이 후, 선택된 메모리 블록(MB2)에 대해 테스트 소거 동작을 수행한다(S1330). 테스트 소거 동작은 앞서 도 6을 통해 설명한 테스트 소거 동작(S640)과 유사한 방법으로 수행될 수 있다. 즉, 선택된 메모리 블록(MB2)에 포함된 메모리 셀들을 솔리드 프로그램 상태(SPT)에서 소프트 이레이즈 상태(SET) 상태로 소거한다.
이 후, 제2 문턱 전압 분포 모니터링 동작을 수행한다(S1340).
제2 문턱 전압 분포 모니터링 동작은 앞서 도 6을 통해 설명한 제2 문턱 전압 분포 모니터링 동작(S650)과 유사한 방법으로 수행될 수 있다. 제2 문턱 전압 분포 모니터링 동작 결과, 선택된 메모리 블록에 포함된 메모리 셀들 중 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 개수 및 최소 문턱 전압 값을 측정할 수 있다.
상술한 제1 문턱 전압 분포 모니터링 동작 결과 얻어진 모니터링 정보 및 제2 제2 문턱 전압 분포 모니터링 동작 결과 얻어진 모니터링 정보를 캠 데이터로하여 메모리 셀 어레이(10)의 캠 블록(예를 들어 MB1)에 프로그램한다(S1350). 즉, 제1 모니터링 리드 전압(1st MR)보다 높은 문턱 전압을 가지는 메모리 셀들의 개수 및 최대 문턱 전압 값, 및 제1 모니터링 리드 전압(1st MR')보다 낮은 문턱 전압을 가지는 메모리 셀들의 개수 및 최소 문턱 전압 값을 캠 데이터로 하여 캠 블록(예를 들어 MB1)에 프로그램한다.
상술한 바와 같이 본원 발명의 실시 예에서는 반도체 메모리의 웨이퍼 레벨 테스트에서 복수의 메모리 블록들 중 일부 선택된 메모리 블록들에 대해 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작 및 제2 문턱 전압 분포 모니터링 동작을 수행하며, 문턱 전압 분포 모니터링 동작 결과 얻어진 모니터링 정보를 캠 블록에 저장할 수 있다.
상술한 본원 발명의 실시 예에서는 반도체 메모리에 포함된 다수의 메모리 블록들 중 선택된 메모리 블록에 포함되는 모든 물리 페이지들에 대해 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 및 제2 문턱 전압 분포 모니터링 동작을 수행하여 메모리 블록의 동작 성능 파라미터를 설정하는 것을 일예로 설명하였으나, 메모리 블록들에 포함되는 물리 페이지들 중 적어도 하나의 대표 물리 페이지를 선택하고, 선택된 대표 물리 페이지에 대해 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 및 제2 문턱 전압 분포 모니터링 동작을 수행할 수 있다. 이때 선택되는 대표 물리 페이지는 메모리 블록에 포함된 물리 페이지들 중 전기적 특성이 가장 취약한 워스트(worst) 물리 페이지일 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 1, 도 3 및 도 14를 참조하여 본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
본 발명의 다른 실시 예에서, 메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들 각각은 앞서 설명한 도 13과 같이 웨이퍼 레벨에서 테스트 동작을 수행하고, 모니터링 정보가 캠 블록에 프로그램되어 있는 것을 예를 들어 설명하도록 한다.
메모리 시스템(1000)에 전원 전압이 인가되어 파워 온 동작이 수행되면(S1410), 프로세서(1220)는 캠 데이터 리드 동작을 수행하도록 커맨드 큐를 생성한다. 플래쉬 제어 블록(1260)은 커맨드 큐에 응답하여 복수의 반도체 메모리(100)들의 캠 데이터 리드 동작을 제어하기 위한 내부 커맨드(CMD)를 생성하여 출력한다.
복수의 반도체 메모리(100)들 각각은 내부 커맨드(CMD)에 응답하여 캠 블록(MB1)에 저장된 캠 데이터를 리드하고, 리드된 캠 데이터를 컨트롤러(1200)의 메모리 성능 제어 블록(1240)으로 전송한다(S1420).
메모리 성능 제어 블록(1240)은 캠 데이터에 기초하여 각 반도체 메모리(100)의 신뢰성 수준을 결정한다(S1430). 예를 들어 메모리 성능 제어 블록(1240)은 각 반도체 메모리에서 리드된 캠 데이터에 포함된 제1 및 제2 문턱 전압 모니터링 정보에 기초하여 메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들 각각의 신뢰성 수준을 복수의 신뢰성 등급 중 어느 하나로 판단하여 분류한다.
메모리 성능 제어 블록(1240)은 복수의 반도체 메모리(100)들 각각의 동작 성능 파라미터를 분류된 신뢰성 등급에 기초하여 설정 또는 재설정한다(S1440). 예를 들어 반도체 메모리의 신뢰성 수준이 높은 등급일 경우, 가비지 컬렉션 동작 주기, 최대 이레이즈 카운트 스펙, 및 리드 리클레임 주기를 증가시키고, 리드 리트라이 동작 시 사용되는 리드 전압 개수를 감소시켜 설정할 수 있다. 또한 반도체 메모리의 신뢰성 수준이 낮은 등급일 경우, 가비지 컬렉션 동작 주기, 최대 이레이즈 카운트 스펙, 및 리드 리클레임 주기를 감소시키고, 리드 리트라이 동작 시 사용되는 리드 전압 개수를 감소시키며, 복수의 프로그램 상태들 중 상대적으로 높은 문턱 전압 분포를 가지는 프로그램 상태의 문턱 전압 분포를 상향시키고, 상대적으로 낮은 문턱 전압 분포를 가지는 프로그램 상태의 문턱 전압 분포를 하향시켜 설정할 수 있다.
호스트(1300)로부터 해당 반도체 메모리의 제반 동작에 대응하는 호스트 커맨드(Host_CMD)가 수신되면, 프로세서(1220)는 해당 반도체 메모리의 제반 동작을 제어하되, 해당 반도체 메모리의 동작 성능 파라미터를 확인하고, 동작 성능 파라미터에 기초하여 해당 반도체 메모리의 제반 동작을 제어한다(S1450).
상술한 바와 같이 본원 발명의 실시 예에 따르면, 반도체 메모리의 웨이퍼 레벨에서 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 제2 문턱 전압 분포 모니터링 동작을 수행하고, 제1 및 제2 문턱 전압 분포 모니터링 동작 결과를 얻어진 모니터링 정보를 캠 데이터로 하여 각 반도체 메모리의 캠 블록에 저장한다. 이 후, 반도체 메모리들과 컨트롤러를 패키징하여 메모리 시스템을 제조한다. 메모리 시스템의 파워 온 동작 시 각 반도체 메모리의 캠 블록에 대해 리드 동작을 수행하고, 리드된 캠 데이터에 기초하여 각 반도체 메모리의 신뢰성 수준을 판단한다. 판단된 신뢰성 수준에 기초하여 각 반도체 메모리 블록의 동작 성능 파라미터를 설정할 수 있다. 즉, 각 반도체 메모리의 신뢰성 수준에 기초하여 가비지 컬렉션 동작 주기, 각 프로그램 상태에 대응하는 문턱 전압 분포 위치, 최대 이레이즈 카운트 스펙, 리드 리클레임 주기, 리드 리트라이 동작 시 사용되는 리드 전압 개수 등을 조절하여 메모리 시스템의 신뢰성 및 수명을 개선할 수 있다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다. 컨트롤러(1200)는 프로세서(3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 컨트롤러(1200)의 제어에 따라 디스플레이(3200)를 통하여 출력될 수 있다.
무선 송수신기(3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다.
프로세서(4100)는 입력 장치(4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(5100) 또는 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 1300 : 호스트
1210 : 호스트 제어 회로 1220 : 프로세서
1221 : 플래쉬 변환 계층 1230 : 버퍼 메모리
1240 : 메모리 성능 제어 블록 1250 : 에러 정정 회로
1260 : 플래쉬 제어 회로 100: 반도체 메모리
10 : 메모리 셀 어레이 200: 주변 회로들
300: 제어 로직

Claims (26)

  1. 복수의 반도체 메모리들을 포함하는 메모리 장치; 및
    테스트 동작 시 상기 복수의 반도체 메모리들 각각에 대해 테스트 프로그램 동작 및 제1 문턱 전압 분포 모니터링 동작을 수행하도록 상기 메모리 장치를 제어하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 제1 문턱 전압 분포 모니터링 동작 결과 얻어진 제1 모니터링 정보에 기초하여 상기 반도체 메모리들 각각의 동작 성능 파라미터를 설정하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 테스트 동작 시 상기 제1 문턱 전압 분포 모니터링 동작을 수행한 후, 상기 복수의 반도체 메모리들 각각에 대해 테스트 소거 동작 및 제2 문턱 전압 분포 모니터링 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 제2 문턱 전압 분포 모니터링 동작 결과 얻어진 제2 모니터링 정보 및 상기 제1 모니터링 정보에 기초하여 상기 동작 성능 파라미터를 설정하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 복수의 메모리 블록들을 포함하며,
    상기 복수의 반도체 메모리들 각각은 상기 테스트 프로그램 동작 시 상기 복수의 메모리 블록들을 솔리드 프로그램 상태로 프로그램하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 솔리드 프로그램 상태는 다수의 프로그램 상태들 중 하나의 프로그램 상태인 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 제1 문턱 전압 분포 모니터링 동작 시 상기 복수의 메모리 블록들에 포함된 메모리 셀들 중 상기 솔리드 프로그램 상태의 정상 문턱 전압 범위보다 높은 문턱 전압을 가지는 제1 메모리 셀들의 개수를 검출하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 복수의 메모리 블록들 각각에 대해 상기 제1 문턱 전압 분포 모니터링 동작을 수행하며,
    상기 제1 문턱 전압 분포 모니터링 동작 시 상기 정상 문턱 전압 범위의 가장 높은 문턱 전압과 동일한 제1 모니터링 리드 전압보다 높은 문턱 전압을 가지는 상기 제1 메모리 셀들의 개수 및 제2 모니터링 리드 전압보다 높은 문턱 전압을 가지는 제2 메모리 셀들의 개수를 측정하고, 상기 제1 메모리 셀들의 개수 및 상기 제2 메모리 셀들의 개수에 기초하여 상기 메모리 셀들의 최대 문턱 전압 값을 계산하며,
    상기 제2 모니터링 리드 전압은 상기 제1 모니터링 리드 전압보다 높은 전압인 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 복수의 메모리 블록들 각각의 상기 제1 메모리 셀들의 개수 및 상기 최대 문턱 전압 값을 포함하는 상기 제1 모니터링 정보를 상기 컨트롤러로 전송하는 메모리 시스템.
  8. 제 3 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 테스트 소거 동작 시 상기 솔리드 프로그램 상태로 프로그램된 상기 복수의 메모리 블록들을 소프트 이레이즈 상태로 소거하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 소프트 이레이즈 상태는 0V 보다 높은 문턱 전압 분포를 가지며,
    상기 복수의 반도체 메모리들 각각은 상기 테스트 소거 동작 시 노멀 소거 동작 보다 전위 레벨이 낮은 소거 전압을 사용하여 상기 테스트 소거 동작을 수행하는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 제2 문턱 전압 분포 모니터링 동작 시 상기 복수의 메모리 블록들에 포함된 메모리 셀들 중 상기 소프트 이레이즈 상태의 정상 문턱 전압 범위보다 낮은 문턱 전압을 가지는 제3 메모리 셀들의 개수를 검출하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 복수의 메모리 블록들 각각에 대해 상기 제2 문턱 전압 분포 모니터링 동작을 수행하며,
    상기 제2 문턱 전압 분포 모니터링 동작 시 상기 정상 문턱 전압 범위의 가장 낮은 문턱 전압과 동일한 제3 모니터링 리드 전압보다 낮은 문턱 전압을 가지는 상기 제3 메모리 셀들의 개수 및 제4 모니터링 리드 전압보다 낮은 문턱 전압을 가지는 제4 메모리 셀들의 개수를 측정하고, 상기 제3 메모리 셀들의 개수 및 상기 제4 메모리 셀들의 개수에 기초하여 상기 메모리 셀들의 최소 문턱 전압 값을 계산하며,
    상기 제4 모니터링 리드 전압은 상기 제3 모니터링 리드 전압보다 낮은 전압인 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 복수의 메모리 블록들 각각의 상기 제3 메모리 셀들의 개수 및 상기 최소 문턱 전압 값을 포함하는 상기 제2 모니터링 정보를 상기 컨트롤러로 전송하는 메모리 시스템.
  13. 제 1 항에 있어서,
    상기 동작 성능 파라미터는 상기 복수의 반도체 메모리들 각각에 포함된 복수의 메모리 블록들 각각의 가비지 컬렉션(garbage collection) 동작 주기, 최대 이레이즈 카운트 스펙, 리드 리클레임(read reclaim) 주기, 리드 리트라이(read retry) 동작 시 사용되는 리드 전압 개수, 복수의 프로그램 상태들 각각의 문턱 전압 분포 위치 등을 포함하는 메모리 시스템.
  14. 복수의 메모리 블록들을 각각 포함하는 복수의 반도체 메모리들로 구성된 메모리 장치; 및
    파워 온 동작 시 캠 데이터 리드 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 메모리 장치로부터 수신된 캠 데이터에 기초하여 상기 반도체 메모리들 각각의 동작 성능 파라미터를 설정하는 컨트롤러를 포함하며,
    상기 복수의 반도체 메모리들 각각은 테스트 프로그램 동작, 제1 문턱 전압 분포 모니터링 동작, 테스트 소거 동작, 및 제2 문턱 전압 분포 모니터링 동작을 순차적으로 수행하고, 상기 제1 및 제2 문턱 전압 분포 모니터링 동작 결과 얻어진 모니터링 정보를 상기 복수의 메모리 블록들 중 캠 블록에 상기 캠 데이터로 저장하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 동작 성능 파라미터는 상기 복수의 반도체 메모리들 각각에 포함된 복수의 메모리 블록들 각각의 가비지 컬렉션(garbage collection) 동작 주기, 최대 이레이즈 카운트 스펙, 리드 리클레임(read reclaim) 주기, 리드 리트라이(read retry) 동작 시 사용되는 리드 전압 개수, 복수의 프로그램 상태들 각각의 문턱 전압 분포 위치 등을 포함하는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 테스트 프로그램 동작 시 상기 복수의 메모리 블록들 중 선택된 적어도 하나의 메모리 블록을 솔리드 프로그램 상태로 프로그램하며,
    상기 솔리드 프로그램 상태는 다수의 프로그램 상태들 중 하나의 프로그램 상태인 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 복수의 메모리 블록들 중 상기 선택된 적어도 하나의 메모리 블록에 대해 상기 제1 문턱 전압 분포 모니터링 동작을 수행하며,
    상기 제1 문턱 전압 분포 모니터링 동작 시 상기 솔리드 프로그램 상태의 정상 문턱 전압 범위 중 가장 높은 문턱 전압과 동일한 제1 모니터링 리드 전압보다 높은 문턱 전압을 가지는 상기 제1 메모리 셀들의 개수 및 제2 모니터링 리드 전압보다 높은 문턱 전압을 가지는 제2 메모리 셀들의 개수를 측정하고, 상기 제1 메모리 셀들의 개수 및 상기 제2 메모리 셀들의 개수에 기초하여 상기 메모리 셀들의 최대 문턱 전압 값을 계산하며,
    상기 제2 모니터링 리드 전압은 상기 제1 모니터링 리드 전압보다 높은 전압인 메모리 시스템.
  18. 제 16 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 테스트 소거 동작 시 상기 선택된 적어도 하나의 메모리 블록을 소프트 이레이즈 상태로 소거하며,
    상기 소프트 이레이즈 상태는 0V 보다 높은 문턱 전압 분포를 가지는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 상기 복수의 메모리 블록들 중 상기 선택된 적어도 하나의 메모리 블록에 대해 상기 제2 문턱 전압 분포 모니터링 동작을 수행하며,
    상기 제2 문턱 전압 분포 모니터링 동작 시 상기 소프트 이레이즈 상태의 정상 문턱 전압 범위 중 가장 낮은 문턱 전압과 동일한 제3 모니터링 리드 전압보다 낮은 문턱 전압을 가지는 상기 제3 메모리 셀들의 개수 및 제4 모니터링 리드 전압보다 낮은 문턱 전압을 가지는 제4 메모리 셀들의 개수를 측정하고, 상기 제3 메모리 셀들의 개수 및 상기 제4 메모리 셀들의 개수에 기초하여 상기 메모리 셀들의 최소 문턱 전압 값을 계산하며,
    상기 제4 모니터링 리드 전압은 상기 제3 모니터링 리드 전압보다 낮은 전압인 메모리 시스템.
  20. 선택된 메모리 블록에 대해 테스트 프로그램 동작 및 제1 문턱 전압 분포 모니터링 동작을 수행하는 단계;
    상기 테스트 프로그램 동작을 수행한 상기 선택된 메모리 블록에 대해 테스트 소거 동작 및 제2 문턱 전압 분포 모니터링 동작을 수행하는 단계;
    상기 제1 문턱 전압 분포 모니터링 동작 결과 및 상기 제2 문턱 전압 분포 모니터링 동작 결과에 기초하여 상기 선택된 메모리 블록의 동작 성능 파라미터를 설정하는 단계; 및
    상기 선택된 메모리 블록의 제반 동작 시 상기 동작 성능 파라미터를 참조하여 상기 제반 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  21. 제 20 항에 있어서,
    상기 동작 성능 파라미터는 해당 메모리 블록의 가비지 컬렉션(garbage collection) 동작 주기, 최대 이레이즈 카운트 스펙, 리드 리클레임(read reclaim) 주기, 리드 리트라이(read retry) 동작 시 사용되는 리드 전압 개수, 복수의 프로그램 상태들 각각의 문턱 전압 분포 위치 등을 포함하는 메모리 시스템의 동작 방법.
  22. 제 20 항에 있어서,
    상기 테스트 프로그램 동작 시 상기 선택된 메모리 블록을 솔리드 프로그램 상태로 프로그램하며, 상기 솔리드 프로그램 상태는 다수의 프로그램 상태들 중 하나의 프로그램 상태인 메모리 시스템의 동작 방법.
  23. 제 22 항에 있어서,
    상기 제1 문턱 전압 분포 모니터링 동작은 상기 선택된 메모리 블록에 포함된 메모리 셀들 중 상기 솔리드 프로그램 상태의 정상 문턱 전압 범위 중 가장 높은 문턱 전압과 동일한 제1 모니터링 리드 전압보다 높은 문턱 전압을 가지는 상기 제1 메모리 셀들의 개수 및 제2 모니터링 리드 전압보다 높은 문턱 전압을 가지는 제2 메모리 셀들의 개수를 측정하고, 상기 제1 메모리 셀들의 개수 및 상기 제2 메모리 셀들의 개수에 기초하여 상기 메모리 셀들의 최대 문턱 전압 값을 계산하며,
    상기 제2 모니터링 리드 전압은 상기 제1 모니터링 리드 전압보다 높은 전압인 메모리 시스템의 동작 방법.
  24. 제 20 항에 있어서,
    상기 테스트 소거 동작 시 상기 선택된 메모리 블록을 소프트 이레이즈 상태로 소거하며, 상기 소프트 이레이즈 상태는 0V 보다 높은 문턱 전압 분포를 가지는 메모리 시스템의 동작 방법.
  25. 제 24 항에 있어서,
    상기 제2 문턱 전압 분포 모니터링 동작 시 상기 선택된 메모리 블록에 포함된 메모리 셀들 중 상기 소프트 이레이즈 상태의 정상 문턱 전압 범위 중 가장 낮은 문턱 전압과 동일한 제3 모니터링 리드 전압보다 낮은 문턱 전압을 가지는 상기 제3 메모리 셀들의 개수 및 제4 모니터링 리드 전압보다 낮은 문턱 전압을 가지는 제4 메모리 셀들의 개수를 측정하고, 상기 제3 메모리 셀들의 개수 및 상기 제4 메모리 셀들의 개수에 기초하여 상기 메모리 셀들의 최소 문턱 전압 값을 계산하며,
    상기 제4 모니터링 리드 전압은 상기 제3 모니터링 리드 전압보다 낮은 전압인 메모리 시스템의 동작 방법.
  26. 제 20 항에 있어서,
    상기 제1 문턱 전압 분포 모니터링 동작 결과 및 상기 제2 문턱 전압 분포 모니터링 동작 결과 얻어진 모니터링 정보를 캠 블록에 저장하는 단계; 및
    메모리 시스템의 파워 온 동작 시 상기 캠 블록에 저장된 상기 모니터링 정보를 리드하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
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