JP4342383B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に係り、特に電気的書き換え可能な不揮発性メモリセルを用いて構成されるＮＡＮＤ型ＥＥＰＲＯＭに関する。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニットは、直列に接続された複数のメモリセルとその両端に配置された二つの選択トランジスタにより構成される。一方の選択トランジスタはビット線ＢＬに接続され、他方の選択トランジスタはメモリセルアレイ内で共通のソース線に接続される。

ＮＡＮＤ型フラッシュメモリは、基本的に、図１８に示すように、メモリセルのしきい値電圧の低い状態（通常負のしきい値状態）を論理“１”、しきい値電圧の高い状態（通常正のしきい値状態）を論理“０”として、二値データ記憶を行う。大容量のデータ記憶を行うためには、一つのメモリセルが取りうるしきい値電圧状態を増やせばよく、これにより４値記憶等の多値記憶を行うことができる。誤読み出しを起こさないためには、各データしきい値分布の間に一定の分離電圧帯を設定することが必要である。

二値データ記憶の場合、データ書き込み時には、“０”データのしきい値下限値Ｖｔｈｗを保証するべく、書き込み電圧印加動作とその書き込み状態を確認するベリファイ読み出し動作とを繰り返す。通常データ書き込みは、１ワード線を共有するメモリセルの集合として定義されるページ単位で行う。

データ消去は通常、ワード線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行うが、この場合も“１”データのしきい値上限値Ｖｔｈｅを保証するために、消去電圧印加とベリファイ読み出しを繰り返す。

以上のような書き込み及び消去方式では、“０”データのしきい値下限値Ｖｔｈｗ及び“１”データのしきい値上限値Ｖｔｈｅは保証できるが、これらのしきい値分布が実際にどの様な分布形状を示すかまでは分からない。メモリチップの特性を評価するには、具体的にどの様なデータしきい値分布が持つかを知ることも重要になる。データしきい値分布を測定するためには、選択されたメモリセルに与える読み出し電圧をスキャンして、読み出し電流検出を繰り返すことが必要になる。実際にその様な読み出し電圧をチップ外部から与えて、データしきい値分布を測定するテストモードを備えるということは、既に提案されている（例えば、特許文献１参照）。
特開平３−２８３２００号公報

ＮＡＮＤセルユニットの両端には選択トランジスタが設けられるが、これらの選択トランジスタの特性も読み出しや書き込み特性に大きな影響を与える。従来、選択トランジスタのしきい値評価は、ウェハのスクライブライン上に形成されるテスト用素子（ＴＥＧ）の特性測定のみに頼っていた。

しかし、メモリセルアレイ内の選択トランジスタは、メモリセルと同時に形成されるため通常のトランジスタとは異なる特有の形状を持ち、一般にＴＥＧ素子の特性測定では正確な選択トランジスタの特性評価ができない。しかも、ＴＥＧの素子数は少ないから、メモリセルアレイ内の大量の選択トランジスタのしきい値ばらつきを評価することは困難である。特に、セルの微細化が進むにつれて、選択トランジスタの特定評価は重要な問題になっている。

この発明は、選択トランジスタの特性を測定するテストモードを備えた半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端に接続された第１及び第２の選択トランジスタとによりＮＡＮＤセルユニットを構成するメモリセルアレイを備え、
前記第１及び第２の選択トランジスタを、その少なくとも一方のゲートには外部電圧を印加して、オンさせ、同時に前記ＮＡＮＤセルユニット内の全メモリセルの制御ゲートにデータによらずメモリセルがオンするパス電圧を印加して、前記ＮＡＮＤセルユニットを貫通する読み出し電流を検出することにより、前記外部電圧により駆動される第１及び第２の選択トランジスタの少なくも一方の特性を測定するテストモードを有する。

この発明によると、選択トランジスタの特性を測定するテストモードを備えた半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、ＮＡＮＤ型フラッシュメモリの概略構成を示し、図２はそのメモリセルアレイ１の構成を示している。メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵがマトリクス配列されて構成されている。一つのＮＡＮＤセルユニットＮＵは、複数個直列に接続されたメモリセルＭＣｉ（ｉ＝０，１，…，３１）と、その両端に接続される選択トランジスタＴＲ１，ＴＲ２により構成されている。選択トランジスタＴＲ１のドレインはビット線ＢＬに、選択トランジスタＴＲ２のソースは共通ソース線ＣＥＬＳＲＣに接続されている。

メモリセルＭＣｉは、電気的書き換え可能な不揮発性メモリセルであり、通常浮遊ゲートと制御ゲートの積層構造を持つトランジスタにより構成され、その浮遊ゲートに電荷を蓄積することにより、データ記憶を行う。具体的に、浮遊ゲートが多くの電子を蓄積したしきい値の高い状態と、電子を放出したしきい値の低い状態とにより、二値データ記憶を行う。電荷蓄積状態を更に細かく制御することにより、多値記憶を行うこともできる。

ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣｉの制御ゲートはそれぞれ異なるワード線ＷＬｉに接続されている。選択トランジスタＴＲ１，ＴＲ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１，ＳＧ２にそれぞれ接続されている。１ワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１，ＳＧ２を共有する複数のＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫを構成する。

図２に示すように、メモリセルアレイ１は、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｍ−１）に分けられる。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル内に形成されている。

メモリセルアレイ１のビット線ＢＬには、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する、複数のセンスアンプＳＡを有するセンスアンプ回路３が接続される。センスアンプ回路３はカラム選択ゲート４を介してデータバス９と接続される。ロウデコーダを含むワード線駆動回路２は、ワード線及び選択ゲート線を選択して駆動する。

データ入出力バッファ６は、センスアンプ回路３と外部入出力端子Ｉ／Ｏとの間でデータ“Ｄａｔａ”授受を行う他、コマンド“Ｃｏｍ．”やアドレス“Ａｄｄ．”を受け取る。コントローラ７は、チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。

具体的にコントローラ７は、コマンド“Ｃｏｍ．”に基づいてアドレス“Ａｄｄ．”と書き込みデータ“Ｄａｔａ”を判別して、前者はアドレスレジスタ５を介してワード線駆動回路２やカラムゲート回路４に転送し、後者はセンスアンプ回路３に転送する、という制御を行う。またコントローラ７は、外部制御信号に基づいて、書き込みや消去のシーケンス制御及び読み出しの制御を行う。

内部電圧発生回路８は、コントローラ７の制御により、各動作モードに必要な内部電圧を発生する。具体的に内部電圧発生回路８は、書き込み時選択ワード線に与えられる書き込み電圧Ｖｐｇｍを発生するＶｐｇｍ発生回路８ａ、書き込み時非選択ワード線に与えられるパス電圧Ｖｐａｓｓを発生するＶｐａｓｓ発生回路８c、読み出し時非選択ワード線及び選択ゲート線に与えられるパス電圧Ｖｒｅａｄを発生するＶｒｅａｄ発生回路８b、消去時セルアレイが形成されたｐ型ウェルに与えられる消去電圧Ｖｅｒａを発生するＶｅｒａ発生回路８ｅ等を有する。なお選択ゲート線にパス電圧Ｖｐａｓｓ，Ｖｒｅａｄとは異なる、選択トランジスタを十分にオンにできる別の駆動電圧Ｖｓｇを与える場合には、更にＶｓｇ発生回路８ｄが用意される。

書き込み電圧Ｖｐｇｍは、チャネルが０Ｖに設定された選択メモリセルにおいて、ＦＮトンネリングによりチャネルから浮遊ゲートに電子注入が生じるに必要な電圧である。書き込みパス電圧Ｖｐａｓｓ及び読み出しパス電圧Ｖｒｅａｄは、非選択メモリセルをそのデータによらずオンさせるに必要な電圧である。またこれらのパス電圧Ｖｐａｓｓ，Ｖｒｅａｄ及び駆動電圧Ｖｓｇは、選択トランジスタを十分にオンさせるに必要な電圧である。

内部電圧発生回路８から動作モードに応じて出力される書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓ、読み出しパス電圧Ｖｒｅａｄ、駆動電圧Ｖｓｇは、入力されたアドレスデータと動作モードに応じて、ワード線回路２で選択されて転送され、メモリセルアレイ１の対応するワード線や選択ゲート線に与えられることになる。

この実施の形態ではこれらの内部電圧とは別に、テストモードにおいて必要な外部電圧Ｖｅｘｔを供給する少なくとも一つの外部端子１２が設けられている。外部電圧Ｖｅｘｔは、後述するように、コマンド入力によりテストモードが選択されたときに、内部電圧に代わってワード線駆動回路２を転送されてメモリセルアレイ１のワード線や選択ゲート線に与えられる。

内部電圧発生回路８が発生する各種内部電圧を、メモリ出荷前のテストの結果に応じて最適値に調整するために、プログラミング可能な不揮発性メモリ回路（ＲＯＭ回路）１０とトリミングデータレジスタ１１とが配置されている。ＲＯＭ回路１０は具体的に、レーザ溶断型ヒューズを用いたヒューズ回路や、メモリセルアレイ１と同様のＥＥＰＲＯＭセルを用いた不揮発性メモリ回路である。ＲＯＭ回路１０のプログラミングにより得られる各内部電圧のトリミングデータは、パワーオン時に自動的に読み出されてトリミングデータレジスタ１１に保持され、これに基づいて内部電圧発生回路８の出力電圧が最適調整される。

図３は、センスアンプ回路３の一つのセンスアンプＳＡの要部構成を示している。センスアンプＳＡは、センスノードＮｓｅｎとビット線ＢＬとの間を選択的に接続するクランプ用ＮＭＯＳトランジスタＱ１、センスノードＮｓｅｎ及びビット線ＢＬをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２を有する。クランプ用ＮＭＯＳトランジスタＱ１は、ビット線電圧をクランプする働きと、ビット線データを増幅するプリセンスアンプとしての働きを持つ。センスノードＮｓｅｎには電荷保持用キャパシタＣが接続されている。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介してデータラッチ３１に接続される。データラッチ３１は、読み出し時メモリセルの読み出しデータが転送されると共に、書き込み時には書き込みデータを保持する働きを持つ。

図４は、ワード線駆動回路２の構成を、メモリセルアレイ１の１ブロックＢＬＫｊとの関係で示している。ドライバセット２３は、メモリセルアレイ１の全ブロックに共通に用いられるもので、１ブロック内の３２本のワード線ＷＬｉを駆動するための３２個のワード線ドライバＣＧＤＲＶｉと、選択ゲート線ＳＧ１，ＳＧＳを駆動するための選択ゲート線ドライバＳＧＤＤＲＶ，ＳＧＳＤＲＶを有する。

ドライバセット２３は、ページデコーダ出力とコントローラ７から出力される各種制御信号により制御されて、内部電圧発生回路８が出力する内部電圧を必要なワード線や選択ゲート線に転送するものである。これらのドライバＣＧＤＲＶｉ，ＳＧＤＤＲＶ，ＳＧＳＤＲＧの出力が供給される駆動信号線ＣＧｉ，ＳＧＤ，ＳＧＳは、転送トランジスタ群２１を介して選択ブロックのワード線ＷＬｉ，選択ゲート線ＳＧ１，ＳＧ２に接続されることになる。

転送トランジスタ群２１は、各ブロック毎に設けられて、その共通ゲートがブロックデコーダ２２により制御される。即ち、ブロックアドレスにより選択されたブロックについて、転送トランジスタ群２１がオンになり、信号線ＣＧｉ，ＳＧＤ，ＳＧＳを転送された制御電圧がワード線ＷＬｉ，選択ゲート線ＳＧ１，ＳＧ２に与えられることになる。

ブロックデコーダ２２は動作モードに応じて高電圧ＶＲＤＥＣを転送トランジスタ２１の共通ゲートに与える。例えばデータ書き込み時であれば、Ｖｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ２１のしきい値）なる高電圧ＶＲＤＥＣが選択されたブロックの転送トランジスタ２１の共通ゲートに与えられる。これにより転送トランジスタ２１は、書き込み電圧Ｖｐｇｍをレベル低下させることなく、選択ワード線に転送できるようになっている。

この実施の形態においては、ドライバセット２３は、書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓ、読み出しパス電圧Ｖｒｅａｄの他、テストモードにおいて外部端子１２から与えられる外部電圧Ｖｅｘｔを転送できるように構成されている。特にこの実施の形態では、この外部電圧Ｖｅｘｔが、ワード線ドライバＣＧＤＲＶｉだけでなく、選択ゲート線ドライバＳＧＤＤＲＶ，ＳＧＳＤＲＶにも与えられていることが特徴である。即ち、選択トランジスタＴＲ１，ＴＲ２のいずれか一方或いは両方に対しても、ゲート電圧となる外部電圧Ｖｅｘｔを与えて、選択トランジスタＴＲ１，ＴＲ２の特性を測定するテストモードが可能となっている。

ワード線ドライバＣＧＤＲＶｉは、図５に示すように、基本的には書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓ、読み出しパス電圧Ｖｒｅａｄ、及び外部電圧Ｖｅｘｔを駆動信号線ＣＧｉに選択的に転送するための転送トランジスタＱ１１−Ｑ１４と、駆動信号線ＣＧｉを接地電位Ｖｓｓに設定するためのトランジスタＱ１５を備えて構成される。論理回路５１は、ページデコーダ出力と、コントローラ７から出力される読み出し／書き込みの制御信号Ｒ／Ｗ、及びテスト信号ＴＭ１−ＴＭ５に基づいて、これらのトランジスタＱ１１−Ｑ１５のゲートＡ１−Ｅ１を選択的に駆動するように構成されている。

選択ゲート線ドライバＳＧＤＤＲＶ，ＳＧＳＤＲＶは、図６に示すように、書き込みパス電圧Ｖｐａｓｓ、読み出しパス電圧Ｖｒｅａｄ、及び外部電圧Ｖｅｘｔを駆動信号線ＳＧＤ（ＳＧＳ）に選択的に転送するための転送トランジスタＱ２１−Ｑ２３と、駆動信号線ＳＧＤ（ＳＧＳ）を接地電位Ｖｓｓに設定するためのトランジスタＱ２４を備えて構成される。この実施の形態では選択トランジスタのゲート駆動にパス電圧Ｖｐａｓｓ，Ｖｒｅａｄを用いるが、前述のようにこれらに代わって、別の駆動電圧Ｖｓｇを用いる場合もある。論理回路６１は、コントローラ７から出力される読み出し／書き込みの制御信号Ｒ／Ｗ、及びテスト信号ＴＭ１−ＴＭ５に基づいて、これらのトランジスタＱ２１−Ｑ２４のゲートＡ２−Ｄ２を選択的に駆動するように構成されている。

メモリセルＭＣｉが二値記憶を行う場合のデータとしきい値の関係は、先に説明した図１８の通りである。メモリセルの負のしきい値状態を論理“１”データ、正のしきい値状態を論理“０”データとする。メモリセルを“１”データ状態にする動作を消去動作、“０”状態にする動作を狭義の書き込み動作とする。この実施の形態では、図１８に示すような選択トランジスタＴＲ１，ＴＲ２のしきい値分布やその他の特性を測定するテストモードを持つことが特徴であるが、この点は後に詳しく説明する。

ＮＡＮＤ型フラッシュメモリでは、データ書き込み及びデータ読み出しはページ単位で行われる。データ消去は通常ブロック単位で行われる。これらの動作を簡単に説明すると、次の通りである。

データ書き込みは、センスアンプ回路３にロードした書き込みデータに応じてＮＡＮＤセルチャネルを充電した後、選択ブロック内の選択ワード線に書き込み電圧Ｖｐｇｍを印加し、非選択ワード線及び選択ゲート線にパス電圧Ｖｐａｓｓを与える。“０”書き込みセルでは、チャネルから浮遊ゲートに電子が注入されて、しきい値電圧が正方向に変化する。“１”書き込みセル（書き込み禁止セル）では、チャネルが容量カップリングにより昇圧されて、浮遊ゲートに電子注入が生じない。これにより、選択ページ内の各メモリセルに“０”，“１”データが書かれる。但し、実際のデータ書き込みでは、書き込み電圧印加とベリファイ読み出しが繰り返される。

データ読み出しは、選択ブロック内の選択ワード線に０Ｖを印加し、非選択ワード線及び選択ゲート線にパス電圧Ｖｒｅａｄを与えて、予め充電したビット線が選択セルにより放電されるか否かを検出することにより、データ判定する。即ち、センスアンプ回路３により、ＮＡＮＤセルユニットを貫通する読み出し電流を検出することによって、１ページのデータ“０”，“１”を判定する。

データ消去は、選択ブロックの全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａを印加することにより、選択ブロックの全メモリセルの浮遊ゲートの電子をチャネルに放出させる。このとき非選択ブロックについては、ワード線をフローティングとすることにより、浮遊ゲートとチャネル間に大きな電界がかからず、データ消去されないようにする。

次にこの実施の形態の特徴であるいくつかのテストモードを説明する。ここで考えているテストは、ウェハ段階で行われ、得られたテストデータは、出荷前の内部電圧発生回路８の電圧調整のために利用されるものであるが、或いはその後のフラッシュメモリ製造プロセスへのフィードバックを行うためのデータとしても利用できる。

［テストモード１］
図１８に示したメモリセルデータのしきい値分布を測定するテストモード１を、図７乃至図９を参照して説明する。図７は、このテストモード１の動作タイミングを示し、図８はそのテスト動作フローを示し、図９は、しきい値判定時のＮＡＮＤセルユニットのバイアス関係を示している。

ここでは予め選択された１ページのメモリセルにオール“０”データを書き込み、その“０”データのしきい値分布を測定するものとする。以下で説明するテスト動作を繰り返せば、セルアレイの全メモリセルの“０”データしきい値分布を測定することも可能である。

図８に示すように、テストモードは、テスト用コマンドを入力することにより開始する。コマンド入力後、選択アドレスを入力すると（ステップＳ１）、コントローラ７によって、通常のデータ読み出しと同様の動作制御が行われる。このときコントローラ７からは例えばテスト信号ＴＭ１が出力される。これにより、図５及び図６に示したワード線ドライバＣＧＤＲＶｉ及び選択ゲート線ドライバＳＧＤＤＲＶ，ＳＧＳＤＲＶでは、次のような電圧選択がなされる。

ここでは、あるブロックのワード線ＷＬ１が選択されたテストを説明する。選択ページに対応するドライバＣＧＤＲＶ１では、トランジスタＱ１４がオン、トランジスタＱ１１−Ｑ１３及びＱ１５がオフになり、外部電圧Ｖｅｘｔが選択される。残りの非選択ワード線対応のワード線ドライバＣＧＤＲＶ０，ＣＧＤＲＶ２−３１及び選択ゲート線ドライバＳＧＤＤＲＶ，ＳＧＳＤＲＶでは、パス電圧Ｖｒｅａｄが選択される。

図７に示すように、時刻ｔ０で選択ワード線ＷＬ１には外部電圧Ｖｅｘｔが、非選択ワード線ＷＬ０，ＷＬ２−３１及びビット線側の選択ゲート線ＳＧ１にはパス電圧Ｖｒｅａｄが与えられる（ステップＳ２）。外部電圧Ｖｅｘｔは、読み出しサイクルの初期値として、例えば図１８に示す“０”データしきい値分布の下限値Ｖｔｈｗ近傍に設定される。この外部電圧Ｖｅｘｔは、図７に示すように、複数サイクルの読み出し動作でレベルが切り換えられる。

時刻ｔ１でセンスアンプ回路３のクランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２をオンにして、ビット線ＢＬをＶＢＬにプリチャージする（ステップＳ３）。ビット線プリチャージ動作終了後、時刻ｔ２でソース線側選択ゲート線ＳＧ２にパス電圧Ｖｒｅａｄを与えることにより、ビット線ＢＬ放電動作が開始される（ステップＳ４）。即ち選択ページの各“０”データセルのしきい値が外部電圧Ｖｅｘｔ以下であれば、ＮＡＮＤセルユニットを貫通する読み出し電流が流れ、以上であれば読み出し電流が流れない。この読み出し電流を検出して、データセンスする。

図９はこのデータセンス時のＮＡＮＤセルユニットのバイアス関係を示しており、選択ワード線ＷＬ１に外部電圧Ｖｅｘｔが、その他の非選択ワード線及び選択ゲート線ＳＧ１，ＳＧ２にパス電圧Ｖｒｅａｄが与えられている。データセンスは具体的に、時刻ｔ３でクランプ用トランジスタＱ１のゲートにセンス用電圧Ｖｓｅｎ＋Ｖｔを与え、ビット線ＢＬ電圧がセンス用電圧Ｖｓｅｎ以下であるか、以上であるかを検出することにより、行われる（ステップＳ５）。読み出しデータは、データラッチ３１に転送されるが、その詳細動作は図７では省略している。

センスアンプ回路３の１ページの読み出しデータは、例えば１バイトずつシリアル転送されて、外部Ｉ／Ｏ端子に出力される（ステップＳ６）。以上により、１サイクルの読み出し動作が終了する。図７の時刻ｔ４以降は、リカバリー動作である。

この後、予め設定した読み出しサイクル数が最大値Ｎｍａｘに達したか否かを判断する（ステップＳ７）。ＮＯであれば、外部電圧ＶｅｘｔをΔＶだけレベルアップして（ステップＳ８）、以下同様の読み出しサイクルを最大値Ｎｍａｘに達するまで繰り返す。

以上の読み出しデータを統計処理すれば、１ページの“０”書き込みデータのしきい値分布を正確に知ることができる。前述のように、同様のテストをページを切り換えて繰り返せば、セルアレイ全体のしきい値分布を測定することができる。

以上のテスト結果は、書き込み電圧Ｖｐｇｍやパス電圧Ｖｐａｓｓ，Ｖｒｅａｄ等の内部電圧調整のために、フィードバックされる。即ち、ＲＯＭ回路１０をプログラミングすることによって、最適の内部電圧値を出力するように調整することができる。

なお、この実施の形態では、ワード線ＷＬｉと選択ゲート線ＳＧＤ，ＳＧＳに同じパス電圧Ｖｒｅａｄを与える例を示しているが、前述のように選択ゲート線ＳＧＤ，ＳＧＳについては、駆動電圧Ｖｓｇを用いることもできる。これは以下のテストモードでも同様である。

［テストモード２］
次に、ビット線側の選択トランジスタＴＲ１のしきい値電圧分布を測定するテストモード２を、図１０乃至図１２を参照して説明する。図１０は読み出しサイクルの動作タイミング図であり、図１１はテスト動作フロー、図１２はしきい値判定時のＮＡＮＤセルユニットのバイアス関係を示している。

図１１に示すように、テストモード２は、テスト用コマンドを入力することにより開始する。コマンド入力後、選択アドレスを入力すると（ステップＳ１１）、コントローラ７によって、通常のデータ読み出しと同様の動作制御が行われる。但しこのテストではブロック選択を行うが、ブロック内の全ワード線は非選択状態とする。このときコントローラ７からは例えばテスト信号ＴＭ２が出力される。これにより、図５及び図６に示したワード線ドライバＣＧＤＲＶｉ及び選択ゲート線ＳＧＳＤＲＶでは、全ワード線ＷＬ０−３１及びソース側選択ゲート線ＳＧ２に与えるパス電圧Ｖｒｅａｄが選択され、選択ゲート線ドライバＳＧＤＤＲＶではビット線側選択ゲート線ＳＧ１に与える外部電圧Ｖｅｘｔが選択される。

図１０に示すように、時刻ｔ０で全ワード線にパス電圧Ｖｒｅａｄが、ビット線側の選択ゲート線ＳＧ１には外部電圧Ｖｅｘｔが与えられる（ステップＳ１２）。外部電圧Ｖｅｘｔは、最初の読み出しサイクルの初期値としては、図１８に示す選択トランジスタしきい値分布の下限値近傍に設定される。この外部電圧Ｖｅｘｔは、図１０に示すように、複数サイクルの読み出し動作でレベルが切り換えられる。

時刻ｔ１でセンスアンプ回路３のクランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２をオンにすることで、ビット線ＢＬはＶＢＬにプリチャージされる（ステップＳ１３）。ビット線プリチャージ動作終了後、時刻ｔ２でソース線側選択ゲート線ＳＧ２にパス電圧Ｖｒｅａｄを与えることにより、ビット線ＢＬ放電動作が開始される（ステップＳ１４）。即ち選択トランジスタＴＲ１のしきい値が外部電圧Ｖｅｘｔ以下であれば、ＮＡＮＤセルユニットを貫通する読み出し電流が流れ、以上であれば読み出し電流が流れない。

図１２はこのデータセンス時のＮＡＮＤセルユニットのバイアス関係を示しており、選択ゲート線ＳＧ１に外部電圧Ｖｅｘｔが、全ワード線及び選択ゲート線ＳＧ２にパス電圧Ｖｒｅａｄが与えられている。ＮＡＮＤセルユニットを貫通する読み出し電流を検出することにより、選択トランジスタＴＲ１のしきい値が外部電圧Ｖｅｘｔ以上であればデータ“０”として、以下であればデータ“１”として読み出される。

具体的には、時刻ｔ３でクランプ用トランジスタＱ１のゲートにセンス用電圧Ｖｓｅｎ＋Ｖｔを与え、ビット線ＢＬの電圧レベルを検出することにより、データ判定が行われる（ステップＳ１５）。読み出しデータは、データラッチ３１に転送される。センスアンプ回路３に読み出された１ページ分相当のしきい値データは、通常のデータ読み出しと同様に、例えば１バイトずつシリアル転送されて、外部Ｉ／Ｏ端子に出力される（ステップＳ１６）。以上により、１サイクルの読み出し動作が終了する。図１０の時刻ｔ４以降は、リカバリー動作である。

この後、予め設定した読み出しサイクル数が最大値Ｎｍａｘに達したか否かを判断する（ステップＳ１７）。ＮＯであれば、外部電圧ＶｅｘｔをΔＶだけレベルアップして（ステップＳ１８）、以下同様の読み出しサイクルを最大値Ｎｍａｘに達するまで繰り返す。

以上の読み出しデータを統計処理すれば、１ブロック内の選択トランジスタＴＲ１のしきい値分布を知ることができる。前述のように、同様のテストを選択ブロックを切り換えて繰り返せば、セルアレイ全体の選択トランジスタＴＲ１のしきい値分布を測定することができる。

このテストの結果、選択トランジスタＴＲ１のしきい値が例えば設計値より高いことが明らかになった場合には、この選択トランジスタＴＲ１に与えられるパス電圧Ｖｐａｓｓ，Ｖｒｅａｄ或いはこれらのパス電圧とは別に与えられる駆動電圧Ｖｓｇをより高くすることにより、フラッシュメモリの歩留まりと信頼性を高いものとすることができる。これは、ＲＯＭ回路１０をプログラミングすることにより、可能である。

［テストモード３］
次に、ソース線ＣＥＬＳＲＣ側の選択トランジスタＴＲ２のしきい値分布を測定するテストモード３を、図１３乃至図１５を参照して説明する。図１３は読み出しサイクルの動作タイミング図であり、図１４はテスト動作フロー、図１５はしきい値判定時のＮＡＮＤセルユニットのバイアス関係を示している。

図１３に示すように、テストモード３は、テスト用コマンドを入力することにより開始する。コマンド入力後、選択アドレスを入力すると（ステップＳ２１）、コントローラ７によって、通常のデータ読み出しと同様の動作制御が行われる。このテストでもブロック選択を行うが、ブロック内の全ワード線は非選択である。このときコントローラ７からは例えばテスト信号ＴＭ３が出力される。これにより、図５及び図６に示したワード線ドライバＣＧＤＲＶｉ及び選択ゲート線ＳＧＤＤＲＶでは、全ワード線ＷＬ０−３１及びビット線選択ゲート線ＳＧ１に与えるパス電圧Ｖｒｅａｄが選択され、選択ゲート線ドライバＳＧＳＤＲＶではソース線側選択ゲート線ＳＧ２に与える外部電圧Ｖｅｘｔが選択される。

図１３に示すように、時刻ｔ０で全ワード線及びビット線側の選択ゲート線ＳＧ１にパス電圧Ｖｒｅａｄを与える（ステップＳ２２）。時刻ｔ１でセンスアンプ回路３のクランプ用トランジスタＱ１及びプリチャージ用トランジスタＱ２をオンにして、ビット線ＢＬをＶＢＬにプリチャージする（ステップＳ２３）。ビット線プリチャージ動作終了後、時刻ｔ２でソース線側選択ゲート線ＳＧ２に外部電圧Ｖｅｘｔを与えることにより、ビット線ＢＬ放電動作が開始される（ステップＳ２４）。外部電圧Ｖｅｘｔは、テストモード２におけると同様に、読み出しサイクルの初期値としては、図１８に示す選択トランジスタしきい値分布の下限値近傍に設定される。この外部電圧Ｖｅｘｔは、図１３に示すように、複数サイクルの読み出し動作でレベルが切り換えられる。

選択トランジスタＴＲ２のしきい値が外部電圧Ｖｅｘｔ以下であれば、ＮＡＮＤセルユニットを貫通する読み出し電流が流れ、以上であれば読み出し電流が流れない。図１５はこのデータセンス時のＮＡＮＤセルユニットのバイアス関係を示しており、ビット線側選択ゲート線ＳＧ１及び全ワード線及にパス電圧Ｖｒｅａｄが与えられ、ソース線側選択ゲート線ＳＧ２に外部電圧Ｖｅｘｔが与えられている。ＮＡＮＤセルユニットを貫通する読み出し電流を検出することにより、選択トランジスタＴＲ２のしきい値が外部電圧Ｖｅｘｔ以上であればデータ“０”として、以下であればデータ“１”として読み出される。

具体的には、時刻ｔ３でクランプ用トランジスタＱ１のゲートにセンス用電圧Ｖｓｅｎ＋Ｖｔを与え、ビット線ＢＬの放電レベルを検出することにより、データ判定が行われる（ステップＳ２５）。読み出しデータは、データラッチ３１に転送される。センスアンプ回路３に読み出された１ページ分相当のしきい値データは、１バイトずつシリアル転送されて、外部入出力端子Ｉ／Ｏに出力される（ステップＳ２６）。以上により、１サイクルの読み出し動作が終了する。

この後、予め設定した読み出しサイクル数が最大値Ｎｍａｘに達したか否かを判断する（ステップＳ２７）。ＮＯであれば、外部電圧ＶｅｘｔをΔＶだけレベルアップして（ステップＳ２８）、以下同様の読み出しサイクルを最大値Ｎｍａｘに達するまで繰り返す。

以上の読み出しデータを統計処理すれば、１ブロック内の選択トランジスタＴＲ２のしきい値分布を知ることができる。前述のように、同様のテストを選択ブロックを切り換えて繰り返せば、セルアレイ全体の選択トランジスタＴＲ２のしきい値分布を測定することができる。このテスト結果を参照して、ＲＯＭ回路１０をプログラミングすることにより、選択トランジスタＴＲ２が最適のオン状態に駆動されるように調整することが可能である。

［テストモード４］
ＮＡＮＤセルユニットの二つの選択トランジスタＴＲ１，ＴＲ２に同時に外部電圧を印加して、ＮＡＮＤセルユニットの選択トランジスタ依存性を測定するテストを行うこともできる。テストコマンド入力を受けて、センスアンプ回路によりＮＡＮＤセルユニットの読み出し電流検出を行うことは、基本的にテストモード２．３と同様であり、その詳細な動作説明は省く。

図１６は、このテストモード４でのセンス時のＮＡＮＤセルユニットのバイアス関係を示している。全ワード線ＷＬｉにパス電圧Ｖｒｅａｄが印加され、選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ外部電圧Ｖｅｘｔ１，Ｖｅｘｔ２が印加された状態で読み出し電流検出を行う。但し外部電圧は、Ｖｅｘｔ１＝Ｖｅｘｔ２であってもよい。

この様なバイアス条件で読み出し電流を検出すれば、選択トランジスタＴＲ１，ＴＲ２を区別することなく、ＮＡＮＤセルユニット特性の選択トランジスタしきい値依存性を知ることができる。

［テストモード５］
ＮＡＮＤセルユニットの選択トランジスタＴＲ１，ＴＲ２については、しきい値電圧だけでなく、図１９に示すようなゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を知ることも望ましい。選択トランジスタＴＲ１，ＴＲ２がどの様なＶｇ−Ｉｄ特性を持つかは、ＮＡＮＤセルユニットの読み出し電流のばらつきに関係し、データ書き込み及び読み出しの信頼性にも影響を与えるからである。

図１７は、選択トランジスタＴＲ１のＶｇ−Ｉｄ特性を測定するテストモード５のバイアス関係を示している。図示のように、全ワード線ＷＬｉ及びソース線側選択ゲート線ＳＧ２にパス電圧Ｖｒｅａｄを与え、ビット線側選択ゲート線ＳＧ１にゲート電圧となる外部電圧Ｖｅｘｔ１を与える。これらの制御電圧は、先のテストモード１−４におけると同様に、コマンド入力に基づいて、ワード線駆動回路２を介して与えられるものとする。

このテストモード５のためには、図３に示すように、もう一つの外部電圧端子１３が用意され、ここに選択トランジスタＴＲ１のドレイン電圧となる外部電圧Ｖｅｘｔ３が与えられる。この外部電圧Ｖｅｘｔ３は、コントローラ７から出力されるテスト信号ＴＭ５により制御されるトランジスタＱ３１を介してビット線ＢＬに与えられる。このときデータラッチ３１は、ビット線ＢＬから切り離された状態とされる。

外部電圧Ｖｅｘｔ１をスキャンして、ＮＡＮＤセルユニットの貫通電流（即ち選択トランジスタＴＲ１のドレイン電流Ｉｄ）を外部端子１３で検出すれば、選択トランジスタＴＲ１のＶｇ−Ｉｄ特性を測定することができる。

ビット線側選択トランジスタＴＲ１にパス電圧Ｖｒｅａｄを与え、ソース線側選択トランジスタＴＲ２に外部電圧Ｖｅｘｔ１を与えて、同様にドレイン電流測定を行えば、選択トランジスタＴＲ２のＶｇ−Ｉｄ特性を測定することができる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイの等価回路を示す図である。 同フラッシュメモリのセンスアンプ構成を示す図である。 同フラッシュメモリのワード線駆動回路の構成を示す図である。 同ワード線駆動回路のワード線ドライバ構成を示す図である。 同ワード線駆動回路の選択ゲート線ドライバの構成を示す図である。 同フラッシュメモリのテストモード１の動作タイミング図である。 同テストモード１の動作フローを示す図である。 同テストモード１のデータセンス時のＮＡＮＤセルユニットのバイアス関係を示す図である。 同フラッシュメモリのテストモード２の動作タイミング図である。 同テストモード２の動作フローを示す図である。 同テストモード２のデータセンス時のＮＡＮＤセルユニットのバイアス関係を示す図である。 同フラッシュメモリのテストモード３の動作タイミング図である。 同テストモード３の動作フローを示す図である。 同テストモード３のデータセンス時のＮＡＮＤセルユニットのバイアス関係を示す図である。 同フラッシュメモリのテストモード４のバイアス関係を示す図である。 同フラッシュメモリのテストモード５のバイアス関係を示す図である。 ＮＡＮＤ型フラッシュメモリの二値データセル及び選択トランジスタのしきい値電圧分布を示す図である。 選択トランジスタのゲート電圧−ドレイン電流特性を示す図である。

符号の説明

１…メモリセルアレイ、２…ワード線駆動回路、３…センスアンプ回路、４…カラム選択ゲート、５…アドレスレジスタ、６…Ｉ／Ｏバッファ、７…コントローラ、８…内部電圧発生回路、９…データバス、１０…ＲＯＭ回路、１１…トリミングデータレジスタ、１２，１３…外部電圧（Ｖｅｘｔ）端子、ＭＣｉ…メモリセル、ＴＲ１，ＴＲ２…選択トランジスタ、ＷＬｉ…ワード線、ＳＧ１，ＳＧ２…選択ゲート線、ＢＬ…ビット線、２１…転送トランジスタ、２２…ブロックデコーダ、２３…ドライバセット。

Claims (5)

1. 複数個直列接続された電気的書き換え可能な不揮発性メモリセルとその両端に接続された第１及び第２の選択トランジスタとによりＮＡＮＤセルユニットを構成するメモリセルアレイを備え、
   前記第１及び第２の選択トランジスタを、その少なくとも一方のゲートには外部電圧を印加して、オンさせ、同時に前記ＮＡＮＤセルユニット内の全メモリセルの制御ゲートにデータによらずメモリセルがオンするパス電圧を印加して、前記ＮＡＮＤセルユニットを貫通する読み出し電流を検出することにより、前記外部電圧により駆動される第１及び第２の選択トランジスタの少なくも一方の特性を測定するテストモードを有する
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルアレイは、一方向に配列された複数のＮＡＮＤセルユニットにより構成される少なくとも一つのブロックと、前記ブロック内のＮＡＮＤセルユニットの第１及び第２の選択トランジスタのゲートをそれぞれ共通接続する第１及び第２の選択ゲート線と、前記ブロック内の前記一方向に並ぶメモリセルの制御ゲートを共通接続する複数のワード線と、各ＮＡＮＤセルユニットの一端がそれぞれ前記第１の選択トランジスタを介して接続される複数のビット線と、前記各ＮＡＮＤセルユニットの他端が前記第２の選択トランジスタを介して共通接続されるソース線とを有し、
   前記テストモードは、前記ブロック内の第１及び第２の選択ゲート線に第１及び第２の選択トランジスタをオンにする駆動電圧を、その少なくとも一方を外部電圧として印加し、同時に前記ブロック内の全ワード線にデータによらずメモリセルがオンするパス電圧を印加して、前記ＮＡＮＤセルユニットを貫通する読み出し電流を検出するという読み出し動作を、前記外部電圧レベルを切り換えて複数回繰り返すことにより、前記外部電圧により駆動される第１及び第２の選択トランジスタの少なくとも一方のしきい値電圧分布を測定するものである
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリセルアレイは、一方向に配列された複数のＮＡＮＤセルユニットにより構成される少なくとも一つのブロックと、前記ブロック内のＮＡＮＤセルユニットの第１及び第２の選択トランジスタのゲートをそれぞれ共通接続する第１及び第２の選択ゲート線と、前記ブロック内の前記一方向に並ぶメモリセルの制御ゲートを共通接続する複数のワード線と、各ＮＡＮＤセルユニットの一端がそれぞれ前記第１の選択トランジスタを介して接続される複数のビット線と、前記各ＮＡＮＤセルユニットの他端が前記第２の選択トランジスタを介して共通接続されるソース線とを有し、
   前記テストモードは、前記ブロック内の第１及び第２の選択ゲート線に第１及び第２の選択トランジスタをオンにする駆動電圧を、その少なくとも一方をスキャンされる第１の外部電圧として印加しかつ、前記ブロック内の全ワード線にデータによらずメモリセルがオンするパス電圧を印加すると同時に、選択されたビット線に第２の外部電圧を印加して、選択されたＮＡＮＤセルユニット内の前記第１及び第２の外部電圧により駆動される第１及び第２の選択トランジスタの一方のゲート電圧−ドレイン電流特性を測定するものである
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 複数のＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットは、制御ゲートがそれぞれ異なるワード線に接続された、複数個直列接続された電気的書き換え可能な不揮発性メモリセル、及びその両端をそれぞれビット線及び共通ソース線に接続するための、ゲートがそれぞれ第１及び第２の選択ゲート線に接続された第１及び第２の選択トランジスタを有するメモリセルアレイと、
   アドレス入力及び動作モードに応じて前記メモリセルアレイのワード線、第１及び第２の選択ゲート線を駆動するワード線駆動回路と、
   前記メモリセルアレイのビット線に接続されるセンスアンプ回路とを備え、
   選択されたワード線に第１の外部電圧を、非選択ワード線にデータによらずメモリセルがオンするパス電圧を印加し、同時に前記第１及び第２の選択ゲート線に前記第１及び第２の選択トランジスタをオンにする駆動電圧を印加して、前記センスアンプ回路により前記ＮＡＮＤセルユニットの貫通電流を検出することにより、前記選択ワード線につながる選択メモリセルの特性を測定する第１のテストモードと、
   前記第１及び第２の選択ゲート線に第１及び第２の選択トランジスタをオンさせる駆動電圧をその少なくとも一方を第２の外部電圧として印加し、同時に前記第１及び第２の選択ゲート線に挟まれた全ワード線にデータによらずメモリセルがオンするパス電圧を印加して、前記センスアンプ回路により前記ＮＡＮＤセルユニットを貫通する読み出し電流を検出することにより、前記第２の外部電圧により駆動される第１及び第２の選択トランジスタの少なくも一方の特性を測定する第２のテストモードを有する
   ことを特徴とする半導体記憶装置。
5. 前記第１のテストモードは、前記第１の外部電圧を複数レベルにわたって切り換え、その各レベルで前記センスアンプ回路により前記ＮＡＮＤセルユニットを貫通する読み出し電流を検出することにより、前記選択メモリセルのしきい値電圧分布を測定するものであり、
   前記第２のテストモードは、前記第２の外部電圧を複数レベルにわたって切り換え、その各レベルで前記センスアンプ回路により前記ＮＡＮＤセルユニットを貫通する読み出し電流を検出することにより、前記第２の外部電圧により駆動される第１及び第２の選択トランジスタの少なくとも一方のしきい値電圧分布を測定するものである
   ことを特徴とする請求項４記載の半導体記憶装置。

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