TWI640996B - 記憶體電路及其測試方法 - Google Patents

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Abstract

本發明提供一種記憶體電路及其測試方法。記憶體電路 包括多數級非依電性記憶體裝置。第N級非依電性記憶體裝置包括邏輯記憶體電路、非依電性記憶元件、寫電路以及讀電路。邏輯記憶體電路在正常模式中透過資料輸入端接收外部資料並且在測試模式中透過測試輸入端接收測試資料。寫電路在寫期間將測試資料或外部資料寫入非依電性記憶元件。讀電路在讀期間將儲存於非依電性記憶元件的經儲存資料傳送到邏輯記憶體電路的輸出端。

Description

記憶體電路及其測試方法
本發明是有關於一種記憶體電路及其測試方法。
自動測試圖樣產生(automatic test pattern generated，ATPG)測試電路是用以對組合邏輯電路提供測試資料，以對組合邏輯電路作進行測試。以往針對組合邏輯電路的功能測試中，傳統邏輯記憶體電路的功耗十分可觀。有鑑於此，可將ATPG測試電路中加入非依電性記憶體，以試圖達到低功耗的效果。
此外，如果對測試電路中的非依電性記憶體進行測試，則需要再增加額外的測試電路，來達到可以測試非依電性記憶體是否正常操作的功能。
本發明提供一種記憶體電路及其測試方法，可以不需要增加外部電路的情況下，來檢查記憶體電路內部的非依電性記憶元件。
本發明的記憶體電路包括多數級非依電性記憶體裝置，多數級非依電性記憶體裝置串聯耦接。第N級非依電性記憶體裝置包括邏輯記憶體電路、非依電性記憶元件、寫電路以及讀電路。邏輯記憶體電路在正常模式中透過資料輸入端接收外部資料並且在測試模式中透過測試輸入端接收測試資料。寫電路在寫期間將測試資料或外部資料寫入非依電性記憶元件。讀電路在讀期間將儲存於非依電性記憶元件的經儲存資料傳送到邏輯記憶體電路的輸出端。
本發明的測試方法包括：配置多數級非依電性記憶體裝置，使多數級非依電性記憶體裝置串聯耦接，其中多數級非依電性記憶體裝置各包括非依電性記憶元件；在測試模式中接收測試資料；在寫期間將測試資料寫入非依電性記憶元件；以及在讀期間輸出儲存於非依電性記憶元件的經儲存資料。
基於上述，本發明的記憶體電路是由多數級非依電性記憶體裝置串聯耦接以實現ATPG的測試電路形態。並加入非依電性記憶元件、寫電路與讀電路以實現低耗能的ATPG測試電路。此外，邏輯記憶體電路可在測試模式中接收測試資料，以及寫電路與讀電路的操作，使得ATPG測試電路可以不需要增加外部電路的情況下，來檢查記憶體電路內部的非依電性記憶元件。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、400、600、700、900、1000、1100、1100(1)、1100(2)、1100(N)‧‧‧非依電性記憶體裝置
110‧‧‧邏輯記憶體電路
111‧‧‧反及閘
112、114、115‧‧‧傳輸閘
113、116‧‧‧反閘
117、118‧‧‧開關
120‧‧‧寫電路
121‧‧‧第一準位移位器
122‧‧‧第二準位移位器
123‧‧‧第一緩衝器
124‧‧‧第二緩衝器
130‧‧‧非依電性記憶元件
140‧‧‧讀電路
141、143、144‧‧‧開關
142‧‧‧電阻器
145‧‧‧緩衝器
150、160‧‧‧控制電路
151、153‧‧‧反閘
152‧‧‧反及閘
161、163、164、166、167‧‧‧反閘
162、165‧‧‧反及閘
210、220、230、240‧‧‧曲線
711‧‧‧反及閘
712、714、715、716、718、720、721‧‧‧傳輸閘
713、719、722‧‧‧反閘
717‧‧‧反或閘
723、724、726、727‧‧‧開關
725‧‧‧緩衝器
728、729、730‧‧‧輸入緩衝器
BE‧‧‧下電極
CK‧‧‧原始時脈信號
CK0、CK0B、CK1、CK1B‧‧‧時脈信號
D‧‧‧輸入端
G‧‧‧原始閘控信號
GE‧‧‧第一閘控信號
GEB‧‧‧第二閘控信號
GND‧‧‧接地電壓
HRS‧‧‧高阻態
LRS‧‧‧低阻態
NPP‧‧‧停止供電期間
Q、QB‧‧‧輸出端
R、RB‧‧‧重置信號
RD‧‧‧第一讀信號
RDB‧‧‧第二讀信號
RP‧‧‧讀期間
S310、S320、S330‧‧‧步驟
TE‧‧‧上電極
VDD‧‧‧系統電壓
VFW‧‧‧生成電壓
VRESET‧‧‧重置電壓
VSET‧‧‧設定電壓
WP‧‧‧寫期間
WR‧‧‧寫信號
TI‧‧‧測試輸入端
DI‧‧‧資料輸入端
TE‧‧‧第一測試致能信號
TEB‧‧‧第二測試致能信號
1200‧‧‧記憶體電路
P_WR、P_RD、P_TE、P_CK、P_RB、P_D、P_TI、P_Q‧‧‧腳墊
SCAN_IN‧‧‧輸入掃描腳墊
SCAN_OUT‧‧‧輸出掃描腳墊
Dext_1、Dext_2、Dext_3、Dext_N‧‧‧外部組合邏輯電路
S1310、S1320、S1330、S1340‧‧‧步驟
圖1是依照本發明一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖2是依照一實施例說明圖1所示非依電性記憶元件的特性曲線示意圖。
圖3是依照本發明實施例說明一種非依電性記憶體裝置的操作方法的流程示意圖。
圖4是依照本發明另一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖5是依照本發明一實施例說明圖4所示電路的信號時序示意圖。
圖6是依照本發明再一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖7是依照本發明又一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖8是依照本發明一實施例說明圖7所示電路的信號時序示意圖。
圖9是依照本發明更一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖10是依照本發明一實施例所繪示的第N級非依電性記憶體裝置的電路方塊示意圖。
圖11是依照圖10所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖12是依照本發明一實施例所繪示的記憶體電路的電路方塊示意圖。
圖13是依照本發明一實施例所繪示的測試方法流程圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明一實施例所繪示的一種非依電性記憶體裝置100的電路方塊示意圖。非依電性記憶體裝置100包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140。依照設計需求，邏輯記憶體電路110可以是任何依電性記憶體元件/電路。例如(但不限於此)，邏輯記憶體電路110可以包括閂鎖器、正反器、靜態隨機存取記憶體或是其他具有記憶資料功能的記憶體電路/元件。與非依電性記憶元件130相比，邏輯記 憶體電路110具有更快的存取速度。
邏輯記憶體電路110具有輸入端(例如輸入端D)與輸出端(例如輸出端Q或輸出端QB)。寫電路120的輸入端耦接至邏輯記憶體電路110的輸出端(例如輸出端Q或輸出端QB)，以接收邏輯記憶體電路110的經儲存資料。寫電路120的第一輸出端耦接至非依電性記憶元件130的第一端，而寫電路120的第二輸出端耦接至非依電性記憶元件130的第二端。非依電性記憶元件130可以是電阻式記憶體(resistive memory)、相變化記憶體(phase change memory,PCM)或是其他非揮發性記憶體。例如，於圖1所示實施例中，非依電性記憶元件130包括電阻性記憶元件，其中電阻性記憶元件的上電極(top electrode)TE做為所述非依電性記憶元件130的第一端以耦接至寫電路120的第一輸出端，而電阻性記憶元件的下電極(bottom electrode)BE做為所述非依電性記憶元件130的第二端以耦接至寫電路120的第二輸出端。讀電路140的第一輸入端耦接至非依電性記憶元件130的第一端(例如上電極TE)。讀電路140的第二輸入端耦接至非依電性記憶元件130的第二端(例如下電極BE)。讀電路140的輸出端耦接至邏輯記憶體電路110的輸出端(例如輸出端Q或輸出端QB)。
應用本實施例者可以視其設計需求而以任何方式實現上述非依電性記憶元件130。例如(但不限於此)，上述非依電性記憶元件130的構造可以是在基板(substrate)垂直方向上按照「下 電極BE、可變電阻體、上電極TE」之順序來層疊而成。例如，在鑭鋁氧化物LaAlO3(LAO)之單晶基板上所沉積的下電極BE材料可以是釔鋇銅氧化物YBa2Cu3O7(YBCO)膜，可變電阻體的材料可以是鈣鈦礦型氧化物之結晶性鐠鈣錳氧化物Pr1-XCaXMnO3(PCMO)膜，上電極TE材料可以是濺鍍所沉積的Ag膜。此外，除了上述鈣鈦礦材料以外，已知ZnSe-Ge異質構造或者關於Ti、Nb、Hf、Zr、Ta、Ni、V、Zn、Sn、In、Th、Al等金屬之氧化物亦可能作為上述可變電阻體之材料。基於可變電阻體之材料的不同，非依電性記憶元件130的電阻特性亦不相同。依據在上電極TE和下電極BE之間所施加之電壓的方向，此非依電性記憶元件130的電阻值能夠可逆改變。藉由讀取該可變電阻體材料之電阻值，能夠實現電阻式記憶體的功效。
圖2是依照一實施例說明圖1所示非依電性記憶元件130的特性曲線示意圖。圖2橫軸表示非依電性記憶元件130的上電極TE與下電極BE之間的電壓差(即上電極TE的電壓減下電極BE的電壓)，而縱軸表示流經非依電性記憶元件130的電流值。曲線210與曲線220表示處於低阻態LRS的非依電性記憶元件130的電流對電壓特性曲線，而曲線230與曲線240表示處於高阻態HRS的非依電性記憶元件130的電流對電壓特性曲線。依照材質的不同，所述低阻態LRS的電阻值可以是數十歐姆或數百歐姆(例如數KΩ)，而所述高阻態HRS的電阻值可以大於低阻態LRS電阻值的數十倍以上(例如10K~100MΩ)。假設非依電性記憶元件130 處於高阻態HRS(參照曲線230)，當非依電性記憶元件130的上電極TE與下電極BE之間的電壓差大於第一閾電壓(即圖2所示設定電壓VSET)時，非依電性記憶元件130會發生「設定(set)」操作，使得非依電性記憶元件130的阻態會從高阻態HRS轉變為低阻態LRS。請參照曲線220，當低阻態LRS的非依電性記憶元件130的上電極TE與下電極BE之間的電壓差小於第二閾電壓(即圖2所示重置電壓VRESET)時，非依電性記憶元件130會發生「重置(reset)」操作，使得非依電性記憶元件130的阻態會從低阻態LRS轉變為高阻態HRS。
圖3是依照本發明實施例說明一種非依電性記憶體裝置100的操作方法的流程示意圖。於步驟S310中，邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140被配置於非依電性記憶體裝置100。在正常操作期間，寫電路120以及讀電路140可以被禁能。於被禁能期間中，寫電路120的輸入端及/或讀電路140的輸出端處於浮接狀態或高阻抗狀態。因此，寫電路120、非依電性記憶元件130以及讀電路140在正常操作期間不會影響邏輯記憶體電路110的運作。
在寫期間，讀電路140可以被禁能。於被禁能期間中，讀電路140的第一輸入端與第二輸入端處於浮接狀態或高阻抗狀態。寫電路120在寫期間將邏輯記憶體電路110的經儲存資料寫入(備份至)非依電性記憶元件130(步驟S320)。舉例來說(但不限於此)，假設邏輯記憶體電路110的經儲存資料為邏輯「1」， 則寫電路120可以在寫期間將非依電性記憶元件130的阻態設定為低阻態LRS。假設邏輯記憶體電路110的經儲存資料為邏輯「0」，則寫電路120可以在寫期間將非依電性記憶元件130的阻態重置為高阻態HRS。系統會判斷是否進入待機模式，例如待機或關機。當進入待機或關機(斷電)時，非依電性記憶體裝置100會先進行儲存程序(步驟S320，進入寫期間)，以將邏輯記憶體電路110的資訊/資料記錄於非依電性記憶元件130。完成前述儲存程序(步驟S320)後，系統可以停止供電給邏輯記憶體電路110，以減少邏輯記憶體電路110的功耗。至此，非依電性記憶體裝置100已進入待機或關機狀態/模式。
當非依電性記憶體裝置100結束待機或關機狀態/模式時，所述非依電性記憶體裝置100進行恢復程序(步驟S330，進入讀期間)，以便將非依電性記憶元件130所儲存的資訊寫回到邏輯記憶體電路110。於恢復程序中，邏輯記憶體電路110的輸出端(例如輸出端Q或輸出端QB)尚處於未備妥狀態(例如浮接狀態、高阻抗狀態、或其他未知邏輯態等)。在讀期間，寫電路120可以被禁能。於被禁能期間中，寫電路120的第一輸出端與第二輸出端處於浮接狀態或高阻抗狀態。讀電路140在讀期間經由邏輯記憶體電路110的輸出端(例如輸出端Q或輸出端QB)將非依電性記憶元件130的資料回存至邏輯記憶體電路110。舉例來說(但不限於此)，假設非依電性記憶元件130的「資料」為低阻態LRS(相當於邏輯「1」)，則讀電路140在讀期間可以經由邏輯記憶體電路 110的輸出端將邏輯「1」回存至邏輯記憶體電路110。假設非依電性記憶元件130的「資料」為高阻態HRS(相當於邏輯「0」)，則讀電路140在讀期間可以經由邏輯記憶體電路110的輸出端將邏輯「0」回存至邏輯記憶體電路110。完成前述恢復程序(步驟S330)後，邏輯記憶體電路110可以進行正常操作。
因此，本實施例所述非依電性記憶體裝置100及其操作方法可以利用特定的架構結合邏輯記憶體電路110與非依電性記憶元件130。在正常操作期間，寫電路120以及讀電路140被禁能。因此，非依電性記憶元件130在正常操作期間不會影響邏輯記憶體電路110的運作。在寫期間，讀電路140被禁能，而寫電路120被致能以將邏輯記憶體電路110的經儲存資料寫入(備份至)非依電性記憶元件130。在讀期間，寫電路120被禁能，而讀電路140被致能以將非依電性記憶元件130的資料回存至邏輯記憶體電路110。
圖4是依照本發明另一實施例所繪示的一種非依電性記憶體裝置400的電路方塊示意圖。非依電性記憶體裝置400包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130、讀電路140以及控制電路150。圖4所示邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140可以參照圖1至圖3的相關說明而類推。
於圖4所示實施例中，控制電路150包括反閘151、反及閘152以及反閘153。反閘151的輸入端可以從前級電路(例如控 制器，未繪示)接收第一讀信號RD。反閘151的輸出端提供第二讀信號RDB給邏輯記憶體電路110與讀電路140，其中第二讀信號RDB為第一讀信號RD的反相信號。反及閘152的第一輸入端可以從前級電路(例如控制器，未繪示)接收原始閘控信號G。反及閘152的第二輸入端耦接至反閘151的輸出端，以接收第二讀信號RDB。反及閘152的輸出端提供第二閘控信號GEB給邏輯記憶體電路110。反閘153的輸入端耦接至反及閘152的輸出端，以接收第二閘控信號GEB。反閘153的輸出端提供第一閘控信號GE給邏輯記憶體電路110，其中第一閘控信號GE為第二閘控信號GEB的反相信號。
於圖4所示實施例中，邏輯記憶體電路110包括反及閘111、傳輸閘112、反閘113、傳輸閘114、傳輸閘115以及反閘116。傳輸閘115的P通道閘極受控於第二閘控信號GEB。傳輸閘115的N通道閘極受控於第一閘控信號GE。傳輸閘115的第一端作為邏輯記憶體電路110的輸入端D。傳輸閘115的第二端耦接至反及閘111的第二輸入端。反及閘111的第一輸入端可以從前級電路(例如控制器，未繪示)接收重置信號RB。反閘116的輸入端耦接至反及閘111的輸出端。反閘116的輸出端作為邏輯記憶體電路110的輸出端Q。
傳輸閘112的第一端耦接至反及閘111的輸出端。傳輸閘112的第二端耦接至邏輯記憶體電路110的輸出端QB。傳輸閘112的P通道閘極受控於第一讀信號RD。傳輸閘112的N通道閘 極受控於第二讀信號RDB。在正常操作期間與寫期間，傳輸閘112為導通。在讀期間，傳輸閘112為截止。反閘113的輸入端耦接至傳輸閘112的第二端。傳輸閘114的第一端耦接至反閘113的輸出端。傳輸閘114的第二端耦接至反及閘111的第二輸入端。傳輸閘114的P通道閘極受控於第一閘控信號GE。傳輸閘114的N通道閘極受控於第二閘控信號GEB。
於圖4所示實施例中，寫電路120包括第一準位移位器121與第二準位移位器122。第一準位移位器121的輸入端耦接至邏輯記憶體電路110的輸出端QB。第一準位移位器121的輸出端作為寫電路120的第二輸出端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。第一準位移位器121的致能控制端可以從前級電路(例如控制器，未繪示)接收寫信號WR。第一準位移位器121受控於寫信號WR。當寫信號WR為第一邏輯態(例如邏輯「0」)時，第一準位移位器121的輸出端被禁能。當寫信號WR為第二邏輯態(例如邏輯「1」)時，第一準位移位器121的輸出端依照邏輯記憶體電路110的輸出端QB的信號而決定輸出高寫電壓(例如生成(Forming)電壓VFW)或低寫電壓(例如接地電壓GND)。其中，高寫電壓與低寫電壓的電壓差大於非依電性記憶元件130的閾電壓，例如大於圖2所示設定電壓VSET的絕對值，以及/或是大於圖2所示重置電壓VRESET的絕對值。
第二準位移位器122的輸入端耦接至邏輯記憶體電路110的輸出端Q。第二準位移位器122的輸出端作為寫電路120的第 一輸出端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。第二準位移位器122的致能控制端可以從前級電路(例如控制器，未繪示)接收寫信號WR。第二準位移位器122受控於寫信號WR。當寫信號WR為第一邏輯態(例如邏輯「0」)時，第二準位移位器122的輸出端被禁能。當寫信號WR為第二邏輯態(例如邏輯「1」)時，第二準位移位器122的輸出端依照邏輯記憶體電路110的輸出端Q的信號而決定輸出高寫電壓(例如生成電壓VFW)或低寫電壓(例如接地電壓GND)。
舉例來說，假設邏輯記憶體電路110的輸出端Q的信號為邏輯「1」(亦即輸出端QB的信號為邏輯「0」)，以及假設寫信號WR為第二邏輯態(例如邏輯「1」)，則第一準位移位器121可以在寫期間將輸出端Q的信號轉換為高寫電壓(例如生成電壓VFW)，而第二準位移位器122可以在寫期間將輸出端QB的信號轉換為低寫電壓(例如接地電壓GND)。高寫電壓被傳送至非依電性記憶元件130的第一端(例如上電極TE)，而低寫電壓被傳送至非依電性記憶元件130的第二端(例如下電極BE)。因此，非依電性記憶元件130的阻態被設定為低阻態LRS。以此類推，當邏輯記憶體電路110的輸出端Q的信號為邏輯「0」(亦即輸出端QB的信號為邏輯「1」)時，非依電性記憶元件130的阻態在寫期間將被重置為高阻態HRS。
寫電路120的實現方式並不限於第一準位移位器121與第二準位移位器122。舉例來說，在另一實施例中，寫電路120 包括第一緩衝器123以及第二緩衝器124。第一緩衝器123的輸入端耦接至邏輯記憶體電路110的輸出端QB。第一緩衝器123的輸出端作為寫電路120的第二輸出端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。第一緩衝器123的電源端耦接至高寫電壓(例如生成電壓VFW)。第一緩衝器123的參考電壓端耦接至低寫電壓(例如接地電壓GND)。生成電壓VFW與接地電壓GND的電壓差大於非依電性記憶元件130的閾電壓，例如大於圖2所示設定電壓VSET的絕對值，以及/或是大於圖2所示重置電壓VRESET的絕對值。第一緩衝器123的致能控制端可以從前級電路(例如控制器，未繪示)接收寫信號WR。第一緩衝器123受控於寫信號WR而決定是否禁能第一緩衝器123的輸出端。
第二緩衝器124的輸入端耦接至邏輯記憶體電路110的輸出端Q。第二緩衝器124的輸出端作為寫電路120的第一輸出端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。第二緩衝器124的電源端耦接至高寫電壓(例如生成電壓VFW)。第二緩衝器124的參考電壓端耦接至低寫電壓(例如接地電壓GND)。第二緩衝器124的致能控制端可以從前級電路(例如控制器，未繪示)接收寫信號WR。第二緩衝器受控於寫信號WR而決定是否禁能第二緩衝器124的輸出端。
假設邏輯記憶體電路110的輸出端Q的信號為邏輯「1」(亦即輸出端QB的信號為邏輯「0」)，以及假設寫信號WR為第二邏輯態(例如邏輯「1」)，則第一緩衝器123可以在寫期間將輸 出端Q的信號轉換為高寫電壓(例如生成電壓VFW)，而第二緩衝器124可以在寫期間將輸出端QB的信號轉換為低寫電壓(例如接地電壓GND)。因此，當邏輯記憶體電路110的輸出端Q的信號為邏輯「1」(亦即輸出端QB的信號為邏輯「0」)時，非依電性記憶元件130的阻態被設定為低阻態LRS。以此類推，當邏輯記憶體電路110的輸出端Q的信號為邏輯「0」(亦即輸出端QB的信號為邏輯「1」)時，非依電性記憶元件130的阻態在寫期間將被重置為高阻態HRS。
於圖4所示實施例中，讀電路140包括開關141、電阻器142、開關143以及開關144。開關141的第一端作為讀電路140的輸出端，以耦接至邏輯記憶體電路110的輸出端QB。開關141的第二端作為讀電路140的第一輸入端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。開關141受控於第一讀信號RD。在正常操作期間與寫期間，開關141為截止。在讀期間，開關141為導通。開關141可以是傳輸閘(或其他開關元件/電路)，其中所述傳輸閘的P通道閘極受控於第二讀信號RDB，而所述傳輸閘的N通道閘極受控於第一讀信號RD。
電阻器142的第一端耦接至開關141的第二端。開關143的第一端耦接至電阻器142的第二端。開關143的第二端耦接至系統電壓VDD。開關143的控制端受控於第二讀信號RDB。在正常操作期間與寫期間，開關143為截止。在讀期間，開關143為導通。開關143可以是P通道金屬氧化物半導體(P-channel metal oxide semiconductor,PMOS)電晶體(或其他開關元件/電路)，其中所述PMOS電晶體的閘極受控於第二讀信號RDB，如圖4所示。開關144的第一端作為讀電路140的第二輸入端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。開關144的第二端耦接至參考電壓(例如接地電壓GND)。開關144的控制端受控於第一讀信號RD。在正常操作期間與寫期間，開關144為截止。在讀期間，開關144為導通。開關144可以是N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體(或其他開關元件/電路)，其中所述NMOS電晶體的閘極受控於第一讀信號RD，如圖4所示。
在讀期間，開關141、開關143與開關144為導通。假設非依電性記憶元件130的阻態為低阻態LRS(相當於邏輯「1」)，電阻器142與非依電性記憶元件130所形成的電阻串可以提供分壓電壓(邏輯低電壓)給開關141。開關141可以經由邏輯記憶體電路110的輸出端QB將此邏輯低電壓(相當於邏輯「0」)回存至邏輯記憶體電路110。因此在讀期間結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「0」(亦即輸出端Q的信號回復為邏輯「1」)。假設非依電性記憶元件130的阻態為高阻態HRS(相當於邏輯「0」)，電阻器142與非依電性記憶元件130所形成的電阻串可以提供分壓電壓(邏輯高電壓)給開關141。開關141可以經由邏輯記憶體電路110的輸出端QB將此邏輯高電壓(相當於邏輯「1」)回存至邏輯記憶體電路110。因此在讀期間結束後， 邏輯記憶體電路110的輸出端QB的信號回復為邏輯「1」(亦即輸出端Q的信號回復為邏輯「0」)。完成前述讀期間後，邏輯記憶體電路110可以進行正常操作。
圖5是依照本發明一實施例說明圖4所示電路的信號時序示意圖。圖5所示橫軸表示時間，縱軸表示電壓。如圖5所示，於進行儲存程序(寫期間WP)前，邏輯記憶體電路110的輸出端Q是高電壓準位(例如邏輯「1」)，亦即邏輯記憶體電路110的輸出端QB是邏輯「0」。當系統進入待機或關機(斷電)前，非依電性記憶體裝置400會先進行儲存程序(寫期間WP)，以將邏輯記憶體電路110的資訊/資料記錄於非依電性記憶元件130。於寫期間WP中，寫信號WR被拉昇至高電壓準位(例如邏輯「1」)，使得第二緩衝器124可以將輸出端Q的信號(邏輯「1」)轉換為高寫電壓(例如生成電壓VFW)，而第一緩衝器123可以將輸出端QB的信號(邏輯「0」)轉換為低寫電壓(例如接地電壓GND)。此時，第二緩衝器124所提供的電流從非依電性記憶元件130的上電極TE流向非依電性記憶元件130的下電極BE，使得非依電性記憶元件130的阻態會被設定為低阻態LRS。
完成前述儲存程序(寫期間WP)後，非依電性記憶體裝置400可以進入停止供電期間NPP。在停止供電期間NPP，系統可以停止供電給邏輯記憶體電路110、寫電路120與讀電路140以減少功耗。至此，非依電性記憶體裝置400已進入待機或關機狀態/模式。
當停止供電期間NPP結束時，系統可以恢復供電給邏輯記憶體電路110、寫電路120與讀電路140。在停止供電期間NPP結束後，所述非依電性記憶體裝置400可以進行恢復程序(進入讀期間RP)，以便將非依電性記憶元件130所儲存的資訊寫回到邏輯記憶體電路110。於恢復程序中，讀信號RD被拉昇至高電壓準位(例如邏輯「1」)，使得開關141、開關143與開關144為導通。由於非依電性記憶元件130的阻態為低阻態LRS(相當於邏輯「1」)，使得邏輯記憶體電路110的輸出端QB的電壓被拉低，進而使得邏輯記憶體電路110的輸出端Q輸出高電壓準位(相當於邏輯「1」)。因此在讀期間RP結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「0」，亦即輸出端Q的信號回復為邏輯「1」。
圖6是依照本發明再一實施例所繪示的一種非依電性記憶體裝置600的電路方塊示意圖。非依電性記憶體裝置600包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130、讀電路140以及控制電路150。圖6所示邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140可以參照圖1至圖3的相關說明而類推。圖6所示寫電路120、非依電性記憶元件130、讀電路140以及控制電路150可以參照圖4的相關說明，故不再贅述。
請參照圖6，邏輯記憶體電路110包括反及閘111、反閘113、反閘116、開關117以及開關118。開關118受控於閘控信號 GE。開關118的第一端作為邏輯記憶體電路110的輸入端D。開關118的第二端耦接至反及閘111的第二輸入端。反及閘111的第一輸入端耦接至重置信號RB。反閘116的輸入端耦接至反及閘111的輸出端。反閘116的輸出端作為邏輯記憶體電路110的輸出端Q。反及閘111的輸出端耦接至邏輯記憶體電路110的輸出端QB。反閘113的輸入端耦接至反及閘111的輸出端。開關117的第一端耦接至反閘113的輸出端。開關117的第二端耦接至反及閘111的第二輸入端。開關117受控於閘控信號GEB。
於圖6所示實施例中，讀電路140包括電阻器142、開關143、開關144以及緩衝器145。緩衝器145的輸出端作為讀電路140的輸出端，以耦接至邏輯記憶體電路110的輸出端QB。緩衝器145的輸入端作為讀電路140的第一輸入端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。緩衝器145受控於第一讀信號RD。在正常操作期間與寫期間，緩衝器145被禁能。在讀期間，緩衝器145被致能。電阻器142的第一端耦接至緩衝器145的輸入端。開關143的第一端耦接至電阻器142的第二端。開關143的第二端耦接至系統電壓VDD。開關143的控制端受控於第二讀信號RDB。開關144的第一端作為讀電路140的第二輸入端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。開關144的第二端耦接至參考電壓(例如接地電壓GND)。開關144的控制端受控於第一讀信號RD。在正常操作期間與寫期間，開關143與開關144為截止。在讀期間，開關143與開關144 為導通。
在讀期間，緩衝器145被致能而且開關143與開關144為導通。假設非依電性記憶元件130的阻態為低阻態LRS(相當於邏輯「1」)，電阻器142與非依電性記憶元件130所形成的電阻串可以提供分壓電壓(邏輯低電壓)給緩衝器145。緩衝器145可以經由邏輯記憶體電路110的輸出端QB將此邏輯低電壓(相當於邏輯「0」)回存至邏輯記憶體電路110。因此在讀期間結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「0」(亦即輸出端Q的信號回復為邏輯「1」)。假設非依電性記憶元件130的阻態為高阻態HRS(相當於邏輯「0」)，電阻器142與非依電性記憶元件130所形成的電阻串可以提供分壓電壓(邏輯高電壓)給緩衝器145。緩衝器145可以經由邏輯記憶體電路110的輸出端QB將此邏輯高電壓(相當於邏輯「1」)回存至邏輯記憶體電路110。因此在讀期間結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「1」(亦即輸出端Q的信號回復為邏輯「0」)。完成前述讀期間後，邏輯記憶體電路110可以進行正常操作。
圖7是依照本發明又一實施例所繪示的一種非依電性記憶體裝置700的電路方塊示意圖。非依電性記憶體裝置700包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130、讀電路140以及控制電路160。圖7所示邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140可以參照圖1至圖3的相關說明而類推。圖7所示寫電路120、非依電性記憶元件130 以及讀電路140可以參照圖4的相關說明，故不再贅述。
於圖7所示實施例中，控制電路160包括反閘161、反及閘162、反閘163、反閘164、反及閘165以及反閘166。反閘161的輸入端可以從前級電路(例如控制器，未繪示)接收第一讀信號RD。反閘161的輸出端提供該第二讀信號RDB給邏輯記憶體電路110與讀電路140，其中第二讀信號RDB為第一讀信號RD的反相信號。反及閘162的第一輸入端可以從前級電路(例如控制器，未繪示)接收原始時脈信號CK。反及閘162的第二輸入端耦接至反閘161的輸出端，以接收第二讀信號RDB。反及閘162的輸出端提供時脈信號CK1B給邏輯記憶體電路110。反閘163的輸入端耦接至反及閘162的輸出端，以接收時脈信號CK1B。反閘163的輸出端提供時脈信號CK1給邏輯記憶體電路110，其中時脈信號CK1為時脈信號CK1B的反相信號。反閘164的輸入端接收原始時脈信號CK。反及閘165的第一輸入端耦接至反閘164的輸出端。反及閘165的第二輸入端耦接至反閘161的輸出端，以接收第二讀信號RDB。反及閘165的輸出端提供時脈信號CK0B給邏輯記憶體電路110。反閘166的輸入端耦接至反及閘165的輸出端，以接收時脈信號CK0B。反閘166的輸出端提供時脈信號CK0給邏輯記憶體電路110。
於圖7所示實施例中，邏輯記憶體電路110包括反及閘711、傳輸閘712、反閘713、傳輸閘714、傳輸閘715、傳輸閘716、反或閘717、傳輸閘718、反閘719、傳輸閘720、傳輸閘721以 及反閘722。傳輸閘721的P通道閘極受控於時脈信號CK0B。傳輸閘721的N通道閘極受控於時脈信號CK0。傳輸閘721的第一端作為邏輯記憶體電路110的輸入端D。傳輸閘721的第二端耦接至反及閘711的第二輸入端。反及閘711的第一輸入端可以從前級電路(例如控制器，未繪示)接收重置信號RB。傳輸閘712的第一端耦接至反及閘711的輸出端。傳輸閘712的P通道閘極受控於第一讀信號RD。傳輸閘712的N通道閘極受控於第二讀信號RDB。在正常操作期間與寫期間，傳輸閘712為導通。在讀期間，傳輸閘712為截止。反閘713的輸入端耦接至傳輸閘712的第二端。傳輸閘714的第一端耦接至反閘713的輸出端。傳輸閘714的第二端耦接至反及閘711的第二輸入端。傳輸閘714的P通道閘極受控於時脈信號CK0。傳輸閘714的N通道閘極受控於時脈信號CK0B。
傳輸閘715的第一端耦接至反及閘711的輸出端。傳輸閘715的N通道閘極受控於時脈信號CK1。傳輸閘715的P通道閘極受控於時脈信號CK1B。傳輸閘716的第一端耦接至反閘713的輸入端。傳輸閘716的N通道閘極受控於第一讀信號RD。傳輸閘716的P通道閘極受控於該第二讀信號RDB。在正常操作期間與寫期間，傳輸閘716為截止。在讀期間，傳輸閘716為導通。反或閘717的第一輸入端可以從前級電路(例如控制器，未繪示)接收重置信號R，其中重置信號R為重置信號RB的反相信號。反或閘717的第二輸入端耦接至傳輸閘715的第二端。反閘722的 輸入端耦接至反或閘717的輸出端。反閘722的輸出端作為邏輯記憶體電路110的輸出端QB。傳輸閘718的第一端耦接至反或閘717的輸出端。傳輸閘718的第二端耦接至邏輯記憶體電路110的輸出端Q。傳輸閘718的P通道閘極受控於第一讀信號RD。傳輸閘718的N通道閘極受控於第二讀信號RDB。在正常操作期間與寫期間，傳輸閘718為導通。在讀期間，傳輸閘718為截止。反閘719的輸入端耦接至傳輸閘718的第二端。傳輸閘720的第一端耦接至反閘719的輸出端。傳輸閘720的第二端耦接至反或閘717的第二輸入端與傳輸閘716的第二端。傳輸閘720的P通道閘極受控於時脈信號CK1。傳輸閘720的N通道閘極受控於時脈信號CK1B。
於圖7所示實施例中，寫電路120包括第一準位移位器121與第二準位移位器122。第一準位移位器121的輸入端耦接至邏輯記憶體電路110的輸出端Q。第一準位移位器121的輸出端作為寫電路120的第二輸出端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。第二準位移位器122的輸入端耦接至邏輯記憶體電路110的輸出端QB。第二準位移位器122的輸出端作為寫電路120的第一輸出端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。
寫電路120的實現方式並不限於第一準位移位器121與第二準位移位器122。舉例來說，在另一實施例中，寫電路120包括第一緩衝器123以及第二緩衝器124。於圖7所示實施例中， 第一緩衝器123的輸入端耦接至邏輯記憶體電路110的輸出端Q。第一緩衝器123的輸出端作為寫電路120的第二輸出端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。第二緩衝器124的輸入端耦接至邏輯記憶體電路110的輸出端QB。第二緩衝器124的輸出端作為寫電路120的第一輸出端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。
於圖7所示實施例中，讀電路140包括開關141、電阻器142、開關143以及開關144。開關141的第一端作為讀電路140的輸出端，以耦接至邏輯記憶體電路110的輸出端Q。開關141的第二端作為讀電路140的第一輸入端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。電阻器142的第一端耦接至開關141的第二端。開關143的第一端耦接至電阻器142的第二端。開關143的第二端耦接至系統電壓VDD。開關144的第一端作為讀電路140的第二輸入端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。開關144的第二端耦接至參考電壓(例如接地電壓GND)。
圖8是依照本發明一實施例說明圖7所示電路的信號時序示意圖。圖8所示橫軸表示時間，縱軸表示電壓。如圖8所示，於進行儲存程序(寫期間WP)前，邏輯記憶體電路110的輸出端Q是高電壓準位(例如邏輯「1」)，亦即邏輯記憶體電路110的輸出端QB是邏輯「0」。當系統進入待機或關機(斷電)前，非依電性記憶體裝置700會先進行儲存程序(寫期間WP)，以將邏輯記憶 體電路110的資訊/資料記錄於非依電性記憶元件130。於寫期間WP中，寫信號WR被拉昇至高電壓準位(例如邏輯「1」)，使得第一緩衝器123可以將輸出端Q的信號(邏輯「1」)轉換為高寫電壓(例如生成電壓VFW)，而第二緩衝器124可以將輸出端QB的信號(邏輯「0」)轉換為低寫電壓(例如接地電壓GND)。此時，第一緩衝器123所提供的電流從非依電性記憶元件130的下電極BE流向非依電性記憶元件130的上電極TE，使得非依電性記憶元件130的阻態會被重置為高阻態HRS。
完成前述儲存程序(寫期間WP)後，非依電性記憶體裝置700可以進入停止供電期間NPP。在停止供電期間NPP，系統可以停止供電給邏輯記憶體電路110、寫電路120與讀電路140以減少功耗。至此，非依電性記憶體裝置700已進入待機或關機狀態/模式。
當停止供電期間NPP結束時，系統可以恢復供電給邏輯記憶體電路110、寫電路120與讀電路140。在停止供電期間NPP結束後，所述非依電性記憶體裝置700可以進行恢復程序(進入讀期間RP)，以便將非依電性記憶元件130所儲存的資訊寫回到邏輯記憶體電路110。於恢復程序中，讀信號RD被拉昇至高電壓準位(例如邏輯「1」)，使得開關141、開關143與開關144為導通。由於非依電性記憶元件130的阻態為高阻態HRS(相當於邏輯「1」)，使得邏輯記憶體電路110的輸出端Q的電壓被拉高，進而使得邏輯記憶體電路110的輸出端QB輸出低電壓準位(相當於 邏輯「0」)。因此在讀期間RP結束後，邏輯記憶體電路110的輸出端Q的信號回復為邏輯「1」，亦即輸出端QB的信號回復為邏輯「0」。
圖9是依照本發明更一實施例所繪示的一種非依電性記憶體裝置900的電路方塊示意圖。非依電性記憶體裝置900包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130、讀電路140以及控制電路160。圖9所示邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140可以參照圖1至圖3的相關說明而類推。圖9所示寫電路120、非依電性記憶元件130、讀電路140以及控制電路160可以參照圖7的相關說明，故不再贅述。
請參照圖9，邏輯記憶體電路110包括反及閘711、反閘713、反或閘717、反閘719、反閘722、開關723、開關724、緩衝器725、開關726以及開關727。開關727的第一端作為邏輯記憶體電路110的輸入端D。開關727的第二端耦接至反及閘711的第二輸入端。開關727受控於時脈信號CK0。反及閘711的第一輸入端耦接至重置信號RB。反閘713的輸入端耦接至反及閘711的輸出端。開關723的第一端耦接至反閘713的輸出端。開關723的第二端耦接至反及閘711的第二輸入端。開關723受控於時脈信號CK0B。開關724的第一端耦接至反及閘711的輸出端。開關724受控於時脈信號CK1。緩衝器725的輸出端耦接至反閘713的輸入端。緩衝器725受控於讀信號RD。
反或閘717的第一輸入端耦接至重置信號R。反或閘717的第二輸入端耦接至開關724的第二端。反或閘717的輸出端耦接至邏輯記憶體電路110的輸出端Q。反閘722的輸入端耦接至反或閘717的輸出端。反閘722的輸出端作為邏輯記憶體電路110的輸出端QB。反閘719的輸入端耦接至反或閘717的輸出端。開關726的第一端耦接至反閘719的輸出端。開關726的第二端耦接至反或閘717的第二輸入端與緩衝器725的輸入端。開關726受控於時脈信號CK1B。
於圖9所示實施例中，讀電路140包括電阻器142、開關143、開關144以及緩衝器145。緩衝器145的輸出端作為讀電路140的輸出端，以耦接至邏輯記憶體電路110的輸出端Q。圖9所示讀電路140可以參照圖6的相關說明而類推，故不再贅述。
值得注意的是，在不同的應用情境中，上述多個實施例所述邏輯記憶體電路110、寫電路120及/或讀電路140的相關功能可以利用一般的硬體描述語言(hardware description languages，例如Verilog HDL或VHDL)或其他合適的編程語言來實現為韌體或硬體。可執行所述相關功能的韌體可以被佈置為任何已知的計算機可存取媒體(computer-accessible medias)，例如磁帶(magnetic tapes)、半導體(semiconductors)記憶體、磁盤(magnetic disks)或光盤(compact disks，例如CD-ROM或DVD-ROM)，或者可通過互聯網(Internet)、有線通信(wired communication)、無線通信(wireless communication)或其它通信 介質傳送所韌體。所述韌體可以被存放在計算機的可存取媒體中，以便於由計算機的處理器來存取/執行所述韌體的編程碼(programming codes)。另外，本發明的裝置和方法可以通過硬體和軟體的組合來實現。
圖10是依照本發明一實施例所繪示的第N級非依電性記憶體裝置的電路方塊示意圖。非依電性記憶體裝置1000包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140。非依電性記憶體裝置1000的邏輯記憶體電路110具有資料輸入端DI以及測試輸入端TI。邏輯記憶體電路110可在正常模式中透過資料輸入端DI來接收外部資料。並且邏輯記憶體電路110也可在測試模式中透過測試輸入端TI來接收測試資料。寫電路120可以在寫期間將測試資料或外部資料寫入非依電性記憶元件130。讀電路140可以在讀期間將儲存於非依電性記憶元件130的經儲存資料透過邏輯記憶體電路110的輸出端傳送到邏輯記憶體電路110的輸出端。在本實施例中，非依電性記憶體裝置1000還可以依據第一測試致能信號TE來決定進入正常模式或測試模式。
請參考圖11，圖11是依照圖10所繪示的一種非依電性記憶體裝置的電路方塊示意圖。第N級非依電性記憶體裝置1100的邏輯記憶體電路110中，包括第一輸入緩衝器728、第二輸入緩衝器729以及第三輸入緩衝器730。第一輸入緩衝器728受控於時脈信號CK0。第二輸入緩衝器729的輸入端用以接收測試資料，第二輸入緩衝器729的輸出端耦接至第一輸入緩衝器728的輸入 端，第二輸入緩衝器729受控於第一測試致能信號TE。第三輸入緩衝器730的輸入端用以接收數據資料，第三輸入緩衝器730的輸出端耦接至第一輸入緩衝器728的輸入端，第三輸入緩衝器730受控於第二測試致能信號TEB。
此外圖11中的非依電性記憶體裝置1100的控制電路160還包括了反閘167。反閘167的輸入端用以接收第一測試致能信號TE。而反閘167的輸入端用以提供第二測試致能信號TEB給第三輸入緩衝器730。
在圖11的實施例中，邏輯記憶體電路110在測試模式中，可依據致能的第一測試致能信號TE以及時脈信號CK0來接收測試資料。邏輯記憶體電路110在正常模式中，依據致能的第二測試致能信號TEB以及時脈信號CK0來接收數據資料。而第二測試致能信號TEB為第一測試致能信號TE的反相信號。
接下來說明記憶體電路的配置方式。請參考圖12，圖12是依據本發明一實施例所繪示的記憶體電路示意圖。在圖12的實施例中，記憶體電路1200包括多個非依電性記憶體裝置1100(1)~1100(N)，並且多個非依電性記憶體裝置1100(1)~1100(N)串聯耦接以實現ATPG的測試電路形態。此外，記憶體電路1200還包括輸入掃描腳墊SCAN_IN以及輸出掃描腳墊SCAN_OUT。輸入掃描腳墊SCAN_IN耦接於非依電性記憶體裝置1100(1)。輸出掃描腳墊SCAN_OUT耦接於最後一級的非依電性記憶體裝置1100(N)。記憶體電路1200在測試模式中可透過輸入掃描腳墊 SCAN_IN來接收來自於外部的測試資料，並透過輸出掃描腳墊SCAN_OUT來輸出經儲存資料。非依電性記憶體裝置1100(1)~1100(N)的內部配置在圖7、圖10以及圖11的實施例中已有詳細的說明，故不在此重述。
非依電性記憶體裝置1100(1)~1100(E)可分別透過腳墊P_WR、P_RD、P_TE、P_CK、P_RB來共同接收寫信號WR、讀信號RD、第一測試致能信號TE、原始時脈信號CK以及重置信號RB。非依電性記憶體裝置1100(1)~1100(N)可分別透過腳墊P_D、P_TI來接收外部資料以及測試資料，並且分別透過腳墊P_Q來輸出儲存於非依電性記憶元件的經儲存資料。
在本實施例中，非依電性記憶體裝置1100(1)可依據致能的第一測試致能信號TE來進入測試模式，以透過腳墊P_TI接收來自於輸入掃描腳墊SCAN_IN的測試資料。並且非依電性記憶體裝置1100(1)可依據致能的第二測試致能信號TEB來進入正常模式，以透過腳墊P_D接收來自於外部組合邏輯電路Dext_1所提供的外部資料。非依電性記憶體裝置1100(1)在寫期間將測試資料、外部資料寫入非依電性記憶元件，或者是重置儲存於非依電性記憶元件的經儲存資料。非依電性記憶體裝置1100(1)在讀期間可透過腳墊P_Q將經儲存資料輸出至下一級的非依電性記憶體裝置1100(2)以及外部組合邏輯電路Dext_2。而下一級的非依電性記憶體裝置1100(2)可依據致能的第一測試致能信號TE來進入測試模式，以透過腳墊P_TI接收來自於非依電性記憶體裝置1100(1)的 測試資料。並且非依電性記憶體裝置1100(2)可依據致能的第二測試致能信號TEB來進入正常模式，以透過腳墊P_D接收來自於外部組合邏輯電路Dext_2所提供的外部資料。非依電性記憶體裝置1100(1)在寫期間將測試資料、外部資料寫入非依電性記憶元件，或者是重置儲存於非依電性記憶元件的經儲存資料。接著非依電性記憶體裝置1100(2)在讀期間可透過腳墊P_Q將經儲存資料輸出至下一級的非依電性記憶體裝置以及外部組合邏輯電路Dext_3，依此類推。而最後一級的非依電性記憶體裝置1100(N)可依據致能的第一測試致能信號TE來進入測試模式，以透過腳墊P_TI來接收來自於前一級的非依電性記憶體裝置的測試資料。非依電性記憶體裝置1100(N)可依據致能的第二測試致能信號TEB來進入正常模式，以透過腳墊P_D來接收來自於外部組合邏輯電路Dext_N所提供的外部資料。非依電性記憶體裝置1100(N)在讀期間透過腳墊P_Q輸出至輸出掃描腳墊SCAN_OUT將經儲存資料。
在正常模式中，形成ATPG電路形態的記憶體電路1200所可接收外部組合邏輯電路Dext_1~Dext_N的外部資料，接著在讀期間將外部資料輸出，藉以確定外部組合邏輯電路Dext_1~Dext_N的操作是否正常。
值得一提的是，在測試模式中，記憶體電路1200可接收測試資料並且可逐級地寫入各級的非依電性記憶體裝置1100(1)~1100(N)中。在正常操作期間，記憶體電路1200可依據致能的第一測試致能信號TE以及重置信號RB測試邏輯記憶體電路 的運作是否正常。並且，在寫期間與讀期間，記憶體電路1200更可以依據致能的第一測試致能信號TE以及重置信號RB測試非依電性記憶元件的運作是否正常。如此一來，記憶體電路1200可以不需要再增加外部電路的情況下，來檢查記憶體電路1200內部非依電性記憶元件。
請參考圖13，圖13是依照本發明一實施例所繪示的測試方法流程圖。在步驟S1310中，配置多數級非依電性記憶體裝置，使多數級非依電性記憶體裝置串聯耦接，其中多數級非依電性記憶體裝置各包括非依電性記憶元件。在步驟S1320中，在測試模式中接收測試資料。在步驟S1330中，在寫期間將測試資料寫入非依電性記憶元件。在步驟S1340中，以及在讀期間輸出儲存於非依電性記憶元件的經儲存資料。關於上述步驟S1310~S1340的實施細節在前述的圖10至圖12的實施例中已有詳盡的說明，故不在此重述。
綜上所述，本發明的記憶體電路是由多數級非依電性記憶體裝置串聯耦接以實現ATPG的測試電路形態。並加入非依電性記憶元件、寫電路與讀電路以實現低耗能的ATPG測試電路。此外，邏輯記憶體電路可在測試模式中接收測試資料，以及寫電路與讀電路的操作，使得記憶體電路可以不需要增加外部電路的情況下，來檢查記憶體電路內部的非依電性記憶元件。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的 精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (10)

  1. 一種記憶體電路，包括：M級非依電性記憶體裝置，該些非依電性記憶體裝置串聯耦接，其中，一第N級非依電性記憶體裝置包括：一邏輯記憶體電路，在一正常模式中透過一資料輸入端接收一外部資料並且在一測試模式中透過一測試輸入端接收一測試資料；一非依電性記憶元件；一寫電路，在一寫期間將該測試資料或該外部資料寫入該非依電性記憶元件；以及一讀電路，在一讀期間將儲存於該非依電性記憶元件的一經儲存資料傳送到該邏輯記憶體電路的輸出端，其中M為大於2的正整數，N為大於1的正整數，且M大於等於N。
  2. 如申請專利範圍第1項所述的記憶體電路，其中在該讀期間，儲存於該非依電性記憶元件的資料透過該邏輯記憶體電路的輸出端傳送到一第N+1級非依電性記憶體裝置的測試輸入端。
  3. 如申請專利範圍第1項所述的記憶體電路，其中該第N級非依電性記憶體裝置的該邏輯記憶體電路在該測試模式中透過該測試輸入端以接收一第N-1級非依電性記憶體裝置所提供的該經儲存資料，其中N為大於1的自然數。
  4. 如申請專利範圍第1項所述的記憶體電路，其中該邏輯記憶體電路包括：一第一輸入緩衝器，受控於一時脈信號；一第二輸入緩衝器，該第二輸入緩衝器的輸入端用以接收該測試資料，該第二輸入緩衝器的輸出端耦接至該第一輸入緩衝器的輸入端，該第二輸入緩衝器受控於該第一測試致能信號；以及一第三輸入緩衝器，該第三輸入緩衝器的輸入端用以接收該數據資料，該第三輸入緩衝器的輸出端耦接至第一輸入緩衝器的輸入端，該第三輸入緩衝器受控於一第二測試致能信號，其中該第二測試致能信號為該第一測試致能信號的反相信號。
  5. 如申請專利範圍第3項所述的記憶體電路，其中該邏輯記憶體電路依據致能的該第一測試致能信號以進入該測試模式。
  6. 如申請專利範圍第3項所述的記憶體電路，其中該邏輯記憶體電路依據致能的一第二測試致能信號以進入該正常模式。
  7. 如申請專利範圍第2項所述的記憶體電路，其中該經儲存資料用以提供至一外部組合邏輯電路以及該第N+1級非依電性記憶體裝置的測試輸入端。
  8. 如申請專利範圍第7項所述的記憶體電路，其中該外部資料由該外部組合邏輯電路所提供。
  9. 一種測試方法，包括：配置多數級非依電性記憶體裝置，使該些非依電性記憶體裝置串聯耦接，其中該些非依電性記憶體裝置各包括一非依電性記憶元件；在一測試模式中接收一測試資料；在一寫期間將該測試資料寫入該非依電性記憶元件；以及在一讀期間輸出儲存於該非依電性記憶元件的一經儲存資料。
  10. 如申請專利範圍第9項所述的測試方法，其中在該讀期間輸出儲存於該非依電性記憶元件的該經儲存資料的步驟，包括：在該讀期間，將儲存於該非依電性記憶元件的資料透過該邏輯記憶體電路的輸出端傳送到一第N+1級非依電性記憶體裝置。
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