JPH11185498A - スタティック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ホールドテストのテスト時間の短縮化を図る
ことが可能なスタティック型半導体記憶装置を提供す
る。 【解決手段】 ＳＲＡＭにおいて、メモリセルＭＣに内
部電源電位ｉｎｔＶｃｃを与えるライン６７と、メモリ
セルＭＣ以外の部分に外部電源電位ｅｘｔＶｃｃを与え
るライン６８とを別々に設け、ライン６７と接地電位Ｇ
ＮＤのラインとの間にＮチャネルＭＯＳトランジスタ１
を接続する。ＭＯＳトランジスタ１は、テストモード時
に所定の導通抵抗値で導通する。したがって、内部電源
電位ｅｘｔＶｃｃに充電されたライン６７の電位は、降
圧電位ｅｘｔＶｃｃ−３Ｖｔｈに速やかに低下する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスタティック型半
導体記憶装置に関し、特に、記憶データが反転しやすい
不良メモリセルを検出するためのテストモードを有する
スタティック型半導体記憶装置に関する。

【０００２】

【従来の技術】図１０は、従来のスタティックランダム
アクセスメモリ（以下、ＳＲＡＭと称す）の構成を示す
ブロック図である。

【０００３】図１０を参照して、このＳＲＡＭは、電源
端子３１、接地端子３２、クロック入力端子３３、アド
レス信号入力端子群３４、制御信号入力端子３５〜３
７、およびデータ入出力端子３８を備える。電源端子３
１には、外部から外部電源電位ｅｘｔＶｃｃが与えられ
る。接地端子３２には、外部から接地電位ＧＮＤが与え
られる。外部電源電位ｅｘｔＶｃｃおよび接地電位ＧＮ
Ｄは、ＳＲＡＭ全体に供給される。

【０００４】クロック入力端子３３には、外部からクロ
ック信号ＣＬＫが与えられる。アドレス信号入力端子群
３４には、外部からアドレス信号Ａ０〜Ａｎ（但し、ｎ
は０以上の整数である）が与えられる。制御信号入力端
子３５，３６，３７には、それぞれチップセレクト信号
／ＣＳ、書込許可信号／ＷＥおよび出力許可信号／ＯＥ
が外部から与えられる。データ入出力端子３８は、書込
データＤＩの入力および読出データＤＯの出力に用いら
れる。

【０００５】また、このＳＲＡＭは、行列状に配列され
た複数（説明の簡単化のため４つとする）のメモリセル
ＭＣ１〜ＭＣ４と、各行に対応して設けられたワード線
ＷＬ１，ＷＬ２と、各列に対応して設けられたビット線
対ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２とを備える。

【０００６】メモリセルＭＣ１は、図１１に示すよう
に、負荷抵抗素子６１，６２、ドライバトランジスタ
（ＮチャネルＭＯＳトランジスタ）６３，６４、アクセ
ストランジスタ（ＮチャネルＭＯＳトランジスタ）６
５，６６および記憶ノードＮ１，Ｎ２を含む。負荷抵抗
素子６１，６２は、それぞれ外部電源電位ｅｘｔＶｃｃ
のラインと記憶ノードＮ１，Ｎ２との間に接続される。
ドライバトランジスタ６３，６４は、それぞれ記憶ノー
ドＮ１，Ｎ２と接地電位ＧＮＤのラインとの間に接続さ
れ、各々のゲートはそれぞれ記憶ノードＮ２，Ｎ１に接
続される。アクセストランジスタ６５，６６は、それぞ
れ記憶ノードＮ１，Ｎ２とビット線ＢＬ１，／ＢＬ１と
の間に接続され、各々のゲートはともにワード線ＷＬ１
に接続される。

【０００７】メモリセルＭＣ１は、ワード線ＷＬ１を選
択レベルの「Ｈ」レベルにしてアクセストランジスタ６
５，６６を導通させることにより活性化され、ワード線
ＷＬ１を非選択レベルの「Ｌ」レベルにしてアクセスト
ランジスタ６５，６６を非導通にすることにより非活性
化される。

【０００８】書込動作時は、メモリセルＭＣ１を活性化
させ、書込データＤＩに応じてビット線ＢＬ１，／ＢＬ
１のうちの一方を「Ｈ」レベルにし、他方を「Ｌ」レベ
ルにする。これにより、ドライバトランジスタ６３，６
４のうちの一方が導通し、他方が非導通になり、記憶ノ
ードＮ１，Ｎ２にビット線ＢＬ１，／ＢＬ１のレベルが
ラッチされる。メモリセルＭＣが非活性化された後は、
外部電源電位ｅｘｔＶｃｃのラインから負荷抵抗素子６
１，６２を介して記憶ノードＮ１，Ｎ２に電流が供給さ
れて、記憶ノードＮ１，Ｎ２のレベルすなわち書込デー
タＤＩが保持される。

【０００９】読出動作時は、メモリセルＭＣ１が活性化
されると、ドライバトランジスタ６３，６４のうちの導
通している方のトランジスタを介してビット線ＢＬ１，
／ＢＬ１のうちのそのトランジスタに対応する方のビッ
ト線から接地電位ＧＮＤのラインに電流が流出し、その
ビット線が「Ｌ」レベルとなる。この状態でビット線Ｂ
Ｌ１と／ＢＬ１のレベルを比較することにより、メモリ
セルＭＣ１のデータが読出される。

【００１０】また、このＳＲＡＭは、ビット線ＢＬ１〜
／ＢＬ２を所定の電位に充電するためのビット線負荷４
１〜４４と、読出動作時にビット線対ＢＬ１，／ＢＬ
１；ＢＬ２，／ＢＬ２間の電位をイコライズするための
イコライザ４５，４６と、データ入出力線対ＩＯ，／Ｉ
Ｏと、ビット線対ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２
とデータ入出力線対ＩＯ，／ＩＯとを接続するための列
選択ゲート４７，４８とを備える。

【００１１】ビット線負荷４１〜４４は、それぞれ外部
電源電位ｅｘｔＶｃｃのラインとビット線ＢＬ１〜／Ｂ
Ｌ２の一方端との間にダイオード接続されたＮチャネル
ＭＯＳトランジスタで構成される。イコライザ４５，４
６は、それぞれビット線ＢＬ１と／ＢＬ１，ＢＬ２と／
ＢＬ２の間に接続され、そのゲートがビット線イコライ
ズ信号／ＢＬＥＱを受けるＰチャネルＭＯＳトランジス
タで構成される。

【００１２】列選択ゲート４７は、ビット線ＢＬ１の他
方端とデータ入出力線ＩＯの一方端との間に接続された
ＮチャネルＭＯＳトランジスタ、およびビット線／ＢＬ
１の他方端とデータ入出力線／ＩＯの一方端との間に接
続されたＮチャネルＭＯＳトランジスタを含み、２つの
ＮチャネルＭＯＳトランジスタのゲートは列選択線ＣＳ
Ｌ１の一方端に接続される。列選択ゲート４８は、ビッ
ト線ＢＬ２の他方端とデータ入出力線ＩＯの一方端の間
に接続されたＮチャネルＭＯＳトランジスタ、およびビ
ット線／ＢＬ２の他方端とデータ入出力線／ＩＯの一方
端との間に接続されたＮチャネルＭＯＳトランジスタを
含み、２つのＮチャネルＭＯＳトランジスタのゲートは
列選択線ＣＳＬ２の一方端に接続される。

【００１３】さらに、このＳＲＡＭは、レジスタ５１〜
５４、行デコーダ５５、制御回路５６、列デコーダ５
７、ライトドライバ５８およびセンスアンプ５９を備え
る。

【００１４】レジスタ５１は、クロック入力端子３３を
介して外部から与えられるクロック信号ＣＬＫに同期し
て動作し、アドレス信号入力端子群３４を介して外部か
ら与えられるアドレス信号Ａ０〜Ａｎをラッチして行デ
コーダ５５および列デコーダ５７に選択的に与える。レ
ジスタ５２は、クロック信号ＣＬＫに同期して動作し、
制御信号入力端子３５〜３７を介して外部から与えられ
る信号／ＣＳ，／ＷＥ，／ＯＥをラッチして制御回路５
６に与える。

【００１５】行デコーダ５５は、レジスタ５１から与え
られるアドレス信号Ａ０〜Ａｎに従って複数のワード線
ＷＬ１，ＷＬ２のうちのいずれかのワード線を選択レベ
ルの「Ｈ」レベルに立上げる。制御回路５６は、レジス
タ５２から与えられる信号／ＣＳ，／ＷＥ，／ＯＥに従
って所定の動作モードを選択し、ＳＲＡＭ全体を制御す
る。列デコーダ５７は、レジスタ５１から与えられるア
ドレス信号Ａ０〜Ａｎに従って複数の列選択線ＣＳＬ
１，ＣＳＬ２のうちのいずれかの列選択線を選択レベル
の「Ｈ」レベルに立上げる。

【００１６】レジスタ５３は、クロック信号ＣＬＫに同
期して動作し、データ入出力端子３８を介して外部から
与えられた書込データＤＩをラッチしてライトドライバ
５８に与える。ライトドライバ５８は、レジスタ５３か
ら与えられた書込データＤＩに従って、データ入出力線
ＩＯ，／ＩＯのうちの一方を「Ｈ」レベルにし、他方を
「Ｌ」レベルにし、選択されたメモリセルにデータＤＩ
を書込む。

【００１７】センスアンプ５９は、データ入出力線Ｉ
Ｏ，／ＩＯのレベルを比較し、比較結果に応じたデータ
ＤＯをレジスタ５４に与える。レジスタ５４は、クロッ
ク信号ＣＬＫに同期して動作し、センスアンプ５９から
与えられた読出データＤＯをデータ入出力端子３８を介
して外部に出力する。

【００１８】次に、図１０および図１１で示したＳＲＡ
Ｍの動作について説明する。書込動作時は、行デコーダ
５５によってたとえばワード線ＷＬ１が選択レベルの
「Ｈ」レベルに立上げられて、メモリセルＭＣ１，ＭＣ
２が活性化される。次いで、列デコーダ５７によってた
とえば列選択線ＣＳＬ１が選択レベルの「Ｈ」レベルに
立上げられて列選択ゲート４７が導通し、活性化された
メモリセルＭＣ１がビット線対ＢＬ１，／ＢＬ１および
データ入出力線対ＩＯ，／ＩＯを介してライトドライバ
５８に接続される。

【００１９】ライトドライバ５８は、レジスタ５３から
与えられた書込データＤＩに従って、データ入出力線対
ＩＯ，／ＩＯのうちの一方を「Ｈ」レベルにし、他方を
「Ｌ」レベルにしてメモリセルＭＣ１にデータを書込
む。ワード線ＷＬ１および列選択線ＣＳＬ１が「Ｌ」レ
ベルに立上げられると、メモリセルＭＣ１にデータが記
憶される。

【００２０】読出動作時は、列デコーダ５７によってた
とえば列選択線ＣＳＬ１が選択レベルの「Ｈ」レベルに
立上げられて列選択ゲート４７が導通し、ビット線対Ｂ
Ｌ１，／ＢＬ１がデータ入出力線対ＩＯ，／ＩＯを介し
てセンスアンプ５９に接続される。次いで、ビット線イ
コライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベル
になってイコライザ４５，４６が導通し、ビット線ＢＬ
１と／ＢＬ１、ＢＬ２と／ＢＬ２の電位がそれぞれイコ
ライズされる。

【００２１】ビット線イコライズ信号／ＢＬＥＱが非活
性化レベルの「Ｈ」レベルになってイコライザ４５，４
６が非導通になった後、行デコーダ５５によってたとえ
ばワード線ＷＬ１が選択レベルの「Ｈ」レベルに立上げ
られて、メモリセルＭＣ１，ＭＣ２が活性化される。こ
れにより、メモリセルＭＣ１が記憶しているデータに応
じてビット線対ＢＬ１，／ＢＬ１のうちの一方からメモ
リセルＭＣ１に電流が流入し、応じてデータ入出力線対
ＩＯ，／ＩＯのうちの一方の電位が低下する。センスア
ンプ５９は、データ入出力線対ＩＯと／ＩＯの電位を比
較し、比較結果に応じた読出データＤＯをレジスタ５４
に与える。レジスタ５４は、読出データＤＯをデータ入
出力端子３８を介して外部に出力する。

【００２２】さて、このようなＳＲＡＭでは、低温環境
下でのホールドテスト（記憶保持能力テスト）が出荷前
に行なわれる。メモリセルＭＣに含まれる負荷抵抗素子
６１，６２はポリシリコンで形成されているため、温度
が低くなるほどに負荷抵抗素子６１，６２の抵抗値が高
くなる。このため、低温環境下では、外部電源電位ｅｘ
ｔＶｃｃのラインから負荷抵抗素子６１，６２を介して
記憶ノードＮ１，Ｎ２に供給される電流が小さくなり、
メモリセルＭＣの安定性が低下する。この状態で対応の
ワード線ＷＬを「Ｈ」レベルに立上げてデータの読出を
行なうと、対応のビット線ＢＬ，／ＢＬからメモリセル
ＭＣに流入するカラム電流の影響により、データが反転
しやすい不良メモリセルＭＣのデータが反転する。した
がって、各メモリセルＭＣの書込データと読出データを
比較することにより、データが反転しやすい不良メモリ
セルを検出し、そのような不良メモリセルを含むＳＲＡ
Ｍを排除している。

【００２３】しかし、このようなホールドテストを行な
うためには低温環境にするための設備が必要であり、テ
ストコストが高くなるという問題があった。

【００２４】そこで、図１２に示すように、メモリセル
ＭＣに内部電源電位ｉｎｔＶｃｃを供給するライン６７
と、メモリセルＭＣ以外の部分に外部電源電位ｅｘｔＶ
ｃｃを供給するライン６８とを別々に設け、テスト時は
内部電源電位ｉｎｔＶｃｃを外部電源電位ｅｘｔＶｃｃ
よりも低くすることにより、常温環境下でメモリセルＭ
Ｃの記憶ノードＮ１，Ｎ２に供給される電流を小さくし
て不良メモリセルを検出する方法が提案された。この方
法によれば、低温環境にする必要がないので、低温環境
を作り出すための設備が不要となりテストコストの低減
化を図ることができる。

【００２５】図１３は、そのような内部電源電位ｉｎｔ
Ｖｃｃを生成するための内部電源電位発生回路の構成を
示す図である。図１３を参照して、この内部電源電位発
生回路は、降圧回路７１およびＰチャネルＭＯＳトラン
ジスタ７３を含む。降圧回路７１は、外部電源電位ｅｘ
ｔＶｃｃのライン６８と内部電源電位ｉｎｔＶｃｃのラ
イン６７との間に直列接続された複数（図では３つ）の
ＮチャネルＭＯＳトランジスタ７２を含む。各Ｎチャネ
ルＭＯＳトランジスタ７２のゲートは、そのドレインに
接続されている。すなわち各ＮチャネルＭＯＳトランジ
スタ７２はダイオード接続されている。ＰチャネルＭＯ
Ｓトランジスタ７３は、外部電源電位ｅｘｔＶｃｃのラ
イン６８と内部電源電位ｉｎｔＶｃｃのライン６７との
間に接続され、そのゲートはテスト信号ＴＥを受ける。

【００２６】通常動作時は、テスト信号ＴＥが非活性化
レベルの「Ｌ」レベルとなってＰチャネルＭＯＳトラン
ジスタ７３が導通し、内部電源電位ｉｎｔＶｃｃは外部
電源電位ｅｘｔＶｃｃに等しくなる。テスト時は、テス
ト信号ＴＥが活性化レベルの「Ｈ」レベルとなってＰチ
ャネルＭＯＳトランジスタ７３が非導通となり、内部電
源電位ｉｎｔＶｃｃはｅｘｔＶｃｃ−３Ｖｔｈとなる。
ただし、Ｖｔｈは、ＮチャネルＭＯＳトランジスタ７２
のしきい値電圧である。

【００２７】これにより、通常動作時はメモリセルＭＣ
に外部電源電位ｅｘｔＶｃｃを供給して安定に動作さ
せ、テスト時はメモリセルＭＣに降圧電位ｅｘｔＶｃｃ
−３Ｖｔｈを供給して常温環境下で不良メモリセルのデ
ータを反転させることができる。

【００２８】さらに図１４は、図１３で示したテスト信
号ＴＥを生成するためのテスト信号発生回路の構成を示
す回路図である。図１４を参照して、このテスト信号発
生回路は、ＰチャネルＭＯＳトランジスタ８１，８２、
ＮチャネルＭＯＳトランジスタ８３、インバータ８４，
８５およびキャパシタ８６を含む。ＭＯＳトランジスタ
８１，８３は、所定の端子（たとえば制御信号入力端子
３７）と接地電位ＧＮＤのラインとの間に直列接続さ
れ、各々のゲートはともに外部電源電位ｅｘｔＶｃｃの
ライン６８に接続される。

【００２９】ＮチャネルＭＯＳトランジスタ８３は、Ｍ
ＯＳトランジスタ８１と８３の間のノードＮ１から接地
電位ＧＮＤのラインへ微小電流を流出させるための高抵
抗素子として使用される。インバータ８４，８５は、ノ
ードＮ８１とテスト信号発生回路の出力ノードＮ８３と
の間に直列接続される。ＰチャネルＭＯＳトランジスタ
８２は、外部電源電位ｅｘｔＶｃｃのライン６８とイン
バータ８４と８５の間のノードＮ８２との間に接続さ
れ、そのゲートは出力ノードＮ８３に接続される。キャ
パシタ８６は、出力ノードＮ８２と接地電位ＧＮＤのラ
インとの間に接続される。

【００３０】通常動作時は、制御信号入力端子３７には
外部電源電位ｅｘｔＶｃｃまたは接地電位ＧＮＤが信号
／ＯＥとして印加される。この場合は、ＰチャネルＭＯ
Ｓトランジスタ８１は非導通となってノードＮ８１は
「Ｌ」レベルとなり、出力ノードＮ８３の電位すなわち
テスト信号ＴＥは「Ｌ」レベルとなる。このときＰチャ
ネルＭＯＳトランジスタ８２が導通して出力ノードＮ８
３は「Ｌ」レベルにラッチされる。

【００３１】ホールドテスト時は、制御信号入力端子３
７に外部電源電位ｅｘｔＶｃｃよりも十分に高いスーパ
ーＶｃｃ電位が印加される。これにより、ＰチャネルＭ
ＯＳトランジスタ８１が導通し、ノードＮ８１は「Ｈ」
レベルとなり、テスト信号ＴＥは「Ｈ」レベルとなる。

【００３２】

【発明が解決しようとする課題】しかし、図１２〜図１
４で示した方法では、メモリセルＭＣの負荷抵抗素子６
１，６２の抵抗値が高く内部電源電位ｉｎｔＶｃｃのラ
イン６７から接地電位ＧＮＤのラインへ流出する電流が
極めて小さいため、テスト信号ＴＥを「Ｈ」レベルにし
てから内部電源電位ｉｎｔＶｃｃが降圧電位ｅｘｔＶｃ
ｃ−３Ｖｔｈに低下し安定するまでに長時間を要し、テ
スト時間が長くなるという問題があった。

【００３３】また、図１４で示したテスト信号発生回路
の端子３７に外部ノイズが流入し、テスト信号発生回路
が誤動作しやすいという問題もあった。

【００３４】それゆえに、この発明の主たる目的は、ホ
ールドテストのテスト時間の短縮化を図ることが可能な
スタティック型半導体記憶装置を提供することである。

【００３５】また、この発明の他の目的は、外部ノイズ
による誤動作が生じにくいスタティック型半導体記憶装
置を提供することである。

【００３６】

【課題を解決するための手段】請求項１に係る発明は、
記憶データが反転しやすい不良メモリセルを検出するた
めのテストモードを有するスタティック型半導体記憶装
置であって、メモリアレイ、データ入出力回路、第１の
電源ライン、第２の電源ライン、内部電源電位発生手
段、および第１のトランジスタを備える。メモリアレイ
は、行列状に配列された複数のメモリセルと、各行に対
応して設けられたワード線と、各列に対応して設けられ
たビット線対とを含む。データ入出力回路は、メモリア
レイと外部との間でデータの入出力を行なう。第１の電
源ラインは、メモリセル以外の部分に外部電源電位を供
給する。第２の電源ラインは、各メモリセルの電源ノー
ドに接続される。内部電源電位発生手段は、第１および
第２の電源ライン間に接続され、通常動作時は外部電源
電位を第２の電源ラインに与え、テストモード時は外部
電源電位を降圧した降圧電位を第２の電源ラインに与え
る。第１のトランジスタは、第２の電源ラインと降圧電
位よりも低い基準電位のラインとの間に接続され、テス
トモード時に予め定められた導通抵抗値で導通する。

【００３７】請求項２に係る発明では、請求項１に係る
発明のメモリセルは、それぞれが電源ノードと第１およ
び第２の記憶ノードとの間に接続された第１および第２
の負荷抵抗素子、それぞれが第１および第２の記憶ノー
ドと接地電位のラインとの間に接続され、各々の入力電
極がそれぞれ第２および第１の記憶ノードに接続された
第１および第２のドライバトランジスタ、およびそれぞ
れが第１および第２の記憶ノードと対応のビット線対の
一方および他方のビット線に接続され、各々の入力電極
がともに対応のワード線に接続された第１および第２の
アクセストランジスタを含む。

【００３８】請求項３に係る発明では、請求項１または
２に係る発明の内部電源電位発生手段は、少なくとも１
つのダイオード手段、および第２のトランジスタを含
む。少なくとも１つのダイオード手段は、第１および第
２の電源ライン間に接続され、そのしきい値電圧分だけ
外部電源電位を降圧する。第２のトランジスタは、第１
および第２の電源ライン間に接続され、テストモード時
に非導通になる。

【００３９】請求項４に係る発明では、請求項１から３
のいずれかに係る発明に、テスト信号発生手段がさらに
設けられる。テスト信号発生手段は、予め定められた周
期の第１のクロック信号が複数パルス入力されたことに
応じて、テストモードが設定されたことを示すテスト信
号を出力する。内部電源電位発生手段および第１のトラ
ンジスタは、テスト信号に応答して動作する。

【００４０】請求項５に係る発明では、請求項４に係る
発明のテスト信号発生手段は、複数段のレジスタ、およ
び論理回路を含む。複数段のレジスタは、直列接続され
る。初段のレジスタは、第１のクロック信号を受ける。
複数段のレジスタの各々は、第１のクロック信号の周期
を１／２にした第２のクロック信号に同期して前段の出
力信号を取込み次段に出力する。論理回路は、複数段の
レジスタのうちの奇数段のレジスタの出力信号と偶数段
のレジスタの出力信号との論理が一致しないことに応じ
てテスト信号を出力する。

【００４１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＳＲＡＭの内部電源電位発生回
路の構成を示す回路図であって、図１３と対比される図
である。図１を参照して、この内部電源電位発生回路が
図１３の内部電源電位発生回路と異なる点は、Ｎチャネ
ルＭＯＳトランジスタ１が新たに設けられている点であ
る。ＮチャネルＭＯＳトランジスタ１は、内部電源電位
ｉｎｔＶｃｃのライン６７と接地電位ＧＮＤのラインと
の間に接続され、そのゲートはテスト信号ＴＥを受け
る。ＮチャネルＭＯＳトランジスタ１は、テスト信号Ｔ
Ｅが活性化レベルの「Ｈ」レベルになったときに予め定
められた電流を流出させるように、その導通抵抗値が設
定されている。

【００４２】図２は、図１に示した内部電源電位発生回
路の動作を示すタイムチャートである。ホールドテスト
に先立ち、通常動作時と同様にテスト信号ＴＥを非活性
化レベルの「Ｌ」レベルにした状態で、すべてのメモリ
セルＭＣにデータを書込んでおく。

【００４３】時刻ｔ０においてホールドテストを開始
し、図１４の端子３７にスーパーＶｃｃ電位を与えてテ
スト信号ＴＥを「Ｈ」レベル（外部電源電位ｅｘｔＶｃ
ｃ）に立上げる。これにより、図１の回路のＰチャネル
ＭＯＳトランジスタ７３が非導通になりＮチャネルＭＯ
Ｓトランジスタ１が導通する。このとき、内部電源電位
ｉｎｔＶｃｃのライン６７からＮチャネルＭＯＳトラン
ジスタ１を介して接地電位ＧＮＤのラインへ所定の電流
が流出するので、内部電源電位ｉｎｔＶｃｃのライン６
７の電位が降圧電位ｅｘｔＶｃｃ−３Ｖｔｈに従来より
も早く低下し安定する。

【００４４】ここで、テスト信号ＴＥが「Ｈ」レベルに
立上がってから内部電源電位ｉｎｔＶｃｃのライン６７
が降圧電位ｅｘｔＶｃｃ−３Ｖｔｈに低下し安定するま
での時間Ｔを計算する。

【００４５】従来の安定時間Ｔ′＝ｔ１′−ｔ０は、内
部電源電位ｉｎｔＶｃｃのライン６７のキャパシタンス
Ｃを１０ＰＦ、ＮチャネルＭＯＳトランジスタ７２のし
きい値電圧Ｖｔｈを０．８Ｖ、内部電源電位ｉｎｔＶｃ
ｃのライン６７からメモリセル群を介して接地電位ＧＮ
Ｄのラインへ流出する電流Ｉ′を０．１μＡとすると、
Ｔ′＝３ＣＶｔｈ／Ｉ′＝０．２４ｍｓとなる。

【００４６】これに対して本発明での安定時間Ｔ＝ｔ１
−ｔ０は、内部電源電位ｉｎｔＶｃｃのライン６７から
ＮチャネルＭＯＳトランジスタ１を介して接地電位ＧＮ
Ｄのラインへ流出する電流Ｉを１ｍＡに設定すると、Ｔ
≒３ＣＶｔｈ／Ｉ＝２４ｎｓとなる。したがって、従来
のＴ／Ｔ′＝１／１０⁴ の時間で内部電源電位ｉｎｔＶ
ｃｃが降圧電位ｅｘｔＶｃｃ−３Ｖｔｈに低下し安定す
る。

【００４７】この後、各メモリセルＭＣのデータを読出
し、データが反転した不良メモリセルを検出し、不良メ
モリセルを含むＳＲＡＭをリジェクトする。テストが終
了すると、時刻ｔ２において図１４の端子３７へのスー
パーＶｃｃ電位の印加が停止され、テスト信号ＴＥが非
活性化レベルの「Ｌ」レベルに立下がる。これにより、
図１のＰチャネルＭＯＳトランジスタ７３が導通しＮチ
ャネルＭＯＳトランジスタ１が非導通となって内部電源
電位ｉｎｔＶｃｃは降圧電位ｅｘｔＶｃｃ−３Ｖｔｈか
ら外部電源電位ｅｘｔＶｃｃへ上昇する。

【００４８】この実施の形態では、内部電源電位ｉｎｔ
Ｖｃｃのライン６７と接地電位ＧＮＤのラインとの間に
ＮチャネルＭＯＳトランジスタ１を接続し、テスト開始
と同時にＮチャネルＭＯＳトランジスタ１を所定の導通
抵抗値で導通させる。したがって、内部電源電位ｉｎｔ
Ｖｃｃを降圧電位ｅｘｔＶｃｃ−３Ｖｔｈに迅速に低下
させることができ、テスト時間の短縮化を図ることがで
きる。

【００４９】なお、この実施の形態では、降圧回路７１
を３段のダイオード接続されたＰチャネルＭＯＳトラン
ジスタ７２で構成したが、図３（ａ）（ｂ）に示すよう
に、１段のＰチャネルＭＯＳトランジスタ７２で構成し
てもよいし２段のＰチャネルＭＯＳトランジスタ７２で
構成してもよい。また、降圧回路７１を４段以上のダイ
オード接続されたＰチャネルＭＯＳトランジスタ７２で
構成してもよい。

【００５０】また、図４（ａ）（ｂ）（ｃ）、図５
（ａ）（ｂ）（ｃ）、図６（ａ）（ｂ）（ｃ）および図
７（ａ）（ｂ）（ｃ）にそれぞれ示すように、ダイオー
ド接続されたＰチャネルＭＯＳトランジスタ７２の代わ
りに、ダイオード２、ダイオード接続されたＰチャネル
ＭＯＳトランジスタ３、ダイオード接続されたＮＰＮバ
イポーラトランジスタ４、またはＰＮＰバイポーラトラ
ンジスタ５を使用してもよい。

【００５１】［実施の形態２］図８は、この発明の実施
の形態２によるＳＲＡＭのテスト信号発生回路の構成を
示す回路ブロック図である。図８を参照して、このテス
ト信号発生回路は、テストクロック入力端子１０、レジ
スタ１１〜１４、ＥＸ−ＯＲゲート１５，１６、ＮＡＮ
Ｄゲート１７およびインバータ１８を含む。

【００５２】初段のレジスタ１１は、テストクロック入
力端子１０を介して外部から入力されるテストクロック
信号ＴＥＣＬＫを受ける。レジスタ１２〜１４は、それ
ぞれ前段のレジスタ１１〜１３の出力信号φ１〜φ３を
受ける。レジスタ１１〜１４の各々は、図１０のクロッ
ク入力端子３３に入力されるクロック信号ＣＬＫに同期
して動作し、クロック信号ＣＬＫの「Ｌ」レベルから
「Ｈ」レベルへの立上がり時に入力信号ＴＥＣＬＫ，φ
１，φ２，φ３のレベルをそれぞれ取込み出力する。

【００５３】ＥＸ−ＯＲゲート１５は、レジスタ１１，
１２の出力信号φ１，φ２を受ける。ＥＸ−ＯＲゲート
１６は、レジスタ１３，１４の出力信号φ１３，φ１４
を受ける。ＮＡＮＤゲート１７は、ＥＸ−ＯＲゲート１
５，１６の出力を受ける。ＮＡＮＤゲート１７の出力は
インバータ１８に入力される。インバータ１８の出力は
テスト信号ＴＥとなる。

【００５４】図９は、図８に示したテスト信号発生回路
の動作を示すタイムチャートである。通常動作時は、テ
ストクロック信号ＴＥＣＬＫは入力されずテストクロッ
ク端子１０は「Ｌ」レベルに固定されている。したがっ
て、レジスタ１１〜１４の出力信号φ１〜φ４はすべて
「Ｌ」レベルとなり、テスト信号ＴＥは「Ｌ」レベルと
なっている。

【００５５】テスト時は、テストクロック入力端子１０
にテストクロック信号ＴＥＣＬＫが入力される。テスト
クロック信号ＴＥＣＬＫは、クロック信号ＣＬＫの周期
を２倍にした信号である。したがって、クロック信号Ｃ
ＬＫが「Ｌ」レベルから「Ｈ」レベルに立上がる毎にテ
ストクロック信号ＴＥＣＬＫは交互に「Ｌ」レベル，
「Ｈ」レベルとなる。

【００５６】クロック信号ＣＬＫの１回目の立上がり時
（時刻ｔ１）では、テストクロック信号ＴＥＣＬＫが
「Ｌ」レベルとなっているので、レジスタ１１〜１４の
出力信号φ１〜φ４はすべて「Ｌ」レベルのまま変化し
ない。したがって、テスト信号ＴＥは非活性化レベルの
「Ｌ」レベルのままである。

【００５７】クロック信号ＣＬＫの２回目の立上がり時
（時刻ｔ２）では、テストクロック信号ＴＥＣＬＫは
「Ｈ」レベルとなっているので、初段のレジスタ１１の
出力信号φ１のみが「Ｈ」レベルとなり、他のレジスタ
１２〜１４の出力信号φ１２〜φ１４は「Ｌ」レベルの
ままである。したがって、テスト信号ＴＥは非活性化レ
ベルの「Ｌ」レベルのままである。

【００５８】クロック信号ＣＬＫの３回目の立上がり時
（時刻ｔ３）では、テストクロック信号ＴＥＣＬＫは
「Ｌ」レベルとなっているので、２段目のレジスタ１２
の出力信号φ２のみが「Ｈ」レベルとなり他のレジスタ
１１，１３，１４の出力信号φ１１，φ１３，φ１４は
ともに「Ｌ」レベルとなる。したがって、テスト信号Ｔ
Ｅは非活性化レベルの「Ｌ」レベルのままである。

【００５９】クロック信号ＣＬＫの４回目の立上がり時
（時刻ｔ４）では、テストクロック信号ＴＥＣＬＫは
「Ｈ」レベルとなっているので、奇数段のレジスタ１
１，１３の出力信号φ１，φ３が「Ｈ」レベルとなり偶
数段のレジスタ１２，１４の出力信号φ２，φ４が
「Ｌ」レベルとなる。したがって、テスト信号ＴＥは活
性化レベルの「Ｈ」レベルに立上がる。

【００６０】以後は、クロック信号ＣＬＫが「Ｈ」レベ
ルに立上がるごとに信号φ１，φ３と信号φ２，φ４が
交互に「Ｈ」レベルとなり、テスト信号ＴＥは活性化レ
ベルの「Ｈ」レベルに保持される。テスト終了後は、テ
ストクロック信号ＴＥＣＬＫの入力が停止され、テスト
信号ＴＥは非活性化レベルの「Ｌ」レベルに立下がる。

【００６１】この実施の形態では、所定周期のテストク
ロック信号ＣＬＫを２パルス以上入力しないとテスト信
号ＴＥを活性化レベルの「Ｈ」レベルに立上げることが
できない。したがって、外部ノイズがテストクロック信
号ＣＬＫと同じ周期で複数回入力される確率は極めて小
さいので、外部ノイズによる誤動作が生じることはな
い。

【００６２】

【発明の効果】以上のように、請求項１に係る発明で
は、第２の電源ラインと基準電位のラインとの間に接続
され、テストモード時に予め定められた導通抵抗値で導
通する第１のトランジスタが設けられる。したがって、
テストの開始時において、外部電源電位に充電された第
２の電源ラインから第１のトランジスタを介して基準電
位のラインに電流を流出させることができ、従来に比べ
第２の電源ラインを降圧電位に速やかに低下させること
ができる。よって、テスト時間の短縮化を図ることがで
きる。

【００６３】請求項２に係る発明では、請求項１に係る
発明のメモリセルは、２組の負荷抵抗素子、ドライバト
ランジスタおよびアクセストランジスタを含む。本発明
は、この場合に特に有効である。

【００６４】請求項３に係る発明では、請求項１または
２に係る発明の内部電源電位発生手段は、第１および第
２の電源ライン間に接続された少なくとも１つのダイオ
ード手段と、それに並列接続され、テストモード時に非
導通になる第２のトランジスタとを含む。これにより、
内部電源電位発生手段を容易に構成できる。

【００６５】請求項４に係る発明では、請求項１から３
のいずれかに係る発明に、予め定められた周期の第１の
クロック信号が複数パルス入力されたことに応じてテス
ト信号を出力するテスト信号発生手段がさらに設けら
れ、内部電位発生手段および第１のトランジスタがテス
ト信号に応答して動作する。したがって、外部ノイズが
第１のクロック信号と同じ周期で複数回流入する確率は
極めて小さいので、外部ノイズによる誤動作がなくな
る。

【００６６】請求項５に係る発明では、請求項４に係る
発明のテスト信号発生手段は、初段が第１のクロック信
号を受け、それぞれが第１のクロック信号を１／２にし
た第２のクロック信号に同期して前段の出力信号を取込
み後段に出力する複数段のレジスタと、奇数段のレジス
タの出力信号と偶数段のレジスタの出力信号との論理が
一致しないことに応じてテスト信号を出力する論理回路
を含む。これにより、テスト信号発生手段を容易に構成
できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＳＲＡＭの内
部電源電位発生回路の構成を示す回路図である。

【図２】 図１に示した内部電源電位発生回路の動作を
示すタイムチャートである。

【図３】 図１に示した内部電源電位発生回路の改良例
を示す回路図である。

【図４】 図１に示した内部電源電位発生回路の他の改
良例を示す回路図である。

【図５】 図１に示した内部電源電位発生回路のさらに
他の改良例を示す回路図である。

【図６】 図１に示した内部電源電位発生回路のさらに
他の改良例を示す回路図である。

【図７】 図１に示した内部電源電位発生回路のさらに
他の改良例を示す回路図である。

【図８】 この発明の実施の形態２によるＳＲＡＭのテ
スト信号発生回路の構成を示す回路ブロック図である。

【図９】 図８に示したテスト信号発生回路の動作を示
すタイムチャートである。

【図１０】 従来のＳＲＡＭの全体構成を示す回路ブロ
ック図である。

【図１１】 図１０に示したメモリセルの構成を示す回
路図である。

【図１２】 従来の他のＳＲＡＭの要部を示す回路図で
ある。

【図１３】 図１２で説明したＳＲＡＭに含まれる内部
電源電位発生回路の構成を示す回路図である。

【図１４】 図１２で説明したＳＲＡＭに含まれるテス
ト信号発生回路の構成を示す回路図である。

【符号の説明】

１，７２，８３ ＮチャネルＭＯＳトランジスタ、２
ダイオード、３，７３，８１，８２ ＰチャネルＭＯＳ
トランジスタ、４ ＮＰＮバイポーラトランジスタ、５
ＰＮＰバイポーラトランジスタ、１０ テストクロッ
ク入力端子、１１〜１４，５１〜５４ レジスタ、１
５，１６ ＥＸ−ＯＲゲート、１７ ＮＡＮＤゲート、
１８，８４，８５ インバータ、３１ 電源端子、３２
接地端子、３３ クロック入力端子、３４ アドレス
信号入力端子群、３５〜３７ 制御信号入力端子、３８
データ入出力端子、４１〜４４ ビット線負荷、４
５，４６ イコライザ、４７，４８ 列選択ゲート、５
５ 行デコーダ、５６ 制御回路、５７ 列デコーダ、
５８ ライトドライバ、５９ センスアンプ、６１，６
２ 負荷抵抗素子、６３，６４ ドライバトランジス
タ、６５，６６ アクセストランジスタ、６７ 内部電
源電位ｉｎｔＶｃｃのライン、６８ 外部電源電位ｅｘ
ｔＶｃｃのライン、７１ 降圧回路、８６ キャパシ
タ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 記憶データが反転しやすい不良メモリセ
   ルを検出するためのテストモードを有するスタティック
   型半導体記憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
   て設けられたワード線と、各列に対応して設けられたビ
   ット線対とを含むメモリアレイ、 前記メモリアレイと外部との間でデータの入出力を行な
   うためのデータ入出力回路、 前記メモリセル以外の部分に外部電源電位を供給するた
   めの第１の電源ライン、 各メモリセルの電源ノードに接続された第２の電源ライ
   ン、 前記第１および第２の電源ライン間に接続され、通常動
   作時は前記外部電源電位を前記第２の電源ラインに与
   え、前記テストモード時は前記外部電源電位を降圧した
   降圧電位を前記第２の電源ラインに与える内部電源電位
   発生手段、および前記第２の電源ラインと前記降圧電位
   よりも低い基準電位のラインとの間に接続され、前記テ
   ストモード時に予め定められた導通抵抗値で導通する第
   １のトランジスタを備える、スタティック型半導体記憶
   装置。
2. 【請求項２】 前記メモリセルは、 それぞれが前記電源ノードと第１および第２の記憶ノー
   ドとの間に接続された第１および第２の負荷抵抗素子、 それぞれが前記第１および第２の記憶ノードと接地電位
   のラインとの間に接続され、各々の入力電極がそれぞれ
   前記第２および第１の記憶ノードに接続された第１およ
   び第２のドライバトランジスタ、およびそれぞれが前記
   第１および第２の記憶ノードと対応のビット線対の一方
   および他方のビット線に接続され、各々の入力電極がと
   もに対応のワード線に接続された第１および第２のアク
   セストランジスタを含む、請求項１に記載のスタティッ
   ク型半導体記憶装置。
3. 【請求項３】 前記内部電源電位発生手段は、 前記第１および第２の電源ライン間に接続され、そのし
   きい値電圧分だけ前記外部電源電位を降圧するための少
   なくとも１つのダイオード手段、および前記第１および
   第２の電源ライン間に接続され、前記テストモード時に
   非導通になる第２のトランジスタを含む、請求項１また
   は請求項２に記載のスタティック型半導体記憶装置。
4. 【請求項４】 さらに、予め定められた周期の第１のク
   ロック信号が複数パルス入力されたことに応じて、前記
   テストモードが設定されたことを示すテスト信号を出力
   するテスト信号発生手段を備え、 前記内部電源電位発生手段および前記第１のトランジス
   タは、前記テスト信号に応答して動作する、請求項１か
   ら請求項３のいずれかに記載のスタティック型半導体記
   憶装置。
5. 【請求項５】 前記テスト信号発生手段は、 初段が前記第１のクロック信号を受け、それぞれが前記
   第１のクロック信号の周期を１／２にした第２のクロッ
   ク信号に同期して前段の出力信号を取込み次段に出力す
   る直列接続された複数段のレジスタ、および前記複数段
   のレジスタのうちの奇数段のレジスタの出力信号と偶数
   段のレジスタの出力信号との論理が一致しないことに応
   じて前記テスト信号を出力する論理回路を含む、請求項
   ４に記載のスタティック型半導体記憶装置。