JP3839873B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、信頼性評価のための試験に関連する回路を有する半導体集積回路装置に関する。
【0002】
【従来の技術】
近年では、一般にメモリを含むシステム自体の電源電圧はメモリの動作に必要な電圧より高くなっており、システム自体の電源電圧からメモリの電源電圧を供給するため、メモリチップの内部で電圧を降下させてメモリ動作に必要な内部電源電圧を発生する場合が多い。このようにして内部電源電圧を発生する回路を電圧降下回路と呼ぶ。このような電圧降下回路を用いることによって、メモリチップの消費電力は大きく低減し、安定した電圧をメモリチップ内部に供給することができる。
【0003】
図16は、従来の半導体集積回路装置としての半導体記憶装置の一部を示す概略図である。
【0004】
図16を参照して、従来の半導体集積回路装置は、電源パッド41、電圧降下回路(VDC)245およびPMOSトランジスタ47を含む。電圧降下回路245は、外部電源電圧供給線51と内部電源電圧供給線247との間に設けられる。PMOSトランジスタ47は、外部電源電圧供給線51と内部電源電圧供給線247との間に設けられる。PMOSトランジスタ47のゲートには、信号/STRが与えられる。外部電源電圧供給線51には、電源パッド41を介して、外部電源電圧extVccが与えられる。電圧降下回路245は、外部電源電圧extVccを降圧して、内部電源電圧intVccを発生し、この内部電源電圧intVccを内部電源電圧供給線247に与える。電圧降下回路245は、信頼性評価のためのテストモード以外の通常モードでこのような動作をし、信頼性評価のためのテストモードではその動作を停止する。信頼性評価のための試験については後で詳述する。PMOSトランジスタ47は、通常モードでは、オフになっており、外部電源電圧供給線51と内部電源電圧供給線247とを切離している。すなわち、通常モードでは、信号/STRは、「H」レベルである。PMOSトランジスタ47は、信頼性評価のためのテストモードでは、外部電源電圧供給線51と内部電源電圧供給線247とを接続する。すなわち、信頼性評価のためのテストモードでは、信号/STRは、「L」レベルになっている。
【0005】
図17は、図16の電圧降下回路(VDC)245の差動アンプ部の詳細を示す回路図である。図17を参照して、従来の半導体記憶装置の差動アンプ部は、スタンバイ用の回路と、アクティブ用の回路とを含む。差動アンプ部のスタンバイ用の回路は、差動アンプ93、NMOSトランジスタ97およびPMOSトランジスタ105を含む。差動アンプ93の一方入力ノードには、参照電圧Vrefが与えられる。差動アンプ93の他方入力ノードは、内部電源電圧供給線247と接続される。NMOSトランジスタ97のドレインは、差動アンプ93と接続され、ソースは接地電圧を有するノードと接続され、ゲートには一定の中間電圧BiasLが与えられる。PMOSトランジスタ105は、外部電源電圧extVccを有するノードと、内部電源電圧供給線247との間に設けられる。PMOSトランジスタ105のゲートは、差動アンプ93の出力ノードに接続される。差動アンプ部のアクティブ用の回路は、差動アンプ95、NMOSトランジスタ101およびPMOSトランジスタ107,109を含む。差動アンプ95の一方入力ノードには参照電圧Vrefが与えられる。差動アンプ95の他方入力ノードは、内部電源電圧供給線247と接続される。NMOSトランジスタ101のドレインは差動アンプ95に接続され、ソースは接地電圧を有するノードと接続され、ゲートには信号ACTが与えられる。PMOSトランジスタ109は、外部電源電圧extVccを有するノードと、内部電源電圧供給線247との間に接続される。PMOSトランジスタ109のゲートは、差動アンプ95の出力ノードN1に接続される。PMOSトランジスタ107は、外部電源電圧extVccを有するノードと、差動アンプ95の出力ノードN1との間に設けられる。PMOSトランジスタ107のゲートには、信号ACTが与えられる。
【0006】
差動アンプ部のスタンバイ用の回路は、参照電圧Vrefと内部電源電圧intVccとを差動アンプ93で比較し、差動アンプ93の出力を受けるPMOSトランジスタ105を制御することで、内部電源電圧intVccのレベルを調節するフィードバック型の回路である。差動アンプ部のアクティブ用の回路も、スタンバイ用の回路と同様に、参照電圧Vrefと内部電源電圧intVccとを差動アンプ95で比較し、差動アンプ95の出力を受けるPMOSトランジスタ109を制御することで、内部電源電圧intVccのレベルを調節するフィードバック型の回路である。差動アンプ部のスタンバイ用の回路は、常に動作する必要があるが、消費電流低減のため、その差動アンプ93は、一定の中間電圧BiasLで、電流を制限される。差動アンプ部のアクティブ用の回路は、チップが大電流を消費する期間だけ活性化される。すなわち、チップが大電流を消費する期間は、信号ACTがCMOSレベル(「H」レベル)になっており、それ以外の期間では「L」レベルになっている。ここで、チップが大電流を消費しない期間においては、すなわち、信号ACTが「L」レベルになっている期間では、PMOSトランジスタ107がオンしており、ノードN1は、「H」レベルになる。したがって、信号ACTが「L」レベルのときは、PMOSトランジスタ109はオフになり、アクティブ用の回路は非活性化される。
【0007】
次に、信頼性評価のための試験について説明する。一般に、デバイスの故障は3つの期間に大別される。すなわち、時間の経過につれて、初期故障期間、偶発故障期間、摩耗故障期間である。初期故障は使用直後に発生する故障で、デバイス作成時の欠陥が現われるものである。この故障の割合は時間とともに急速に減少していく。その後は低い故障率が、ある一定期間長く続く(偶発故障期間)。やがて、デバイスは耐用寿命に近づき、急激に故障率が増大する(摩耗故障期間)。デバイスは、偶発故障期間内で使用することが望ましく、この領域が耐用期間となる。したがって、デバイスの信頼性を高めるためには、偶発故障が低く一定でかつ偶発故障期間が長く続くことが要求される。一方で初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要がある。これを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し早く偶発故障期間に入ることが望ましい。現在このスクリーニング手法の1つとして一般にバーイン試験(高温動作試験)を行なっている。バーンイン試験は、実デバイスを用いて誘電体膜を直接評価することができる手法であり、アルミ配線のマイグレーションを始め、あらゆる不良要因を高温かつ高電界のストレスを印加して顕在化させる試験である。特に温度加速中にデバイスを動作させて加速性を高めると効果的となる。
【0008】
【発明が解決しようとする課題】
図16に示したような従来の半導体集積回路装置としての半導体記憶装置では、1種類の電圧降下回路245を用い、1種類のレベルの内部電源電圧intVccを使用している。この場合、次のような問題が生ずる。
【0009】
一般に、メモリセルアレイは、周辺回路に比べ大きな電力消費源となっている。このため、メモリセルアレイに与える内部電源電圧intVccを小さくして、低消費電力化を図る。しかし、従来の半導体記憶装置では、1種類の電圧降下回路245しか設けていないため、周辺回路にも、このような小さな内部電源電圧intVccを与えるのでは高速動作が図れない。
【0010】
一方、高速動作を図るため、内部電源電圧intVccを大きくして、周辺回路に与えることも考えられる。しかし、従来の半導体記憶装置では、1種類の電圧降下回路245しか設けておらず、メモリセルアレイにもこのような大きな内部電源電圧intVccを与えたのでは消費電力の低減を図れない。
【0011】
この発明は、以上のような問題を解決するためになされたもので、高速動作および低消費電力化を実現できるとともに、有効な信頼性評価のための試験を行なうことのできる半導体集積回路装置を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明の請求項1の半導体集積回路装置は、第1の内部電源電圧発生手段と、第2の内部電源電圧発生手段と、第1の接続手段と、第2の接続手段とを備える。第1の内部電源電圧発生手段は、第1の外部電源電圧供給線から与えられる第1の外部電源電圧に基づいて、第1の内部電源電圧供給線に供給する第1の内部電源電圧を発生する。第2の内部電源電圧発生手段は、第2の外部電源電圧供給線から与えられる第1の外部電源電圧に基づいて、第2の内部電源電圧供給線に供給する第2の内部電源電圧を発生する。第1の接続手段は、第1の外部電源電圧供給線と、第1の内部電源電圧供給線との間に設けられる。第2の接続手段は、第2の外部電源電圧供給線と、第2の内部電源電圧供給線との間に設けられる。第1および第2の内部電源電圧発生手段は、信頼性評価のためのテストモードでは、非活性になり、テストモード以外の通常モードでは、活性になる。第1の接続手段は、テストモードでは、第1の外部電源電圧供給線と、第1の内部電源電圧供給線とを接続し、通常モードでは、第1の外部電源電圧供給線と、第1の内部電源電圧供給線とを切離す。第2の接続手段は、テストモードでは、第2の外部電源電圧供給線と、第2の内部電源電圧供給線とを接続し、通常モードでは、第2の外部電源電圧供給線と、第2の内部電源電圧供給線とを切離す。テストモードでは、第1の外部電源電圧供給線には、第2の外部電源電圧を与え、第2の外部電源電圧供給線には、第2の外部電源電圧とは異なるレベルの第3の外部電源電圧を与える。通常モードでは、第1および第2の外部電源電圧供給線には、第1の外部電源電圧を与える。
【0014】
本発明の請求項2の半導体集積回路装置は、請求項1に記載のものであって、第2の外部電源電圧と、第1の内部電源電圧との差および第3の外部電源電圧と、第2の内部電源電圧との差が等しくなるように、第1および第2の外部電源電圧を与える。
【0015】
本発明の請求項3の半導体集積回路装置は、請求項1に記載のものであって、第3の接続手段をさらに備える。第3の接続手段は、第1の外部電源電圧供給線と、第2の外部電源電圧供給線との間に設けられる。第3の接続手段は、テストモードでは、第1の外部電源電圧供給線と、第2の外部電源電圧供給線とを切離し、通常モードでは、第1の外部電源電圧供給線と、第2の外部電源電圧供給線とを接続する。
【0016】
本発明の請求項4の半導体集積回路装置は、請求項3に記載のものであって、第3の接続手段は、トランジスタである。
【0020】
本発明の請求項5の半導体集積回路装置は、請求項1に記載のものであって、第1および第2の接続手段は、トランジスタである。
【0025】
【発明の実施の形態】
以下、本発明による半導体集積回路装置について、図面を参照しながら説明する。
【0026】
(実施の形態1)
図1は、本発明の実施の形態1による半導体集積回路装置としてのダイナミック・ランダム・アクセス・メモリ(以下、「DRAM」という)の全体構成を示す概略ブロック図である。図1を参照して、実施の形態1によるDRAMは、クロック発生回路17、論理ゲート21、行および列アドレスバッファ23、行デコーダ25、列デコーダ27、入出力回路29、センスアンプ列31、メモリセルアレイ33、入力バッファ35、出力バッファ37、intVcc発生ユニット19、/CAS入力パッド1、/RAS入力パッド3、/W入力パッド5、アドレス信号入力パッド群7、外部電源電圧入力パッド群9、接地電圧入力パッド群11、データ入出力パッド群13および/OE入力パッド15を備える。/CAS入力パッド1には、列アドレスストローブ信号/CASが与えられる。/RAS入力パッド3には、行アドレスストローブ信号/RASが与えられる。/W入力パッド5には、書込制御信号/Wが与えられる。アドレス信号入力パッド群7には、アドレス信号A1 〜An が与えられる。外部電源電圧入力パッド群9には、外部電源電圧extVccが与えられる。接地電圧入力パッド群11には、接地電圧Vssが与えられる。データ入出力パッド群13には、入力データDQ1〜DQ4が与えられ、または、出力データDQ1〜DQ4が出力される。/OE入力パッド15には、出力イネーブル信号/OEが与えられる。
【0027】
メモリセルアレイ33には、複数のワード線(図示せず)が行方向に沿って配置され、複数のビット線対(図示せず)が列方向に沿って配置される。そして、複数のワード線と複数のビット線対の交差部に複数のメモリセル(図示せず)が配置される。以下、信頼性評価のためのテストモード以外のモードである通常モードでのDRAMの動作について説明する。行デコーダ25は、行および列アドレスバッファ23から供給される行アドレス信号に応答して、複数のワード線のうちの1本を選択して駆動する。列デコーダ27は、行および列アドレスバッファ23から供給される列アドレス信号に応答して、複数のビット線対のうちの1本を選択する。センスアンプ列31は、複数のセンスアンプ(図示せず)を備える。複数のセンスアンプは複数のビット線対に対応して設けられる。各センスアンプは、対応するビット線対のビット線間の電位差を増幅する。入出力回路29は、列デコーダ27によって選択されたビット線対の電圧を出力バッファ37に供給する。出力バッファ37は、その供給された電圧を増幅して出力データDQ1〜DQ4として外部に出力する。入力バッファ35は、外部から供給された入力データDQ1〜DQ4を増幅する。入出力回路29は、入力バッファ35において増幅された入力データを、列デコーダ27によって選択されたビット線対に供給する。行および列アドレスバッファ23は、外部から供給されたアドレス信号A1 〜An を、行デコーダ25および列デコーダ27に選択的に供給する。クロック発生回路17は、行アドレスストローブ信号/RASおよび列アドレスストローブ信号/CASなどに応答してさまざまな内部制御信号を発生する。intVcc発生ユニット19は、内部電源電圧intVccpおよびintVccaを発生する。入出力回路29、センスアンプ列31およびメモリセルアレイ33には、消費電流低減のために、内部電源電圧intVccpに比べて小さい内部電源電圧intVccaが供給される。クロック発生回路17、行および列アドレスバッファ23、行デコーダ25、列デコーダ27、入力バッファ35および出力バッファ37には、高速動作実現のため、内部電源電圧intVccaに比べて大きい内部電源電圧intVccpが供給される。
【0028】
図2は、図1のDRAMの一部を示す概略図である。図2を参照して、図1のDRAMは、キャパシタ32,34,36,38、電圧降下回路(VDC)43,45、電源パッド41およびPMOSトランジスタ47,49を備える。ここで、電圧降下回路43および45は、図1のintVcc発生ユニット19を構成する。PMOSトランジスタ47は、外部電源電圧供給線51と、内部電源電圧供給線53との間に設けられる。PMOSトランジスタ47のゲートには、バーンインモード検知信号/STRが与えられる。電圧降下回路43は、外部電源電圧供給線51と内部電源電圧供給線53との間に設けられる。PMOSトランジスタ49は、外部電源電圧供給線51と、内部電源電圧供給線55との間に設けられる。PMOSトランジスタ49のゲートには、バーンインモード検知信号/STRが与えられる。電圧降下回路45は、外部電源電圧供給線51と、内部電源電圧供給線55との間に設けられる。キャパシタ32,36は、外部電源電圧供給線51と、接地電圧を有するノードとの間に設けられる。キャパシタ38は、内部電源電圧供給線55と接地電圧を有するノードとの間に設けられる。キャパシタ34は、内部電源電圧供給線53と、接地電圧を有するノードとの間に設けられる。
【0029】
外部電源電圧供給線51には、電源パッド41を介して、外部電源電圧extVccが与えられる。信頼性評価のためのテストモード(たとえば、バーンイン試験モード)以外のモードである通常モード(読出動作、書込動作など)では、バーンインモード検知信号/STRは、「H」レベルになっており、PMOSトランジスタ47,49はオフしている。このため、外部電源電圧供給線51と、内部電源電圧供給線53,55とは切離されている。次に、電圧降下回路43,45の通常モードでの動作について説明する。電圧降下回路43は、外部電源電圧extVccを降圧して、内部電源電圧intVccpを発生し、内部電源電圧intVccpを内部電源電圧供給線53に与える。電圧降下回路45は、外部電源電圧extVccを降圧し、内部電源電圧intVccaを発生し、内部電源電圧intVccaを、内部電源電圧供給線55に与える。内部電源電圧供給線53から、クロック発生回路17、行および列アドレスバッファ23、列デコーダ27、行デコーダ25、入力バッファ35および出力バッファ37に、大きい内部電源電圧intVccpが与えられる。内部電源電圧供給線55から、入出力回路29、センスアンプ列31およびメモリセルアレイ33に小さい内部電源電圧intVccaが与えられる。このように、同一の外部電源電圧extVccに基づいて、異なる電圧降下回路43,45によって、異なる内部電源電圧intVccp,intVccaが、対応する内部回路に印加される。このため、内部電源電圧供給線53と、内部電源電圧供給線55とは切離されている。
【0030】
バーンイン試験時には(信頼性評価のための試験時には)、電圧降下回路43,45は非活性化される。そして、バーンイン試験時には、バーンインモード検知信号/STRは、「L」レベルになっているため、PMOSトランジスタ47,49はオンする。このため、バーンイン試験時には、外部電源電圧供給線51と、内部電源電圧供給線53,55とが接続され、内部電源電圧供給線53,55には、直接、外部電源電圧extVccが与えられる。このように、バーンイン試験時に、外部電源電圧extVccを、直接、内部電源電圧供給線53,55に与えるのは、次の理由による。すなわち、電圧降下回路43,45は、外部電源電圧extVccを降圧して、一定の内部電源電圧intVccp,intVccaを、対応する内部回路に伝達しようとするものであるため、十分高電界を、すなわち、十分に高電圧を、内部回路に与えることができないからである。
【0031】
ここで、電源パッド41は、図1の外部電源電圧入力パッド群9に含まれるものである。また、キャパシタ32,34,36,38は、電源パッド41に静電気のようなサージが入った場合、電界の緩和を行なうために設けられている。すなわち、キャパシタ32,34,36,38は、ノイズ対策用に意図的に挿入してあるカップリング防止のためのキャパシタである。キャパシタ32,36の容量は、約数百pFであり、キャパシタ34,38の容量は約数千pFである。なお、キャパシタ32,34,36,38は、MOSキャパシタである。
【0032】
図3は、電圧降下回路3および電圧降下回路5(図1のintVcc発生ユニット19)の詳細を示す回路図である。なお、図2と同様の部分については同一の参照符号を付し、その説明を適宜省略する。図2および図3を参照して、電圧降下回路43は、定電流源57、Vrefp発生回路61および差動アンプ部65を含む。電圧降下回路45は、定電流源57、Vrefa発生回路59および差動アンプ部63を含む。ここで、定電流源57は、電圧降下回路43と、電圧降下回路45との共通部分である。定電流源57は、PMOSトランジスタ67,69、NMOSトランジスタ87,89および抵抗素子91を含む。PMOSトランジスタ67およびNMOSトランジスタ87は、外部電源電圧extVccを有するノードと、接地電圧を有するノードとの間に直列に接続される。抵抗素子91、PMOSトランジスタ69およびNMOSトランジスタ89は、外部電源電圧extVccを有するノードと、接地電圧を有するノードとの間に直列に接続される。PMOSトランジスタ67のゲートおよびドレインならびにPMOSトランジスタ69のゲートは、PMOSトランジスタ71,79のゲートに接続される。NMOSトランジスタ87,89のゲートは、NMOSトランジスタ89のドレイン(ノードN2)に接続される。
【0033】
Vrefa発生回路59は、PMOSトランジスタ71,73,75,77を含む。PMOSトランジスタ71,73,75,77は、外部電源電圧extVccを有するノードと、接地電圧を有するノードとの間に直列に接続される。PMOSトランジスタ73〜77のゲートは、接地電圧を有するノードに接続される。ノードN3は、差動アンプ部63に接続される。ノードN3の電位が、参照電圧Vrefaとなる。Vrefp発生回路61は、PMOSトランジスタ79,81,83,85を含む。PMOSトランジスタ79〜85は、外部電源電圧extVccを有するノードと接地電圧を有するノードとの間に直列に接続される。PMOSトランジスタ81〜85のゲートは、接地電圧を有するノードに接続される。ノードN4は、差動アンプ部65と接続される。ノードN4の電位が、参照電圧Vrefpとなっている。
【0034】
定電流源57で、外部電源電圧extVcc依存性の少ない一定電流iを発生し、それをVrefa発生回路59およびVrefp発生回路61に入力する。そして、Vrefa発生回路59において、入力された一定電流iを、PMOSトランジスタ71〜77のチャネル抵抗で、電圧に変換する。一方、Vrefp発生回路61において、入力された一定電流iを、PMOSトランジスタ79〜85のチャネル抵抗で電圧に変換する。ここで、3つのPMOSトランジスタ73〜77のチャネル抵抗の合計をチャネル抵抗raとし、3つのPMOSトランジスタ81〜85のチャネル抵抗の合計をチャネル抵抗rpとする。この場合、チャネル抵抗raを、チャネル抵抗rpと別の値に設定しておく。こうすることで、Vrefa発生回路59が発生する参照電圧(ノードN3の電位)Vrefaはi×raになり、Vrefp発生回路61が発生する参照電圧(ノードN4の電位)Vrefpはi×rpになり、参照電圧Vrefaと参照電圧Vrefpとを異なる値にすることができる。Vrefa発生回路59から発生された参照電圧Vrefaは、差動アンプ部63に入力される。Vrefp発生回路61から発生された参照電圧Vrefpは、差動アンプ部65に入力される。
【0035】
図4は、図3の差動アンプ部63の詳細を示す回路図である。なお、図3と同様の部分については同一の参照符号を付しその説明は適宜省略する。
【0036】
図4を参照して、メモリセルアレイ33(図1)などに供給する内部電源電圧intVccaを発生する差動アンプ部は、スタンバイ用の回路と、アクティブ用の回路とで構成される。スタンバイ用の回路は、差動アンプ93、PMOSトランジスタ103,105およびNMOSトランジスタ97,99を含む。差動アンプ93は、外部電源電圧Vccを有するノードと、ノードN5との間に設けられる。差動アンプ93の一方入力ノードには、参照電圧Vrefaが与えられる。差動アンプ93の他方入力ノードは、内部電源電圧供給線55に接続される。差動アンプ93の出力ノードは、PMOSトランジスタ105のゲートに接続される。NMOSトランジスタ97,99は、ノードN5と接地電圧を有するノードとの間に直列に接続される。NMOSトランジスタ97のゲートは図3の定電流源57のノードN2に接続される。ここで、NMOSトランジスタ97のサイズは、図3のNMOSトランジスタ87,89のサイズと同じである。NMOSトランジスタ99のゲートには、バーンインモード検知信号/STRが与えられる。PMOSトランジスタ103は、外部電源電圧extVccを有するノードと、差動アンプ93の出力ノードとの間に設けられる。PMOSトランジスタ103のゲートには、バーンインモード検知信号/STRが与えられる。PMOSトランジスタ105は、外部電源電圧extVccを有するノードと内部電源電圧供給線55との間に設けられる。
アクティブ用の回路は、AND回路111、差動アンプ95、NMOSトランジスタ101およびPMOSトランジスタ107,109を含む。AND回路111の一方入力ノードには、信号ACTが与えられる。AND回路111の他方入力ノードには、スタンバイモード検知信号/STRが与えられる。AND回路111の出力ノードは、NMOSトランジスタ101およびPMOSトランジスタ107のゲートと接続される。NMOSトランジスタ101は、ノードN6と接地電圧を有するノードとの間に設けられる。差動アンプ95は、外部電源電圧extVccを有するノードとノードN6との間に設けられる。差動アンプ95の一方入力ノードには、参照電圧Vrefaが与えられる。差動アンプ95の他方入力ノードは、内部電源電圧供給線55と接続される。差動アンプ95の出力ノードN7は、PMOSトランジスタ109のゲートと接続される。PMOSトランジスタ107は、外部電源電圧extVccを有するノードと、ノードN7との間に設けられる。PMOSトランジスタ109は、外部電源電圧extVccを有するノードと内部電源電圧供給線55との間に設けられる。
【0037】
スタンバイ用の回路およびアクティブ用の回路は、参照電圧Vrefaと、内部電源電圧intVccaとを差動アンプ93,95で比較し、差動アンプ93,95の出力を受けるPMOSトランジスタ105,109を制御することで、内部電源電圧intVccaのレベルを調節するフィードバック型の回路である。バーンイン試験時には、バーンインモード検知信号/STRは、「L」レベルになっているため、NMOSトランジスタ99,101はオフになる。さらに、PMOSトランジスタ103,107がオンになるため、PMOSトランジスタ105,109はオフになる。このようにして、バーンイン試験時には、スタンバイ用の回路およびアクティブ用の回路が非活性化される。PMOSトランジスタ107を設けたのは次の理由による。すなわち、バーンインモード検知信号/STRが「L」レベルあるいは信号ACTが「L」レベルのとき、ノードN7の電位が一意に決まらないので、PMOSトランジスタ109を強制的にオフにして、アクティブ用の回路を非活性化するためである。なお、PMOSトランジスタ103を設けた理由も同様である。
【0038】
通常モードでの、スタンバイ用の回路およびアクティブ用の回路の動作について説明する。通常モードでは、バーンインモード検知信号/STRが「H」レベル(CMOSレベル)になっている。このため、NMOSトランジスタ99がオンし、PMOSトランジスタ103がオフしている。通常モードでは、スタンバイ用の回路は、常に動作する必要があるが、消費電流低減のため、その差動アンプ93は、一定の中間電圧BiasLで電流を制限される。一方、アクティブ用の回路は、通常モードでは、チップが大電流を消費する期間だけ活性化される。通常モードにおいて、チップが大電流を消費する期間は、バーンインモード検知信号/STRが「H」レベルで、信号ACTが「H」レベル(CMOSレベル)であるため、NMOSトランジスタ101はオンし、PMOSトランジスタ107はオフする。チップが大電流を消費する期間とは、たとえば、センス時などである。アクティブ用の回路は、スタンバイ用の回路に比べて、電流をたくさん消費するが、高駆動能力で高速動作するように設計される。また、通常モードでも、チップが大電流を消費しない期間では、信号ACTは「L」レベルになっており、NMOSトランジスタ101がオフし、PMOSトランジスタ107がオンする。このため、アクティブ用の回路は非活性化されている。
【0039】
アクティブ用の回路の活性/非活性は、信号ACTと、バーンインモード検知信号/STRとのAND信号で制御しているのに対し、スタンバイ用の回路では、その活性/非活性を制御するのに、AND回路を用いていないのはNMOSトランジスタ97は中間電圧BiasLで制御されるからである。 ここで、図3の差動アンプ部65の構成および動作は、図4の差動アンプ部(図3の差動アンプ部63)の構成および動作と同様である。なお、図3の差動アンプ部65のアクティブ用の回路は、差動アンプ部63のアクティブ用の回路と同様に、通常モードにおいてチップが大電流を消費する期間だけ活性化される。チップが大電流を消費する期間とは、たとえば、行アドレスストローブ信号/RASが活性化されている期間である。
【0040】
図5は、バーンインモード検知信号/STRを発生するバーンインモード検知信号発生回路の詳細を示す回路図である。図5を参照して、バーンインモード検知信号発生回路は、スーパーVIH検知回路115、NAND回路117,119,121およびインバータ123,125,127を含む。スーパーVIH検知回路115は、アドレス信号入力パッド113に接続される。このアドレス信号入力パッド113は図1のアドレス信号入力パッド群7に含まれるものである。たとえば、アドレス信号入力パッド113は、通常モードにおいて、アドレス信号A1 が入力されるアドレス信号入力パッドである。NAND回路117の一方入力ノードには、テストモードエントリ信号TENTが与えられ、他方入力ノードには、スーパーVIH検知回路115から信号SVIHが与えられる。NAND回路119の一方入力ノードは、NAND回路117の出力ノードに接続される。NAND回路119の出力ノードはインバータ125の入力ノードに接続される。インバータ125の出力ノードからは、バーンインモード検知信号/STRが出力される。インバータ123の入力ノードには、テストモード終了信号TEXTが与えられる。NAND回路121の一方入力ノードは、インバータ123の出力ノードと接続される。NAND回路121の出力ノードは、インバータ127の入力ノードに接続される。インバータ127の出力ノードからは、バーンインモード検知信号/STRと逆のレベルを持つ信号STRが出力される。NAND回路119とNAND回路121とで、セットリセットフリップフロップ回路を構成している。
【0041】
図6は、図5のスーパーVIH検知回路115の詳細を示す回路図である。なお、図5と同様の部分については同一の参照符号を付しその説明は適宜省略する。図6を参照して、スーパーVIH検知回路は、入力保護回路129、NMOSトランジスタ131,133,Tr1,…,Trn、PMOSトランジスタ139、インバータ141,143およびリセット回路145を含む。入力保護回路129は、アドレス信号入力パッド113に接続される。NMOSトランジスタ131,133およびPMOSトランジスタ139は、ノードN8と入力保護回路129との間に直列に接続される。NMOSトランジスタ131,133はダイオード接続される。PMOSトランジスタ139のゲートには、内部電源電圧intVccpが与えられる。ノードN8と、インバータ141の入力ノードが接続される。インバータ141の出力ノードはインバータ143の入力ノードに接続される。インバータ143の出力ノードから、信号SVIHが出力される。この信号SVIHは、図5のNAND回路117に与えられる。NMOSトランジスタTr1,…,Trnは、ノードN8と接地電圧を有するノードとの間に直列に接続される。NMOSトランジスタTr1,…,Trnのゲートには、内部電源電圧intVccpが与えられる。リセット回路145は、遅延回路147、論理ゲート149、インバータ151およびNMOSトランジスタ153を含む。遅延回路147の入力ノードには、行アドレスストローブ信号/RASが与えられる。論理ゲート149の一方入力ノードには、行アドレスストローブ信号/RASが与えられ、他方入力ノードには、行アドレスストローブ信号/RASを遅延した信号が与えられる。論理ゲート129の出力ノードは、インバータ151の入力ノードに接続される。インバータ151の出力ノードは、NMOSトランジスタ153のゲートに接続される。NMOSトランジスタ153は、ノードN8と接地電圧を有するノードとの間に設けられる。
【0042】
モールド後のチップでバーンインモードに入ったことを検知するには、スーパーVIH検知と呼ばれる手法を使う。たとえば、実施の形態1によるDRAMでは、ある特定のアドレス信号入力パッドに通常の外部電源電圧extVccの「H」レベル以上の過剰電圧が入力された場合に、バーンインモードに入るような構成を採用する。図6を参照して、バーンインモードの検知を含めて、スーパーVIH検知回路の動作について説明する。通常モードでは、ノードN8は、抵抗として設けられたNMOSトランジスタTr1,…,Trnを介して、「L」レベルに維持されている。このため、信号SVIHも、通常モードでは、「L」レベルに維持される。ここで、各NMOSトランジスタTr1,…,Trnは、低消費電力化のため、抵抗値を大きくしてある。アドレス信号入力パッド113に過剰電圧が入力された場合、2つのNMOSトランジスタ131,133で降圧された電圧が、内部電源電圧intVccpに比べて十分大きいときは、PMOSトランジスタ139がオンし、ノードN8に「H」レベルとして十分な電圧が供給される。したがって、信号SVIHも「H」レベルになる。このようにすることで、専用のパッドを追加することなく、バーンインモードを検知することができる。しかし、このままではNMOSトランジスタTr1,…,Trnを介して流れる微小電流でしか回路をリセットできないため、スーパーVIH検知回路は、リセット回路145を有している。アクティブサイクルの終了時に、行アドレスストローブ信号/RASの立上がりのタイミングで、ノードN9にパルスが生成され、ノードN8の電位を「L」レベルまで下げるべく、PMOSトランジスタ139と比べてより大きな駆動力を有するNMOSトランジスタ153をオンさせる。これにより、スーパーVIH検知回路の高速リセットが可能となる。
【0043】
図5を参照して、バーンインモード検知信号発生回路の動作について説明する。モールド後のチップではバーンイン試験だけでなく、他にもテストを行ないたい場合もある。一連のテストを行なうモードを一般にテストモードと呼ぶ。テストモードエントリ信号TENTが「H」レベルで、かつ、スーパーVIH検知回路115からの信号SVIHが「H」レベルのときに、NAND回路119,121によって構成されるセットリセットフリップフロップ回路はセットされる。これによって、バーンインモード検知信号/STRが「L」レベルになり、信号STRが「H」レベルになる。一方、NAND回路119,121からなるセットリセットフリップフロップ回路は、「H」レベルのテストモード終了信号TEXTによってリセットされる。これによって、バーンインモード検知信号/STRが「H」レベルになり、信号STRが「L」レベルになる。テストモードエントリ信号TENTおよびテストモード終了信号TEXTは、さまざまな発生法が考えられる。たとえば、WCBR(/W,/CAS before /RAS)のタイミングで、テストモードエントリ信号TENTを「H」レベルにして、テストモードに入り、CBR(/CAS before /RAS)のタイミングで、テストモード終了信号TEXTを「H」レベルにし、テストモードを出る。
【0044】
以上のように、実施の形態1によるDRAMでは、周辺回路(クロック発生回路17、行および列アドレスバッファ23、行デコーダ25、列デコーダ27、入力バッファ35および出力バッファ37)に内部電源電圧intVccpを供給する電圧降下回路43と、入出力回路29、センスアンプ列31およびメモリセルアレイ33に内部電源電圧intVccaを供給する電圧降下回路45とを備える。さらに、各電圧降下回路43,45に対応して、NMOSトランジスタ47,49が設けられ、バーンイン試験時には、このNMOSトランジスタ47,49によって、直接、外部電源電圧extVccが、内部電源電圧供給線53,55に与えられる。このため、実施の形態1によるDRAMでは、高速動作および低消費電力化を実現できるとともに、有効なバーンイン試験を実行できる。
【0045】
(実施の形態2)
図2を参照して、内部電源電圧intVccpは、内部電源電圧intVccaより大きくなっている。このため、バーンイン試験時に、同一の外部電源電圧extVccを、内部電源電圧供給線53,55に供給すると、内部電源電圧供給線53から電圧が与えられる内部回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる内部回路に対するストレス条件とが異なってくる。本発明の実施の形態2による半導体集積回路装置としてのDRAMでは、内部電源電圧供給線53から電圧が与えられる内部回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる内部回路に対するストレス条件とを一致させることを課題とする。
【0046】
実施の形態2によるDRAMの全体構成は、実施の形態1によるDRAMの全体構成(図1)と同様である。図7は、実施の形態2によるDRAMの一部を示す概略図である。なお、図2と同様の部分については同一の参照符号を付しその説明は適宜省略する。図7を参照して、実施の形態2によるDRAMは、電源パッド155,157、キャパシタ32,34,36,38、電圧降下回路43,45およびPMOSトランジスタ47,49を含む。電圧降下回路43は、外部電源電圧供給線159と、内部電源電圧供給線53との間に設けられる。PMOSトランジスタ47は、外部電源電圧供給線159と内部電源電圧供給線53との間に設けられる。PMOSトランジスタ47のゲートには、バーンインモード検知信号/STRが与えられる。外部電源電圧供給線159には、電源パッド155を介して、外部電源電圧が与えられる。電圧降下回路45は、外部電源電圧供給線161と内部電源電圧供給線55との間に設けられる。PMOSトランジスタ49は、外部電源電圧供給線161と内部電源電圧供給線55との間に設けられる。PMOSトランジスタ49のゲートには、バーンインモード検知信号/STRが与えられる。キャパシタ32は、外部電源電圧供給線159と接地電圧を有するノードとの間に設けられる。キャパシタ36は外部電源電圧供給線161と接地電圧を有するノードとの間に設けられる。外部電源電圧供給線161には、パッド157を介して外部電源電圧が与えられる。ここで、バーンインモード検知信号/STRを発生するバーンインモード検知信号発生回路は、図5および図6に示したバーンインモード検知信号発生回路と同様のものである。
【0047】
通常モードでの動作について説明する。パッド155,157からは、同一の外部電源電圧extVcc1が、外部電源電圧供給線159,161に与えられる。バーンインモード検知信号/STRは「H」レベルであるため、PMOSトランジスタ47,49はオフになっている。このため、電圧降下回路43は、外部電源電圧extVcc1を降圧して、内部電源電圧intVccpを内部電源電圧供給線53に与える。一方、電圧降下回路45は、外部電源電圧extVcc1を降圧して、内部電源電圧intVccaを発生し、内部電源電圧供給線55に与える。なお、intVccp>intVccaである。通常モードにおけるその他の動作およびパッド155,157からの外部電源電圧extVcc1の印加の仕方は、実施の形態2によるDRAMと同様である。
【0048】
バーンイン試験時の動作について説明する。電圧降下回路43,45は非活性化される。バーンインモード検知信号/STRが「L」レベルであるため、PMOSトランジスタ47,49はオンになる。そして、内部電源電圧供給線53には、パッド155、外部電源電圧供給線159およびPMOSトランジスタ47を介して、外部電源電圧extVcc2が与えられる。一方、内部電源電圧供給線55には、パッド157、外部電源電圧供給線161およびPMOSトランジスタ49を介して、外部電源電圧extVcc3が与えられる。ここで、外部電源電圧extVcc2と、内部電源電圧intVccpとの差が、外部電源電圧extVcc3と、内部電源電圧intVccaとの差に等しくなるように、パッド155,157から、外部電源電圧供給線159,161に、外部電源電圧extVcc2,extVcc3を与える。つまり、(extVcc2−intVccp)=(extVcc3−intVcca)となるように、パッド155,157から、外部電源電圧供給線159,161に、外部電源電圧extVcc2,extVcc3を与える。すなわち、内部電源電圧供給線53から電圧が供給される回路に対するストレス条件と、内部電源電圧供給線55から電圧が供給される回路に対するストレス条件とを一致させる。なお、バーンイン試験時におけるその他の動作および、パッド155,157からの外部電源電圧extVcc2,extVcc3の印加の仕方は、実施の形態2によるDRAMと同じである。
【0049】
以上のように、実施の形態2によるDRAMでは、外部電源電圧供給線を、内部電源電圧供給線53に対応するものと、内部電源電圧供給線38に対応するものとを、2つ設けている。このため、内部電源電圧供給線53から電圧が与えられる回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる回路に対するストレス条件とを一致させることができる。このため、実施の形態2によるDRAMでは、実施の形態1によるDRAMに比べ、より信頼性の高いバーンイン加速試験を行なうことができる。さらに、実施の形態1によるDRAMと同様の効果を奏する。
【0050】
(実施の形態3)
実施の形態3による半導体集積回路装置としてのDRAMの全体構成は、実施の形態1によるDRAMの全体構成(図1)と同様である。図8は、実施の形態3によるDRAMの一部を示す概略図である。なお、図7と同様の部分については同一の参照符号を付しその説明を適宜省略する。外部電源電圧供給線159と、外部電源電圧供給線161との間にPMOSトランジスタ163が設けられる。PMOSトランジスタ163のゲートには、信号STRが与えられる。ここで、バーンインモード検知信号/STRおよび信号STRを発生するバーンインモード検知信号発生回路は、図5および図6のバーンインモード検知信号発生回路と同様である。
【0051】
通常モードでは、信号STRは、「L」レベルであるため、PMOSトランジスタ163はオンになっており、外部電源電圧供給線159と外部電源電圧供給線161とは接続される。一方、バーンイン試験時では、信号STRは、「H」レベルになっているため、PMOSトランジスタ163はオフし、外部電源電圧供給線159と外部電源電圧供給線161とは切離される。このように、バーンイン試験時において、外部電源電圧供給線159と、外部電源電圧供給線161とを切離すのは、実施の形態2によるDRAMと同様に、内部電源電圧供給線53から電圧が与えられる回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる回路に対するストレス条件とを一致させるためである。通常モードにおいて、外部電源電圧供給線159と、外部電源電圧供給線161とを接続するのは次の理由による。すなわち、チップの信頼性を考えたものである。つまり、電源パッド155または157のいずれかに、静電気のようなサージが入った場合、外部電源電圧供給線159と、外部電源電圧供給線161とをつなげておけば、高電圧がかかる領域を、広い領域に分散することができ、電界の緩和をより効果的に行なうことができるからである。たとえば、電源パッド155にサージが入った場合は、外部電源電圧供給線159と、外部電源電圧供給線161とが接続されているため、2つのキャパシタ32,36で電界の緩和を行なうことができる。これに対し、図7に示すような回路では、たとえば、電源パッド155にサージが入った場合、外部電源電圧供給線159と外部電源電圧供給線161とが切離されているため、キャパシタ32のみで電界の緩和を行なうことになる。
【0052】
以上のように、実施の形態3によるDRAMでは、PMOSトランジスタ163を設けることにより、通常モードでは、外部電源電圧供給線159と外部電源電圧供給線161とを接続している。このため、実施の形態3によるDRAMは、実施の形態2によるDRAMに比べ、パッド155または157のいずれかにサージが入った場合、電界の緩和をより効果的に行なうことができる。
【0053】
さらに、実施の形態3によるDRAMは、実施の形態2によるDRAMと同様に、バーンイン試験時においては、外部電源電圧供給線159と、外部電源電圧供給線161とを切離し、(extVcc2−intVccp)=(extVcc3−intVcca)となるように、外部電源電圧extVcc2,extVcc3を印加する。このため、実施の形態3によるDRAMでは、内部電源電圧供給線53から電圧が供給される回路に対するストレス条件と、内部電源電圧供給線55から電圧が供給される回路に対するストレス条件とを一致させることができ、実施の形態1によるDRAMに比べ、より信頼性の高いバーンイン加速試験を行なうことができる。また、実施の形態1によるDRAMと同様の効果を奏する。
【0054】
(実施の形態4)
実施の形態4による半導体集積回路装置としてのDRAMの全体構成は、実施の形態1によるDRAMの全体構成(図1)と同様である。図9は、実施の形態4によるDRAMの一部を示す概略図である。なお、図2と同様の部分については同一の参照符号を付しその説明を適宜省略する。図9を参照して、PMOSトランジスタ49およびNMOSトランジスタ165は、外部電源電圧供給線11と外部電源電圧供給線55との間に直列に接続される。PMOSトランジスタ49のゲートには、バーンインモード検知信号/STRが与えられる。NMOSトランジスタ165は、ダイオード接続されている。ここで、バーンインモード検知信号/STRを発生するバーンインモード検知信号発生回路は、図5および図6に示したバーンインモード検知信号発生回路と同様である。
【0055】
バーンイン試験時では、バーンインモード検知信号/STRは「L」レベルになる。このため、NMOSトランジスタ165によって、外部電源電圧extVccを降圧した電圧が、内部電源電圧供給線55に与えられることになる。ここで、NMOSトランジスタ165は、外部電源電圧extVccを降圧して内部電源電圧供給線55に与えた電圧と、内部電源電圧intVccaとの差が、外部電源電圧extVccと、内部電源電圧intVccpとの差に等しくなるように、外部電源電圧extVccを降圧する。すなわち、バーンイン試験時において、内部電源電圧供給線53から電圧が与えられる回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる回路に対するストレス条件とを一致させる。なお、バーンイン試験におけるその他の動作は、実施の形態1によるDRAMと同様である。また、通常モードにおける動作は、実施の形態1によるDRAMと同様である。
【0056】
以上のように、実施の形態4によるDRAMでは、ダイオード接続されたNMOSトランジスタ165を設けることにより、バーンイン試験時において、内部電源電圧供給線53から電圧が与えられる回路に対するストレス条件と、内部電源電圧供給線55から電圧が与えられる回路に対するストレス条件とを一致させることができる。このため、実施の形態4によるDRAMでは、実施の形態1によるDRAMに比べ、より信頼性の高いバーンイン加速試験を行なうことができる。また、実施の形態1によるDRAMと同様の効果を奏する。
【0057】
(実施の形態5)
バーンイン試験に、バーンイン時間を大幅に短縮するために複数のワード線を活性化して、パッドからワード線駆動用電圧を供給し、ゲート酸化膜の信頼性試験を行なうことがある。このようなモードを、複数ワード線駆動モードと呼ぶ。この場合、ワード線駆動用電圧の大きさは、内部昇圧電圧発生回路が発生する昇圧電圧Vppと同じ大きさである。パッドから、ワード線駆動用電圧を供給するのは、内部昇圧電圧発生回路では能力不足だからである。
【0058】
図10は、一般的なDRAMにおいて、バーンイン試験時における問題点を説明するための図である。図10を参照して、一般的なDRAMは、パッド167、PMOSトランジスタ169およびワードドライバ171を含む。複数ワード線駆動モードにおいては、信号/BIACが、「L」レベルになっているため、PMOSトランジスタ169はオンしている。このため、パッド167から、ワード線駆動用電圧が、ワードドライバ171に与えられる。しかし、図10に示したような回路構成では、第1のテスト電圧を、ワードドライバ171に与える過程で、過剰電流がパッド167を介してアルミ配線に流れてしまい、このような一時的に発生した過剰電流によって、アルミのマイグレーションによるチップ不良が生じる恐れがある。実施の形態5による半導体集積回路装置としてのDRAMでは、このような過剰電流を防止することを課題とする。
【0059】
図11は、実施の形態5によるDRAMの全体構成を示す概略ブロック図である。なお、図1と同様の部分については同一の参照符号を付しその説明は適宜省略する。図11を参照して、実施の形態5によるDRAMは、BIAC検知回路(テスト電圧供給回路)173および昇圧電圧発生回路175を含む。昇圧電圧発生回路175は、昇圧電圧Vppを発生し、Vpp供給線177に与える。そして、Vpp供給線177から、昇圧電圧Vppは、行デコーダ25およびセンスアンプ列31に与えられる。行デコーダ25に昇圧電圧Vppを供給するのは、ワード線を「H」レベルで駆動するためである。また、センスアンプ列31に昇圧電圧Vppを供給するのはビット線を「H」レベルで駆動するためである。BIAC検知回路173は、複数ワード線駆動モードを検知し、パッドから、電流を制限しつつVpp供給線に昇圧電圧Vppと同じ大きさのワード線駆動用電圧(以下、「第1のテスト電圧」という)を供給する。ここで、複数ワード線駆動モードは、メモリセルトランジスタのゲート酸化膜の信頼性を試す試験であるため、/OE入力パッド15は使用しない。このため、複数ワード線駆動モードにおいて、第1のテスト電圧は、/OE入力パッド15から与えられる。
【0060】
図12は、実施の形態5によるDRAMの一部を示す概略図である。なお、図11と同様の部分については同一の参照符号を付しその説明を適宜省略する。図12を参照して、実施の形態5によるDRAMは、/OE入力パッド15、BIAC検知回路173、昇圧電圧発生回路175およびワードドライバ171を含む。BIAC検知回路173は、定電流源187およびPMOSトランジスタ181,183,185を含む。定電流源187は、ノードN11と接地電圧を有するノードとの間に設けられる。PMOSトランジスタ181は、ノードN10とノードN11との間に設けられる。PMOSトランジスタ183,185は、ノードN10とVpp供給線177との間に直列に接続される。PMOSトランジスタ181,183のゲートは、ノードN11に接続される。PMOSトランジスタ185のゲートには、信号/BIACが与えられる。ワードドライバ171は、Vpp供給線177に接続される。昇圧電圧発生回路175は、Vpp供給線177に接続される。
【0061】
複数ワード線駆動モード(バーンイン試験時)では、信号/BIACが「L」レベルになっているため、PMOSトランジスタ185はオンになっている。また、複数ワード線駆動モードにおいては、昇圧電圧発生回路175は、非活性化されている。したがって、/OE入力パッド15から、ワードドライバ171に第1のテスト電圧が与えられる。そして、ワードドライバ171は、この第1のテスト電圧をワード線WLに与える。図12には、1つのワードドライバ171および1本のワード線WLしか示していないが、実際には、複数のワードドライバおよび複数のワード線が存在し、複数ワード線駆動モードでは、これら複数のワードドライバに第1のテスト電圧が与えられ、複数のワード線に第1のテスト電圧が与えられる。ここで、PMOSトランジスタ181,183は、カレントミラー回路を構成しているため、PMOSトランジスタ185に流れる電流は、定電流源187が発生する電流に従って制限される。すなわち、複数ワード線駆動モード(バーンイン試験時)において、/OE入力パッド15から、過剰電流がVpp供給線177に流れ込むのを防止できる。なお、定電流源187およびカレントミラー回路(PMOSトランジスタ181,183)は、電流制限回路を構成する。
【0062】
通常モードでは、信号/BIACが「H」レベルになっており、PMOSトランジスタ185はオフしている。一方、昇圧電圧発生回路175は、昇圧電圧Vppを発生し、ワードドライバ171に昇圧電圧Vppを与える。ワードドライバ171は、行アドレス信号によって選択されたワード線WLに、昇圧電圧Vppを与える。
【0063】
図13は、図12の昇圧電圧発生回路175の詳細を示す回路図である。なお、図12と同様の部分については同一の参照符号を付しその説明は適宜省略する。図13を参照して、昇圧電圧発生回路は、NAND回路189、インバータ191、キャパシタ193,195,197およびNMOSトランジスタ199,201,203,205,207,209を含む。NAND回路189の一方入力ノードには、クロック信号CLKが与えられ、他方入力ノードには、信号/BIACが与えられる。キャパシタ193の一方端は、NAND回路189の出力ノードと接続される。キャパシタ193の他方端は、NMOSトランジスタ203〜207のゲートおよびNMOSトランジスタ199,203のソースに接続される。NMOSトランジスタ199のゲートおよびドレインは、電源電圧Vccを有するノードに接続される。NMOSトランジスタ201は、電源電圧Vccを有するノードと、NMOSトランジスタ203のドレインに接続される。NMOSトランジスタ201のゲートは、NMOSトランジスタ203のドレインに接続される。インバータ191の入力ノードは、NAND回路189の出力ノードに接続される。キャパシタ195,197の一方端は、インバータ191の出力ノードに接続される。キャパシタ195の他方端は、NMOSトランジスタ207のソースおよびNMOSトランジスタ209のゲートに接続される。キャパシタ197の他方端は、NMOSトランジスタ209の一方ソース/ドレインに接続される。NMOSトランジスタ205は、電源電圧Vccを有するノードと、キャパシタ197の他方端との間に接続される。NMOSトランジスタ209の他方ソース/ドレインは、Vpp供給線177に接続される。NMOSトランジスタ207は、電源電圧Vccを有するノードとNMOSトランジスタ209のゲートとの間に設けられる。
【0064】
通常モードでは、信号/BIACが「H」レベルであるため、クロック信号CLKは、キャパシタ193およびインバータ191に与えられることになる。このクロック信号CLKに応じて、Vpp供給線177に昇圧電圧Vppを発生する。複数ワード線駆動モードにおいては、信号/BIACは「L」レベルになっているため、クロック信号CLKは、キャパシタ193およびインバータ191には与えられず、昇圧電圧発生回路は非活性化される。
【0065】
信号/BIACを発生する回路の構成は、図5および図6に示したバーンインモード検知信号発生回路と同様の回路構成である。この場合、図5のバーンインモード検知信号発生回路が発生するバーンイン検知信号/STRに相当するのが、信号/BIACであり、信号STRに相当するのが信号BIACである。
【0066】
以上のように、実施の形態5によるDRAMでは、電流制限回路(定電流源187およびPMOSトランジスタ181,183からなる)を設けているため、複数ワード線駆動モードにおいて、/OE入力パッド15から過剰電流がVpp供給線177に流れ込むのを防止できる。
【0067】
(実施の形態6)
実施の形態6による半導体集積回路装置としてのDRAMの全体構成は、実施の形態5によるDRAMの全体構成(図11)と同様である。すなわち、実施の形態6によるDRAMは、実施の形態5によるDRAMを前提としている。
【0068】
図14は、実施の形態6によるDRAMのメモリセルの詳細を示す回路図である。なお、図12と同様の部分については同一の参照符号を付しその説明は適宜省略する。図14を参照して、実施の形態6によるDRAMのメモリセルは、メモリセルトランジスタ211およびメモリセルキャパシタ213を含む。メモリセルトランジスタ211は、ビット線BLと、ストレージノードSNとの間に設けられる。メモリセルトランジスタ211のゲートは、ワード線WLに接続される。キャパシタ213の一方端はストレージノードSNに接続される。なお、メモリセルによっては、メモリセルトランジスタ211は、ビット線/BLとストレージノードSNとの間に接続される。ここで、ビット線BLとビット線/BLとは、ビット線対を構成する。実施の形態6によるDRAMでは、実施の形態5で説明したメモリセルトランジスタ211のゲート酸化膜の信頼性試験を行なうと同時に、メモリセルキャパシタ213の信頼性試験を行なうものである。すなわち、メモリセルトランジスタ211のゲート酸化膜の信頼性試験を行なうため、ワード線WLを活性化しているときに、ビット線BLの電位を「L」レベル(GNDレベル)にし、かつ、メモリセルキャパシタ213の他方端(セルプレート)を「H」レベル(Vccレベル)にする。このようにすることで、ワード線WLが活性化しているため、メモリセルキャパシタ213に十分な電位が供給され、メモリセルキャパシタ213の信頼性試験を、メモリセルトランジスタ211のゲート酸化膜の信頼性試験と同時に行なうことができる。
【0069】
次に、ビット線BL(/BL)を、メモリセルキャパシタ213の信頼性試験のために、「L」レベル(「GND」レベル)にするときのDRAMの動作について詳しく説明する。図15は、実施の形態6によるDRAMの一部の詳細を示す回路図である。実施の形態6によるDRAMは、PMOSトランジスタ231,233,235およびNMOSトランジスタ221,223,225からなるセンスアンプと、OR回路239およびAND回路241からなるセンスアンプ制御回路と、NMOSトランジスタ215,217,219、OR回路237、インバータ243およびNMOSトランジスタ227,229からなるイコライズ/プリチャージ回路とを備える。また、このDRAMは、ビット線対BL,/BLを備える。図15を参照して、OR回路239の出力ノードは、PMOSトランジスタ231のゲートに接続される。OR回路239の一方入力ノードには、信号S0P1が与えられ、他方入力ノードには、信号BIACが与えられる。AND回路241の出力ノードは、NMOSトランジスタ225のゲートに接続される。AND回路241の一方入力ノードには、信号S0N1が与えられ、他方入力ノードには、信号/BIACが与えられる。OR回路237の出力ノードは、NMOSトランジスタ215〜219のゲートに接続される。OR回路237の一方入力ノードには、信号BLEQ1が与えられ、他方入力ノードには信号BIACが与えられる。NMOSトランジスタ227は、接地電圧を有するノードとプリチャージ電圧供給線VBL2との間に設けられる。NMOSトランジスタ227のゲートには、信号BIACが与えられる。NMOSトランジスタ229は、プリチャージ電圧供給線VBL1と、プリチャージ電圧供給線VBL2との間に設けられる。NMOSトランジスタ229のゲートには、インバータ243によって信号BIACを反転した信号が与えられる。
【0070】
通常モードにおいては、信号BIACが「L」レベルになり、信号/BIACが「H」レベルになっている。したがって「H」レベルのセンスアンプ活性化信号S0N1がAND回路241に与えられた場合には、信号S0N2も「H」レベルになる。一方、OR回路239に、「L」レベルのセンスアンプ活性化信号S0P1が与えられると、信号S0P2も「L」レベルになる。以上のようにして、NMOSトランジスタ225およびPMOSトランジスタ231がオンになり、センスアンプが活性化する。
【0071】
通常モードにおいて、センスアンプ非活性化時に、信号BLEQ1が「H」レベルになるため、信号BLEQ2も「H」レベルになる。これによって、NMOSトランジスタ215〜219はすべてオンする。一方、通常モードでは、信号BIACが「L」レベルになっているため、NMOSトランジスタ227はオフし、NMOSトランジスタ229がオンする。このため、ビット線対BL,/BLには、電源電圧Vccの1/2の電圧(1/2Vcc)が供給される。すなわち、ビット線対BL,/BLをプリチャージするのである。センスアンプ活性化時(センス時)には、信号BLEQ1が「L」レベルになるため、信号BLEQ2が「L」レベルになる。これによって、NMOSトランジスタ215〜219はすべてオフになり、ビット線BLと、ビット線/BLとが切離される。ビット線BLと、ビット線/BLとが切離された後、センスが開始される。
【0072】
テストモード(複数ワード線駆動モード)に入ったとき、すなわち、メモリセルトランジスタのゲート酸化膜の信頼性試験およびメモリセルキャパシタの信頼性試験を行なうときは、信号BIACが、「H」レベルになり、信号/BIACが「L」レベルになる。したがって、信号S0N2が「L」レベルになる。さらに、信号S0P2が「H」レベルになる。このようにして、テストモードに入ったときは、センスアンプは非活性化される。一方、信号BLEQ2は、「H」レベルになるため、NMOSトランジスタ215〜219のすべてがオンになる。そして、信号BIACが「H」レベルであるため、NMOSトランジスタ227がオンになり、NMOSトランジスタ229がオフになる。これによって、プリチャージ電圧供給線VBL2には、接地電圧が与えられる。すなわち、ビット線BL,/BLに接地電圧が与えられることになる。以上は、ビット線対の1組に対して説明したが、メモリセルアレイ33(図11)が備える複数のビット線対BL,/BLについても、上述したように、通常モードでは、プリチャージ電圧が供給され、テストモードでは、接地電圧が供給されることになる。
以上のように、実施の形態6によるDRAMでは、実施の形態5によるDRAMを前提とし、メモリセルトランジスタのゲート酸化膜の信頼性試験を行なうときに、ビット線対BL,/BLには接地電圧を与え、かつ、セルプレートには電源電圧Vccを与える。このため、実施の形態6によるDRAMでは、メモリセルトランジスタのゲート酸化膜の信頼性試験を行なうと同時に、メモリセルキャパシタの信頼性試験も行なうことができる。また、実施の形態6によるDRAMは、実施の形態5によるDRAMを前提としているため、実施の形態5によるDRAMと同様の効果を奏する。
【0073】
【発明の効果】
この発明の第1の発明に係る半導体集積回路装置では、第1および第2の内部電源電圧発生回路を設けているため、高速動作を必要とする内部回路には大きい内部電源電圧を供給できるとともに、大きな電力消費源となっている内部回路には小さな内部電源電圧を供給できる。さらに、信頼性評価のためのテストモードでは、外部電源電圧供給線と、第1および第2の内部電源電圧供給線とを接続するため、外部電源電圧を、直接、内部回路に与えることができる。したがって、この発明の第1の発明に係る半導体集積回路装置では、高速動作および低消費電力化を実現できるとともに、有効な信頼性評価のための試験を実行できる。
【0074】
この発明の第2の発明に係る半導体集積回路装置では、第1および第2の外部電源電圧供給線を設けることにより、信頼性評価のためのテストモードでは、第2の外部電源電圧と、第1の内部電源電圧との差および第3の外部電源電圧と、第2の内部電源電圧との差が等しくなるように、第1および第2の外部電源電圧を与えることができる。したがって、この発明の第2の発明に係る半導体集積回路装置では、第1の内部電源電圧供給線から電圧が与えられる内部回路に対するストレス条件と、第2の内部電源電圧供給線から電圧が与えられる内部回路に対するストレス条件とを一致させることができ、信頼性の高い信頼性評価のための試験を行なうことができる。
【0075】
この発明の第2の発明に係る半導体集積回路装置は、好ましくは、第3の接続手段を備えているため、通常モードにおいて、第1の外部電源電圧供給線と第2の外部電源電圧供給線とを接続することができる。このため、この発明の第2の発明に係る半導体集積回路装置では、サージが入った場合に電界の緩和を効果的に行なうことができる。
【0076】
この発明の第3の発明に係る半導体集積回路装置では、電圧降下手段を備えているため、第1の内部電源電圧のレベルが、第2の内部電源電圧のレベルより高い場合において、外部電源電圧を降圧した電圧と、第2の内部電源電圧との差および外部電源電圧と第1の内部電源電圧との差を等しくできる。したがって、この発明の第3の発明に係る半導体集積回路装置では、第1の内部電源電圧供給線から電圧が与えられる内部回路に対するストレス条件と、第2の内部電源電圧供給線から電圧が与えられる内部回路に対するストレス条件とを一致させることができ、信頼性の高い信頼性評価のための試験を行なうことができる。
【0077】
この発明の第4の発明に係る半導体集積回路装置では、信頼性評価のためのテストモードにおいて、第1のテスト電圧を、電圧供給線を介してドライバ手段に与える場合に、電圧供給線に流れ込む電流を制限する。このため、この発明の第4の発明に係る半導体集積回路装置では、過剰電流が電圧供給線に流れ込むのを防止でき、チップ不良を回避できる。
【0078】
この発明の第4の発明に係る半導体集積回路装置では、好ましくは、信頼性評価のためのテストモードにおいて、昇圧電圧に基づいて、ワード線に電圧を与えるときに、メモリセルキャパシタの他方端に第2のテスト電圧を与えるとともに、ビット線対に接地電圧を与える。このため、この発明の第4の発明に係る半導体集積回路装置では、ワード線に接続されるメモリセルトランジスタのゲート酸化膜の信頼性試験と、メモリセルキャパシタの信頼性試験とを同時に行なうことができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1によるDRAMの全体構成を示す概略ブロック図である。
【図2】 本発明の実施の形態1によるDRAMの一部を示す概略図である。
【図3】 図1のintVcc発生ユニットの詳細を示す回路図である。
【図4】 図3に示した、内部電源電圧intVccaを発生する差動アンプ部の詳細を示す回路図である。
【図5】 図2に示したバーンインモード検知信号/STRを発生するバーンインモード検知信号発生回路の詳細を示す回路図である。
【図6】 図5のスーパーVIH検知回路の詳細を示す回路図である。
【図7】 本発明の実施の形態2によるDRAMの一部を示す概略図である。
【図8】 本発明の実施の形態3によるDRAMの一部を示す概略図である。
【図9】 本発明の実施の形態4によるDRAMの一部を示す概略図である。
【図10】 信頼性評価のための試験を行なう場合において、一般的なDRAMの問題点を説明するための図である。
【図11】 本発明の実施の形態5によるDRAMの全体構成を示す概略ブロック図である。
【図12】 本発明の実施の形態5によるDRAMの一部を詳細に示す回路図である。
【図13】 図12の昇圧電圧発生回路の詳細を示す回路図である。
【図14】 本発明の実施の形態6によるDRAMのメモリセルの詳細を示す回路図である。
【図15】 本発明の実施の形態6によるDRAMの一部を詳細に示す回路図である。
【図16】 従来のDRAMの一部を示す概略図である。
【図17】 図16の電圧降下回路(VDC)の一部を詳細に示す回路図である。
【符号の説明】
1 /CAS入力パッド、3 /RAS入力パッド、5 /W入力パッド、7アドレス信号入力パッド群、9 外部電源電圧入力パッド群、11 接地電圧入力パッド群、13 データ入出力パッド群、15 /OE入力パッド、17クロック発生回路、19 intVcc発生ユニット、21,149 論理ゲート、23 行および列アドレスバッファ、25 行デコーダ、27 列デコーダ、29 入出力回路、31 センスアンプ列、32,34,36,38,193〜197 キャパシタ、33 メモリセルアレイ、35 入力バッファ、37出力バッファ、41,155,157 電源パッド、43,45,245 電圧降下回路(VDC)、47,49,67〜85,103〜109,139,163,169,181〜185,231〜235 PMOSトランジスタ、51,159,161 外部電源電圧供給線、53,55,247 内部電源電圧供給線、57,187 定電流源、59 Vrefa発生回路、61 Vrefp発生回路、63,65 差動アンプ部、87,89,97〜101,131,133,153,165,199〜209,215〜229 NMOSトランジスタ、91 抵抗素子、93,95 差動アンプ、111,241 AND回路、113 アドレス信号入力パッド、115 スーパーVIH検知回路、117〜121,189 NAND回路、123〜127,141,143,151,191,243 インバータ、129 入力保護回路、145 リセット回路、147 遅延回路、171 ワードドライバ、173 BIAC検知回路、175昇圧電圧発生回路、177 Vpp供給線、211 メモリセルトランジスタ、213 メモリセルキャパシタ、237,239 OR回路、167 パッド。
Claims (5)
- 第1の外部電源電圧供給線から与えられる第1の外部電源電圧に基づいて、第1の内部電源電圧供給線に供給する第1の内部電源電圧を発生する第1の内部電源電圧発生手段と、
第2の外部電源電圧供給線から与えられる前記第1の外部電源電圧に基づいて、第2の内部電源電圧供給線に供給する第2の内部電源電圧を発生する第2の内部電源電圧発生手段と、
前記第1の外部電源電圧供給線と、前記第1の内部電源電圧供給線との間に設けられる第1の接続手段と、
前記第2の外部電源電圧供給線と、前記第2の内部電源電圧供給線との間に設けられる第2の接続手段とを備え、
前記第1および第2の内部電源電圧発生手段は、信頼性評価のためのテストモードでは、非活性になり、前記テストモード以外の通常モードでは、活性になり、
前記第1の接続手段は、前記テストモードでは、前記第1の外部電源電圧供給線と、前記第1の内部電源電圧供給線とを接続し、前記通常モードでは、前記第1の外部電源電圧供給線と、前記第1の内部電源電圧供給線とを切離し、
前記第2の接続手段は、前記テストモードでは、前記第2の外部電源電圧供給線と、前記第2の内部電源電圧供給線とを接続し、前記通常モードでは、前記第2の外部電源電圧供給線と、前記第2の内部電源電圧供給線とを切離し、
前記テストモードでは、前記第1の外部電源電圧供給線には、第2の外部電源電圧を与え、前記第2の外部電源電圧供給線には、前記第2の外部電源電圧とは異なるレベルの第3の外部電源電圧を与え、
前記通常モードでは、前記第1および第2の外部電源電圧供給線には、前記第1の外部電源電圧を与える、半導体集積回路装置。 - 前記テストモードにおいて、前記第2の外部電源電圧と、前記第1の内部電源電圧との差および前記第3の外部電源電圧と、前記第2の内部電源電圧との差が等しくなるように、前記第2および第3の外部電源電圧を与える、請求項1に記載の半導体集積回路装置。
- 前記第1の外部電源電圧供給線と、前記第2の外部電源電圧供給線との間に設けられる第3の接続手段をさらに備え、
前記第3の接続手段は、前記テストモードでは、前記第1の外部電源電圧供給線と、前記第2の外部電源電圧供給線とを切離し、前記通常モードでは、前記第1の外部電源電圧供給線と、前記第2の外部電源電圧供給線とを接続する、請求項1に記載の半導体集積回路装置。 - 前記第3の接続手段は、トランジスタである、請求項3に記載の半導体集積回路装置。
- 前記第1および第2の接続手段は、トランジスタである、請求項1に記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17383896A JP3839873B2 (ja) | 1996-07-03 | 1996-07-03 | 半導体集積回路装置 |
US08/779,186 US5694364A (en) | 1996-07-03 | 1997-01-06 | Semiconductor integrated circuit device having a test mode for reliability evaluation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17383896A JP3839873B2 (ja) | 1996-07-03 | 1996-07-03 | 半導体集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006132921A Division JP2006260766A (ja) | 2006-05-11 | 2006-05-11 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1021699A JPH1021699A (ja) | 1998-01-23 |
JP3839873B2 true JP3839873B2 (ja) | 2006-11-01 |
Family
ID=15968102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17383896A Expired - Fee Related JP3839873B2 (ja) | 1996-07-03 | 1996-07-03 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5694364A (ja) |
JP (1) | JP3839873B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11162194A (ja) * | 1997-11-28 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置 |
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---|---|---|---|---|
JPH09147557A (ja) * | 1995-11-17 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
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JPH11185498A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP2000021170A (ja) * | 1998-04-30 | 2000-01-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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US6453258B1 (en) | 1999-12-17 | 2002-09-17 | International Business Machines Corporation | Optimized burn-in for fixed time dynamic logic circuitry |
JP4565716B2 (ja) * | 2000-08-30 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP3908520B2 (ja) * | 2001-11-29 | 2007-04-25 | 富士通株式会社 | 半導体集積回路及び半導体集積回路のテスト方法 |
JP2003168300A (ja) | 2001-11-29 | 2003-06-13 | Mitsubishi Electric Corp | 半導体装置 |
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JP5347249B2 (ja) | 2007-08-20 | 2013-11-20 | 富士通株式会社 | 半導体装置 |
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JP2016170303A (ja) * | 2015-03-13 | 2016-09-23 | シナプティクス・ジャパン合同会社 | 半導体装置及び電子機器 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59225559A (ja) * | 1983-06-07 | 1984-12-18 | Nec Corp | Mos半導体メモリ |
JPH04311898A (ja) * | 1991-04-10 | 1992-11-04 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1996
- 1996-07-03 JP JP17383896A patent/JP3839873B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-06 US US08/779,186 patent/US5694364A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US5694364A (en) | 1997-12-02 |
JPH1021699A (ja) | 1998-01-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060801 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060804 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
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