JP2003168300A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003168300A JP2003168300A JP2001364369A JP2001364369A JP2003168300A JP 2003168300 A JP2003168300 A JP 2003168300A JP 2001364369 A JP2001364369 A JP 2001364369A JP 2001364369 A JP2001364369 A JP 2001364369A JP 2003168300 A JP2003168300 A JP 2003168300A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- terminal
- semiconductor device
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
ード設定のための端子を通常動作時に使用する端子と兼
用することができる半導体装置を提供する。 【解決手段】 端子T1に与えられる電位が電源電位E
XTVDD以下である場合に非導通状態となるPチャネ
ルMOSトランジスタTR1を、テストモードの検出を
行なうSVIH検出回路22と端子T1との間に設け
る。SVIH検出回路22は、端子T1が所定の電位よ
り高くなった場合にテストモードに設定されることを検
知する。通常の動作時においては、端子T1とSVIH
検出回路22とは切り離されるので、端子T1の入力容
量を他の入力端子と同程度とすることができ、高速動作
が可能となる。また、SVIH検出回路22に至る配線
の寄生容量を考慮しなくて良いのでSVIH検出回路2
2の配置の自由度が増加する。
Description
てテストモードと通常モードとを有する半導体装置に関
し、より特定的には、通常モード時の入力レベルよりも
高い入力レベルをテストモードにおいて使用する半導体
装置に関する。
(DRAM)等の半導体装置では、テストモードに半導
体装置を設定するためにスーパーVIHレベルを端子に
加える場合がある。スーパーVIHレベルとは、動作モ
ードが通常モードである場合に使用されるHレベル以上
の高電位レベルである。たとえば、電源電圧が3.3V
系の半導体装置では、スーパーVIHレベルは、5V程
度となる。スーパーVIHレベルを所定の入力端子に与
えると、半導体装置はテストモードに設定される。
えテストモードに設定する理由は、単にコマンド入力の
みによってテストモードに設定することにしておくと、
ユーザが誤ってテストモードに設定してしまうおそれが
あるからである。
ユーザが入力電位の条件を守る限り、容易にテストモー
ドに入ってしまうことは無くなり、通常モードでの動作
が安定する。
ーパーVIHレベルを検出する構成を説明するための概
略図である。
A1が与えられる端子T1は、配線W1によってアドレ
スバッファ4aに接続される。配線W1は、寄生抵抗R
1と寄生容量C1とを有している。配線W1は、配線W
2によってコントロール回路508に接続される。配線
W2は、寄生抵抗R2と寄生容量C2とを有している。
ーパーVIHレベルが与えられたことを検知するSVI
H検出回路22と、SVIH検出回路22の出力に応じ
て活性化し、内部アドレス信号INTA0〜INTAn
の組合わせに応じてテスト信号TE0〜TEkを出力す
るテストモード回路24とを含む。
3V以下である場合には、SVIH検出回路22は入力
電位をスーパーVIHレベルとは認識しない。したがっ
て、通常動作時には、端子T1に与えられる入力信号
は、バンクアドレス信号BA1としてのみ使用される。
バンクアドレス信号BA1は、アドレスバッファ4aに
入力される。アドレスバッファ4aは、内部アドレス信
号INTBA1を出力する。内部アドレス信号INTB
A1は、他の端子経由で与えられる内部アドレス信号I
NTBA0と共に、メモリバンクの指定に用いられる。
ば5V以上である場合には、SVIH検出回路22は入
力電位をスーパーVIHレベルと認識する。この場合、
SVIH検出回路22はテストモード回路24を活性化
する。テストモード回路24は、内部アドレス信号IN
TA0〜INTAnの組合わせに応じてテスト信号TE
0〜TEkを出力する。テスト信号TE0〜TEkによ
って、各種テストが指定され、活性化されているテスト
信号が与えられている回路は所定のテスト動作が可能な
状態となる。所定のテスト動作は、例えば電源系のテス
トがある。
進むと、端子に寄生する容量の制限が厳しくなる。端子
の寄生容量が大きいと、入力信号の伝達が遅くなってし
まう。また、端子を駆動するために、信号を出力する側
のデバイスに高い駆動能力が必要となり、ノイズの増大
や消費電力の増大を招く。
レス入力端子の入力容量は、2pF〜3pF程度である
ことが要求される。端子の寄生容量は、端子に接続され
ている配線の寄生容量、トランジスタのゲート、ドレイ
ン、ソースの容量等に起因する。図10で示したよう
に、バンクアドレスBA1を入力する端子T1には、寄
生容量C1、C2が付加されている。高速動作をするた
め、寄生容量C2はできる限り小さくする必要がある。
寄生容量C2が大きくならないように接続するための配
線をたとえば2mm以下にしなければならなかった。し
たがって、SVIH検出回路22を入力パッドの近くに
配置しなければならないという制限があった。
えばバンクアドレスBA0を入力する端子には配線W2
に相当する配線が接続されていないので寄生容量はC1
となる。したがって、端子によって寄生容量に差が生じ
てしまい、内部回路への信号入力のタイミングに差が生
じてしまうという問題点があった。また、出力端子をデ
ィスエーブル状態に設定してスーパーVIHレベルを認
識させる場合も考えられるが、出力端子にも余分な付加
容量がつくと出力信号に遅延が生じる可能性がある。
く保ちつつ、テストモード設定のための端子を通常動作
時に使用する端子と兼用することができる半導体装置を
提供することである。
装置は、動作モードとして、通常モードとテストモード
とを備える半導体装置であって、端子と、通常モードに
おいて、入力電位範囲内の信号を端子から受ける内部回
路と、テストモードに設定するときに、端子の電位が入
力電位範囲外のテスト設定電位であることを検知するテ
ストモード検出回路と、端子とテストモード検出回路と
の間に設けられ、端子の電位が入力電位範囲外の所定の
電位に到達すると導通し、端子の電位に応じた信号をテ
ストモード検出回路に伝達するスイッチ回路とを備え
る。
に記載の半導体装置の構成に加えて端子と内部回路とを
接続する第1の配線と、スイッチ回路とテストモード検
出回路とを接続する第2の配線とをさらに備え、スイッ
チ回路は、端子の電位が入力電位範囲内であるときに
は、第1の配線から第2の配線を切り離す。
に記載の半導体装置の構成に加えて、スイッチ回路は、
ゲートが電源電位に結合され、端子とテストモード検出
回路の入力ノードとの間に接続されるPチャネルMOS
トランジスタを含み、テスト設定電位は、電源電位を超
える電位である。
に記載の半導体装置の構成において、PチャネルMOS
トランジスタのバックゲートは、端子に結合される。
に記載の半導体装置の構成に加えて、電源電位を受けて
昇圧し、昇圧電位を発生する昇圧電位発生回路をさらに
備え、PチャネルMOSトランジスタのバックゲート
は、昇圧電位に結合され、テスト設定電位は、昇圧電位
を超えない電位である。
に記載の半導体装置の構成に加えて、電源電位を受けて
昇圧し、昇圧電位を発生する昇圧電位発生回路をさらに
備え、第1のスイッチ回路は、ゲートが昇圧電位に結合
され、端子とテストモード検出回路の入力ノードとの間
に接続されるPチャネルMOSトランジスタを含み、テ
スト設定電位は、昇圧電位を超える電位である。
に記載の半導体装置の構成において、PチャネルMOS
トランジスタのバックゲートは、端子に結合される。
に記載の半導体装置の構成に加えて、内部回路は、端子
から入力信号を受ける入力バッファ回路と、入力バッフ
ァ回路の出力に応じてデータの授受を行なうメモリアレ
イとを含み、スイッチ回路は、端子の電位が入力電位範
囲内であるときには、端子から入力バッファ回路に至る
経路からテストモード検出回路を切り離す。
に記載の半導体装置の構成において、端子は、メモリア
レイのアドレス信号を入力する複数の端子のうちの1つ
である。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
装置1の構成を示す概略ブロック図である。具体的に
は、実施の形態中に例示される半導体装置1は、ダブル
データレートの同期型半導体記憶装置(DDR SDRAM)で
ある。しかし、半導体記憶装置に限らず、本発明は、テ
ストモードに設定する必要があり、かつ、入力端子容量
を小さく抑える必要がある半導体装置であれば適用する
ことができる。
ドレス信号A0〜A12とバンクアドレス信号BA0,
BA1とを受けて内部アドレス信号INTA0〜INT
A12,INTBA0,INTBA1を発生するアドレ
スバッファ4と、外部クロック信号CLK,/CLKお
よびクロックイネーブル信号CKEを受けて内部クロッ
ク信号ICLKを発生するクロック信号バッファ2と、
内部クロック信号ICLKに基づいてチップセレクト信
号/CS、ロウアドレスストローブ信号/RAS、コラ
ムアドレスストローブ信号/CAS、ライトイネーブル
信号/WEおよび入力マスク信号DMを内部に取込むコ
ントロール信号バッファ6とを含む。
号バッファ6の出力と内部クロック信号ICLK、内部
アドレス信号INTA0〜INTA12,INTBA
0,INTBA1とを受けてチップ全体の制御を行なう
コントロール回路8と、コントロール信号バッファの出
力に応じたSDRAMの動作モードをコントロール回路
8の指示により保持するモードレジスタ10とを含む。
に説明するテストモードの検出を行なうSVIH検出回
路とテストモードが検出されると各ブロックにテスト信
号を出力するテストモード回路とを含む。
スとデータ信号の授受を行なうDQバッファ14と、外
部から入力されたデータを保持する行列状に配置される
複数のメモリセルを各々有しているメモリアレイ12a
〜12dとを含む。メモリアレイ12a〜12dは、各
々が独立して動作が可能の4つのバンク#0〜#3であ
る。
ッファ2から内部クロック信号ICLKをクロック信号
BUFFCLKとして受けて、DQバッファ14に対し
てクロック信号CLKPを出力するDLL回路16と、
DQバッファ14の制御タイミングに応じてストローブ
信号DQSを出力するQSバッファ18とを含む。
て、スーパーVIHレベルを検出する構成を説明するた
めの概略図である。
1が与えられる端子T1は、配線W1によってアドレス
バッファ4aに接続される。配線W1は、寄生抵抗R1
と寄生容量C1とを有している。寄生抵抗R1および寄
生容量C1は実際に意図的に配置される素子ではないの
で、通常の回路図には記載されない。しかし、図2では
理解の容易化のため等価回路とし、寄生抵抗R1および
寄生容量C1の記号を記している。
子T2は、配線W3によってアドレスバッファ4bに接
続される。配線W3は、寄生抵抗R3と寄生容量C3と
を有している。寄生抵抗R3および寄生容量C3は実際
に意図的に配置される素子ではないので、通常の回路図
には記載されない。しかし、図2では理解の容易化のた
め等価回路とし、寄生抵抗R3および寄生容量C3の記
号を記している。
1のアドレスバッファ4に含まれる回路である。また、
コントロール回路8aは、図1におけるコントロール回
路8の一部分に含まれる回路である。
W2との間に接続されゲートに電源電位EXTVDDを
受けるPチャネルMOSトランジスタTR1と、端子T
1にスーパーVIHレベルが与えられたときに信号SV
IHを検知するSVIH検出回路22と、SVIH検出
回路22の出力信号BA1Sに応じて活性化し、内部ア
ドレス信号INTA0〜INTAnの組合わせに応じて
テスト信号TE0〜TEkを出力するテストモード回路
24とを含む。
ンジスタTR1とSVIH検出回路22とが接続されて
いる。配線W2は、寄生抵抗R2と寄生容量C2とを有
している。寄生抵抗R2および寄生容量C2は実際に意
図的に配置される素子ではないので通常の回路図には記
載されない。しかし、図2では理解の容易化のため等価
回路とし、寄生抵抗R2および寄生容量C2の記号を記
している。
2の構成を示す回路図である。図3を参照して、SVI
H検出回路22は、信号SVIHを受けるノードN4と
ノードN5との間に接続されるPチャネルMOSトラン
ジスタ32と、ノードN5とノードN6との間に接続さ
れるPチャネルMOSトランジスタ34と、ノードN6
とノードN7との間に接続されるPチャネルMOSトラ
ンジスタ36と、ノードN7と接地ノードとの間に接続
されるPチャネルMOSトランジスタ38とを含む。
に接続され、バックゲートがノードN4に接続される。
トランジスタ34は、ゲートがノードN6に接続され、
バックゲートがノードN5に接続される。トランジスタ
36は、ゲートがノードN7に接続され、バックゲート
がノードN6に接続される。トランジスタ38は、ゲー
トが接地ノードに接続され、バックゲートがノードN7
に接続される。
ベルのおよそ4分の1程度の信号レベルを有する信号S
IGが出力される。
位EXTVDDを受けるとノードN8との間に接続され
るPチャネルMOSトランジスタ40と、ノードN8と
接地ノードとの間に接続されるPチャネルMOSトラン
ジスタ42とを含む。
に接続され、バックゲートが電源電位EXTVDDに接
続される。トランジスタ42は、ゲートが接地ノードに
接続され、バックゲートがノードN8に接続される。
のおよそ2分の1程度の信号レベルを有する信号REF
が出力される。
ードとノードN1との間に接続されゲートが電源電位E
XTVDDに結合されるNチャネルMOSトランジスタ
44と、ノードN1とノードN2との間に接続されゲー
トに信号SIGを受けるNチャネルMOSトランジスタ
46と、ノードN1とノードN3との間に接続されゲー
トに信号REFを受けるNチャネルMOSトランジスタ
48とを含む。
N2と電源電位EXTVDDを受ける電源ノードとの間
に接続されゲートがノードN2に接続されるPチャネル
MOSトランジスタ50と、ノードN3と電源電位EX
TVDDを受ける電源ノードとの間に接続されゲートが
ノードN2に接続されるPチャネルMOSトランジスタ
52と、ノードN3に入力が接続されるインバータ54
と、インバータ54の出力を受けて反転し信号BA1S
を出力するインバータ56とを含む。インバータ54,
56は動作電源電位として電源電位EXTVDDを受け
る。
し、信号REFと信号SIGとを比較する。信号REF
のレベルは、電源電位EXTVDDのおよそ2分の1で
あり、信号SIGのレベルは信号SVIHのおよそ4分
の1であるので、信号SVIHが電源電位EXVDDの
およそ2倍を超えたときに比較回路の出力が反転する。
スタTR1を説明するための断面図である。
ジスタTR1は、半導体装置のP型基板の主表面に設け
られたnウエル54内に形成される。PチャネルMOS
トランジスタTR1は、p型不純物領域56,58と、
p型不純物領域56,58に挟まれた領域の上部に形成
される絶縁膜60と、絶縁膜60の上部に形成される導
電性のゲート62とを含む。
合される。nウエル54およびp型不純物領域56は、
寄生抵抗R1を介してバンクアドレス信号BA1を受け
る端子T1に接続される。p型不純物領域58は、寄生
抵抗R2を介して図2のSVIH検出回路22に接続さ
れる。
R1の電気的特性を説明するための図である。
トランジスタTR1は、端子T1の電位がEXTVDD
+|Vthp|を超えるまでは電流が流れない。端子T
1の電位がさらに上昇しEXTVDD+|Vthp|を
超えると、PチャネルMOSトランジスタTR1に電流
が流れる。ここで、EXTVDDは、外部から与えられ
る電源電位であり、例えば3.3Vである。また、Vt
hpは、PチャネルMOSトランジスタのしきい値電圧
であり、通常は負の値を有する。
+|Vthp|を超えるまでは、不純物領域56から不
純物領域58に向けては電流が流れない。このため、不
純物領域58に接続されている配線W2の寄生容量C2
は端子T1の入力容量として関与しない。
の動作を説明する。端子T1に与えられる電位が、EX
TVDD(例えば3.3V)より高い入力電位(例えば
5V以上)である場合には、PチャネルMOSトランジ
スタTR1を介してSVIH検出回路にこの入力電位が
与えられる。SVIH検出回路22は、入力電位をスー
パーVIHレベルと認識する。応じて、SVIH検出回
路22はテストモード回路24を活性化する。
号INTA0〜INTAnの組合わせに応じてテスト信
号TE0〜TEkを出力する。テスト信号TE0〜TE
kによって、各種テストが指定され、活性化されている
テスト信号が与えられている回路は所定のテスト動作が
可能な状態となる。所定のテスト動作は、例えば電源系
のテストがある。
位EXTVDD(たとえば3.3V)以下である場合に
は、図5に示したようにPチャネルMOSトランジスタ
TR1は非導通状態となる。すると、配線W2は配線W
1から分離された状態となる。
位をスーパーVIHレベルとは認識しない。したがっ
て、通常動作時には、端子T1に与えられる入力信号
は、バンクアドレス信号BA1としてのみ使用される。
ッファ4aに入力される。アドレスバッファ4aは、内
部アドレス信号INTBA1を出力する。内部アドレス
信号INTBA1は、他の端子T2経由で与えられる内
部アドレス信号INTBA0と共に、メモリバンクの指
定に用いられる。
OSトランジスタTR1によって配線W1から分離され
る。したがって、通常動作時の入力端子T1の入力容量
は、ほぼ配線W1の寄生容量C1およびアドレスバッフ
ァ4aの入力容量の合計となり、配線W2の寄生容量C
2の影響を受けない。入力容量の測定は、たとえば1.
25Vのバイアスを端子に加えて測定する。この測定結
果からも、配線W2の寄生容量C2を除くことができ
る。
が大きくなっても端子T1の入力容量には関与しないの
で、SVIH検出回路22を必ずしも端子T1の近くに
配置する必要がなくなる。ただし、PチャネルMOSト
ランジスタTR1を配置する位置は、配線W1から配線
W2が分岐する分岐点の近くにしておき、配線W2の寄
生容量C2のほとんど切り離すことが可能にしておくこ
とが必要である。
る端子T1の入力容量を他の端子T2の入力容量と同程
度にすることができる。また、SVIH回路の配置位置
の制限が無くなる。したがって、高速動作が可能で、か
つ、レイアウトの最適化を図ることができる半導体装置
を実現できる。
係る半導体装置のスーパーVIHレベルを検出する構成
を説明するための概略図である。
部電源電位EXTVDDを受けて昇圧電位VPPを発生
するVPP発生回路72が含まれている。昇圧電位VP
Pは、たとえば、図1のメモリアレイ12a〜12dの
各々に含まれる行列状に配置される複数のメモリセルの
行選択を行うためのワード線の駆動電位として用いられ
る。昇圧電位VPPは、VPP発生回路72からワード
線駆動回路に与えられる。
示したコントロール回路8aに代えてコントロール回路
8bを含む。コントロール回路8bは、PチャネルMO
SトランジスタTR1のゲートが昇圧電位VPPを受け
る点がコントロール回路8aと異なる。他の部分のコン
トロール回路8bの構成は、図2で説明したコントロー
ル回路8aと同様であり説明は繰り返さない。
スタTR1を説明するための断面図である。
ャネルMOSトランジスタTR1のゲートは、内部で発
生された昇圧電位VPPに結合される。他の部分につい
ては、図4と同様であるので説明は繰り返さない。
端子T1の電位がVPP+|Vthp|を超えるまでは
電流が流れない。端子T1の電位がさらに上昇しVPP
+|Vthp|を超えると、PチャネルMOSトランジ
スタTR1に電流が流れる。
thp|を超えるまでは、不純物領域56から不純物領
域58に向けては電流が流れない。このため、不純物領
域58に接続されている配線W2の寄生容量C2は端子
T1の入力容量として関与しない。
でも実施の形態1と同様に、テストモード検出のために
用いる端子T1の入力容量を他の端子の入力容量と同程
度にすることができる。また、SVIH回路の配置位置
の制限が無くなる。したがって、高速動作が可能で、か
つ、レイアウトの最適化を図ることができる半導体装置
を実現できる。
係る半導体装置のスーパーVIHレベルを検出する構成
を説明するための概略図である。
体装置は、図6に示したコントロール回路8bに代えて
コントロール回路8cを含む。コントロール回路8c
は、PチャネルMOSトランジスタTR1のゲートが電
源電位EXTVDDを受け、かつ、バックゲートが昇圧
電位VPPに結合される点がコントロール回路8bと異
なる。他の部分のコントロール回路8cの構成は、図6
で説明したコントロール回路8bと同様であり説明は繰
り返さない。
スタTR1を説明するための断面図である。
ャネルMOSトランジスタTR1のゲートは、電源電位
EXTVDDに結合される。また、ウエル54は、内部
で発生された昇圧電位VPPに結合される。他の部分に
ついては、図7と同様であるので説明は繰り返さない。
端子T1の電位がEXTVDD+|Vthp|を超える
までは電流が流れない。端子T1の電位がさらに上昇し
EXTVDD+|Vthp|を超えると、PチャネルM
OSトランジスタTR1に電流が流れる。
+|Vthp|を超えるまでは、不純物領域56から不
純物領域58に向けては電流が流れない。このため、不
純物領域58に接続されている配線W2の寄生容量C2
は端子T1の入力容量として関与しない。
VPP以下であれば、p型不純物領域56とnウエル5
4との間には逆バイアスが加えられているので、nウエ
ル54とP基板52の間の寄生容量C4は端子T1から
分離することができる。したがって、実施の形態1、実
施の形態2では端子入力容量に付加されていた寄生容量
C4の分をさらに端子入力容量から除外することができ
る。
T1に与えると不純物領域56からnウエル54に順方
向電流が流れてしまう。したがって、テストモードへの
設定電位であるスーパーVIHレベルは、昇圧電位VP
Pを超えないように設定する必要がある。
で、かつ、レイアウトの最適化を図ることができる半導
体装置を実現できる。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
ストモード検出回路が接続される端子の入力容量を他の
端子の入力容量と同程度にすることができる。また、テ
ストモード検出回路の配置位置の制限が無くなる。した
がって、高速動作が可能で、かつ、レイアウトの最適化
を図ることができる。
項1に記載の半導体装置の奏する効果に加えて、スイッ
チ回路をPチャネルMOSトランジスタで実現すること
ができる。
に記載の半導体装置の奏する効果に加えて、Pチャネル
MOSトランジスタが形成されるウエル領域の寄生容量
を端子から分離することができ、いっそう端子の付加容
量を小さくすることができる。
項1に記載の半導体装置の奏する効果に加えて、スイッ
チ回路をPチャネルMOSトランジスタで実現すること
ができる。
項1に記載の半導体装置の奏する効果に加えて、メモリ
を内蔵する場合に入力端子をテストモード端子と兼用す
ることができる。
ック図である。
ーVIHレベルを検出する構成を説明するための概略図
である。
示す回路図である。
を説明するための断面図である。
的特性を説明するための図である。
IHレベルを検出する構成を説明するための概略図であ
る。
を説明するための断面図である。
IHレベルを検出する構成を説明するための概略図であ
る。
を説明するための断面図である。
Hレベルを検出する構成を説明するための概略図であ
る。
a,4b アドレスバッファ、6 コントロール信号バ
ッファ、8,8a,8b,8c コントロール回路、1
0 モードレジスタ、12a〜12d メモリアレイ、
14 バッファ、16 DLL回路、18 QSバッフ
ァ、22 SVIH検出回路、24 テストモード回
路、52 P基板、54 nウエル、56,58 p型
不純物領域、60 絶縁膜、62 ゲート、72 VP
P発生回路、C1〜C4 寄生容量、R1〜R3 寄生
抵抗、T1,T2 端子、TR1 PチャネルMOSト
ランジスタ、W1〜W3 配線。
Claims (9)
- 【請求項1】 動作モードとして、通常モードとテスト
モードとを備える半導体装置であって、 端子と、 前記通常モードにおいて、入力電位範囲内の信号を前記
端子から受ける内部回路と、 前記テストモードに設定するときに、前記端子の電位が
前記入力電位範囲外のテスト設定電位であることを検知
するテストモード検出回路と、 前記端子と前記テストモード検出回路との間に設けら
れ、前記端子の電位が前記入力電位範囲外の所定の電位
に到達すると導通し、前記端子の電位に応じた信号を前
記テストモード検出回路に伝達するスイッチ回路とを備
える、半導体装置。 - 【請求項2】 前記端子と前記内部回路とを接続する第
1の配線と、 前記スイッチ回路と前記テストモード検出回路とを接続
する第2の配線とをさらに備え、 前記スイッチ回路は、前記端子の電位が前記入力電位範
囲内であるときには、前記第1の配線から前記第2の配
線を切り離す、請求項1に記載の半導体装置。 - 【請求項3】 前記スイッチ回路は、 ゲートが電源電位に結合され、前記端子と前記テストモ
ード検出回路の入力ノードとの間に接続されるPチャネ
ルMOSトランジスタを含み、 前記テスト設定電位は、前記電源電位を超える電位であ
る、請求項1に記載の半導体装置。 - 【請求項4】 前記PチャネルMOSトランジスタのバ
ックゲートは、前記端子に結合される、請求項3に記載
の半導体装置。 - 【請求項5】 前記電源電位を受けて昇圧し、昇圧電位
を発生する昇圧電位発生回路をさらに備え、 前記PチャネルMOSトランジスタのバックゲートは、
前記昇圧電位に結合され、 前記テスト設定電位は、前記昇圧電位を超えない電位で
ある、請求項3に記載の半導体装置。 - 【請求項6】 電源電位を受けて昇圧し、昇圧電位を発
生する昇圧電位発生回路をさらに備え、 前記第1のスイッチ回路は、 ゲートが前記昇圧電位に結合され、前記端子と前記テス
トモード検出回路の入力ノードとの間に接続されるPチ
ャネルMOSトランジスタを含み、 前記テスト設定電位は、前記昇圧電位を超える電位であ
る、請求項1に記載の半導体装置。 - 【請求項7】 前記PチャネルMOSトランジスタのバ
ックゲートは、前記端子に結合される、請求項6に記載
の半導体装置。 - 【請求項8】 前記内部回路は、 前記端子から入力信号を受ける入力バッファ回路と、 前記入力バッファ回路の出力に応じてデータの授受を行
なうメモリアレイとを含み、 前記スイッチ回路は、前記端子の電位が前記入力電位範
囲内であるときには、前記端子から前記入力バッファ回
路に至る経路から前記テストモード検出回路を切り離
す、請求項1に記載の半導体装置。 - 【請求項9】 前記端子は、前記メモリアレイのアドレ
ス信号を入力する複数の端子のうちの1つである、請求
項8に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001364369A JP2003168300A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置 |
US10/140,196 US6934204B2 (en) | 2001-11-29 | 2002-05-08 | Semiconductor device with reduced terminal input capacitance |
TW091115799A TW565849B (en) | 2001-11-29 | 2002-07-16 | Semiconductor device |
KR10-2002-0044800A KR100488325B1 (ko) | 2001-11-29 | 2002-07-30 | 단자의 입력 용량이 감소된 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001364369A JP2003168300A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003168300A true JP2003168300A (ja) | 2003-06-13 |
JP2003168300A5 JP2003168300A5 (ja) | 2005-07-14 |
Family
ID=19174571
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001364369A Pending JP2003168300A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6934204B2 (ja) |
JP (1) | JP2003168300A (ja) |
KR (1) | KR100488325B1 (ja) |
TW (1) | TW565849B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7655973B2 (en) | 2005-10-31 | 2010-02-02 | Micron Technology, Inc. | Recessed channel negative differential resistance-based memory cell |
KR100834397B1 (ko) * | 2007-01-10 | 2008-06-04 | 주식회사 하이닉스반도체 | 내부클럭을 테스트할 수 있는 반도체 메모리 장치 |
KR100931023B1 (ko) * | 2007-11-02 | 2009-12-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US8854779B2 (en) * | 2012-08-22 | 2014-10-07 | SK Hynix Inc. | Integrated circuit |
KR102100708B1 (ko) * | 2013-08-30 | 2020-04-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62217714A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 高電圧検出回路 |
JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
JPH0774318A (ja) | 1993-09-06 | 1995-03-17 | Fujitsu Ltd | 半導体集積回路 |
JPH0991998A (ja) * | 1995-09-20 | 1997-04-04 | Nittetsu Semiconductor Kk | 半導体記憶装置 |
JP3839873B2 (ja) | 1996-07-03 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US5734661A (en) * | 1996-09-20 | 1998-03-31 | Micron Technology, Inc. | Method and apparatus for providing external access to internal integrated circuit test circuits |
KR100541797B1 (ko) | 1998-06-05 | 2006-04-06 | 삼성전자주식회사 | 반도체 장치의 테스트 제어회로 |
-
2001
- 2001-11-29 JP JP2001364369A patent/JP2003168300A/ja active Pending
-
2002
- 2002-05-08 US US10/140,196 patent/US6934204B2/en not_active Expired - Fee Related
- 2002-07-16 TW TW091115799A patent/TW565849B/zh not_active IP Right Cessation
- 2002-07-30 KR KR10-2002-0044800A patent/KR100488325B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20030044769A (ko) | 2003-06-09 |
TW565849B (en) | 2003-12-11 |
US20030101374A1 (en) | 2003-05-29 |
KR100488325B1 (ko) | 2005-05-11 |
US6934204B2 (en) | 2005-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6384674B2 (en) | Semiconductor device having hierarchical power supply line structure improved in operating speed | |
US4893277A (en) | Semiconductor memory | |
US5933383A (en) | DRAM having a power supply voltage lowering circuit | |
JP4353621B2 (ja) | 半導体装置 | |
JP4370507B2 (ja) | 半導体集積回路装置 | |
US6260128B1 (en) | Semiconductor memory device which operates in synchronism with a clock signal | |
US6850453B2 (en) | Deep power down control circuit | |
US6606274B2 (en) | Semiconductor memory device having function of supplying stable power supply voltage | |
US6789137B2 (en) | Semiconductor memory device allowing reduction of I/O terminals | |
US5698876A (en) | Memory standard cell macro for semiconductor device | |
TWI654616B (zh) | 輸入緩衝電路 | |
US4734889A (en) | Semiconductor memory | |
US20030098741A1 (en) | Semiconductor integrated circuit | |
JP3308572B2 (ja) | 半導体装置 | |
KR100438237B1 (ko) | 테스트 회로를 갖는 반도체 집적 회로 | |
US5978299A (en) | Semiconductor memory device having a voltage lowering circuit of which supplying capability increases when column system is in operation | |
KR100215535B1 (ko) | 반도체 기억 장치 | |
JP2003168300A (ja) | 半導体装置 | |
US20120155207A1 (en) | Semiconductor device generating internal voltage | |
JP2004071119A (ja) | 半導体記憶装置 | |
JP2982700B2 (ja) | 冗長デコーダ回路 | |
US6262931B1 (en) | Semiconductor memory device having voltage down convertor reducing current consumption | |
US20020001248A1 (en) | Semiconductor memory device | |
JP2000030455A (ja) | 半導体記憶装置 | |
JP2986939B2 (ja) | ダイナミックram |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041115 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071016 |