JP2003168300A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 端子の寄生容量を少なく保ちつつ、テストモ
ード設定のための端子を通常動作時に使用する端子と兼
用することができる半導体装置を提供する。 【解決手段】 端子Ｔ１に与えられる電位が電源電位Ｅ
ＸＴＶＤＤ以下である場合に非導通状態となるＰチャネ
ルＭＯＳトランジスタＴＲ１を、テストモードの検出を
行なうＳＶＩＨ検出回路２２と端子Ｔ１との間に設け
る。ＳＶＩＨ検出回路２２は、端子Ｔ１が所定の電位よ
り高くなった場合にテストモードに設定されることを検
知する。通常の動作時においては、端子Ｔ１とＳＶＩＨ
検出回路２２とは切り離されるので、端子Ｔ１の入力容
量を他の入力端子と同程度とすることができ、高速動作
が可能となる。また、ＳＶＩＨ検出回路２２に至る配線
の寄生容量を考慮しなくて良いのでＳＶＩＨ検出回路２
２の配置の自由度が増加する。
ード設定のための端子を通常動作時に使用する端子と兼
用することができる半導体装置を提供する。 【解決手段】 端子Ｔ１に与えられる電位が電源電位Ｅ
ＸＴＶＤＤ以下である場合に非導通状態となるＰチャネ
ルＭＯＳトランジスタＴＲ１を、テストモードの検出を
行なうＳＶＩＨ検出回路２２と端子Ｔ１との間に設け
る。ＳＶＩＨ検出回路２２は、端子Ｔ１が所定の電位よ
り高くなった場合にテストモードに設定されることを検
知する。通常の動作時においては、端子Ｔ１とＳＶＩＨ
検出回路２２とは切り離されるので、端子Ｔ１の入力容
量を他の入力端子と同程度とすることができ、高速動作
が可能となる。また、ＳＶＩＨ検出回路２２に至る配線
の寄生容量を考慮しなくて良いのでＳＶＩＨ検出回路２
２の配置の自由度が増加する。
Description
【０００１】
【発明の属する技術分野】この発明は、動作モードとし
てテストモードと通常モードとを有する半導体装置に関
し、より特定的には、通常モード時の入力レベルよりも
高い入力レベルをテストモードにおいて使用する半導体
装置に関する。
てテストモードと通常モードとを有する半導体装置に関
し、より特定的には、通常モード時の入力レベルよりも
高い入力レベルをテストモードにおいて使用する半導体
装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）等の半導体装置では、テストモードに半導
体装置を設定するためにスーパーＶＩＨレベルを端子に
加える場合がある。スーパーＶＩＨレベルとは、動作モ
ードが通常モードである場合に使用されるＨレベル以上
の高電位レベルである。たとえば、電源電圧が３．３Ｖ
系の半導体装置では、スーパーＶＩＨレベルは、５Ｖ程
度となる。スーパーＶＩＨレベルを所定の入力端子に与
えると、半導体装置はテストモードに設定される。
（ＤＲＡＭ）等の半導体装置では、テストモードに半導
体装置を設定するためにスーパーＶＩＨレベルを端子に
加える場合がある。スーパーＶＩＨレベルとは、動作モ
ードが通常モードである場合に使用されるＨレベル以上
の高電位レベルである。たとえば、電源電圧が３．３Ｖ
系の半導体装置では、スーパーＶＩＨレベルは、５Ｖ程
度となる。スーパーＶＩＨレベルを所定の入力端子に与
えると、半導体装置はテストモードに設定される。
【０００３】わざわざスーパーＶＩＨレベルを端子に加
えテストモードに設定する理由は、単にコマンド入力の
みによってテストモードに設定することにしておくと、
ユーザが誤ってテストモードに設定してしまうおそれが
あるからである。
えテストモードに設定する理由は、単にコマンド入力の
みによってテストモードに設定することにしておくと、
ユーザが誤ってテストモードに設定してしまうおそれが
あるからである。
【０００４】スーパーＶＩＨレベルの検出を行なうと、
ユーザが入力電位の条件を守る限り、容易にテストモー
ドに入ってしまうことは無くなり、通常モードでの動作
が安定する。
ユーザが入力電位の条件を守る限り、容易にテストモー
ドに入ってしまうことは無くなり、通常モードでの動作
が安定する。
【０００５】図１０は、従来のＤＤＲ ＳＤＲＡＭのス
ーパーＶＩＨレベルを検出する構成を説明するための概
略図である。
ーパーＶＩＨレベルを検出する構成を説明するための概
略図である。
【０００６】図１０を参照して、バンクアドレス信号Ｂ
Ａ１が与えられる端子Ｔ１は、配線Ｗ１によってアドレ
スバッファ４ａに接続される。配線Ｗ１は、寄生抵抗Ｒ
１と寄生容量Ｃ１とを有している。配線Ｗ１は、配線Ｗ
２によってコントロール回路５０８に接続される。配線
Ｗ２は、寄生抵抗Ｒ２と寄生容量Ｃ２とを有している。
Ａ１が与えられる端子Ｔ１は、配線Ｗ１によってアドレ
スバッファ４ａに接続される。配線Ｗ１は、寄生抵抗Ｒ
１と寄生容量Ｃ１とを有している。配線Ｗ１は、配線Ｗ
２によってコントロール回路５０８に接続される。配線
Ｗ２は、寄生抵抗Ｒ２と寄生容量Ｃ２とを有している。
【０００７】コントロール回路５０８は、端子Ｔ１にス
ーパーＶＩＨレベルが与えられたことを検知するＳＶＩ
Ｈ検出回路２２と、ＳＶＩＨ検出回路２２の出力に応じ
て活性化し、内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡｎ
の組合わせに応じてテスト信号ＴＥ０〜ＴＥｋを出力す
るテストモード回路２４とを含む。
ーパーＶＩＨレベルが与えられたことを検知するＳＶＩ
Ｈ検出回路２２と、ＳＶＩＨ検出回路２２の出力に応じ
て活性化し、内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡｎ
の組合わせに応じてテスト信号ＴＥ０〜ＴＥｋを出力す
るテストモード回路２４とを含む。
【０００８】端子Ｔ１に与えられる電位がたとえば３．
３Ｖ以下である場合には、ＳＶＩＨ検出回路２２は入力
電位をスーパーＶＩＨレベルとは認識しない。したがっ
て、通常動作時には、端子Ｔ１に与えられる入力信号
は、バンクアドレス信号ＢＡ１としてのみ使用される。
バンクアドレス信号ＢＡ１は、アドレスバッファ４ａに
入力される。アドレスバッファ４ａは、内部アドレス信
号ＩＮＴＢＡ１を出力する。内部アドレス信号ＩＮＴＢ
Ａ１は、他の端子経由で与えられる内部アドレス信号Ｉ
ＮＴＢＡ０と共に、メモリバンクの指定に用いられる。
３Ｖ以下である場合には、ＳＶＩＨ検出回路２２は入力
電位をスーパーＶＩＨレベルとは認識しない。したがっ
て、通常動作時には、端子Ｔ１に与えられる入力信号
は、バンクアドレス信号ＢＡ１としてのみ使用される。
バンクアドレス信号ＢＡ１は、アドレスバッファ４ａに
入力される。アドレスバッファ４ａは、内部アドレス信
号ＩＮＴＢＡ１を出力する。内部アドレス信号ＩＮＴＢ
Ａ１は、他の端子経由で与えられる内部アドレス信号Ｉ
ＮＴＢＡ０と共に、メモリバンクの指定に用いられる。
【０００９】一方、端子Ｔ１に与えられる電位がたとえ
ば５Ｖ以上である場合には、ＳＶＩＨ検出回路２２は入
力電位をスーパーＶＩＨレベルと認識する。この場合、
ＳＶＩＨ検出回路２２はテストモード回路２４を活性化
する。テストモード回路２４は、内部アドレス信号ＩＮ
ＴＡ０〜ＩＮＴＡｎの組合わせに応じてテスト信号ＴＥ
０〜ＴＥｋを出力する。テスト信号ＴＥ０〜ＴＥｋによ
って、各種テストが指定され、活性化されているテスト
信号が与えられている回路は所定のテスト動作が可能な
状態となる。所定のテスト動作は、例えば電源系のテス
トがある。
ば５Ｖ以上である場合には、ＳＶＩＨ検出回路２２は入
力電位をスーパーＶＩＨレベルと認識する。この場合、
ＳＶＩＨ検出回路２２はテストモード回路２４を活性化
する。テストモード回路２４は、内部アドレス信号ＩＮ
ＴＡ０〜ＩＮＴＡｎの組合わせに応じてテスト信号ＴＥ
０〜ＴＥｋを出力する。テスト信号ＴＥ０〜ＴＥｋによ
って、各種テストが指定され、活性化されているテスト
信号が与えられている回路は所定のテスト動作が可能な
状態となる。所定のテスト動作は、例えば電源系のテス
トがある。
【００１０】
【発明が解決しようとする課題】半導体装置の高速化が
進むと、端子に寄生する容量の制限が厳しくなる。端子
の寄生容量が大きいと、入力信号の伝達が遅くなってし
まう。また、端子を駆動するために、信号を出力する側
のデバイスに高い駆動能力が必要となり、ノイズの増大
や消費電力の増大を招く。
進むと、端子に寄生する容量の制限が厳しくなる。端子
の寄生容量が大きいと、入力信号の伝達が遅くなってし
まう。また、端子を駆動するために、信号を出力する側
のデバイスに高い駆動能力が必要となり、ノイズの増大
や消費電力の増大を招く。
【００１１】たとえば、ＤＤＲ ＳＤＲＡＭでは、アド
レス入力端子の入力容量は、２ｐＦ〜３ｐＦ程度である
ことが要求される。端子の寄生容量は、端子に接続され
ている配線の寄生容量、トランジスタのゲート、ドレイ
ン、ソースの容量等に起因する。図１０で示したよう
に、バンクアドレスＢＡ１を入力する端子Ｔ１には、寄
生容量Ｃ１、Ｃ２が付加されている。高速動作をするた
め、寄生容量Ｃ２はできる限り小さくする必要がある。
寄生容量Ｃ２が大きくならないように接続するための配
線をたとえば２ｍｍ以下にしなければならなかった。し
たがって、ＳＶＩＨ検出回路２２を入力パッドの近くに
配置しなければならないという制限があった。
レス入力端子の入力容量は、２ｐＦ〜３ｐＦ程度である
ことが要求される。端子の寄生容量は、端子に接続され
ている配線の寄生容量、トランジスタのゲート、ドレイ
ン、ソースの容量等に起因する。図１０で示したよう
に、バンクアドレスＢＡ１を入力する端子Ｔ１には、寄
生容量Ｃ１、Ｃ２が付加されている。高速動作をするた
め、寄生容量Ｃ２はできる限り小さくする必要がある。
寄生容量Ｃ２が大きくならないように接続するための配
線をたとえば２ｍｍ以下にしなければならなかった。し
たがって、ＳＶＩＨ検出回路２２を入力パッドの近くに
配置しなければならないという制限があった。
【００１２】また、端子Ｔ１に比べて他の入力端子、例
えばバンクアドレスＢＡ０を入力する端子には配線Ｗ２
に相当する配線が接続されていないので寄生容量はＣ１
となる。したがって、端子によって寄生容量に差が生じ
てしまい、内部回路への信号入力のタイミングに差が生
じてしまうという問題点があった。また、出力端子をデ
ィスエーブル状態に設定してスーパーＶＩＨレベルを認
識させる場合も考えられるが、出力端子にも余分な付加
容量がつくと出力信号に遅延が生じる可能性がある。
えばバンクアドレスＢＡ０を入力する端子には配線Ｗ２
に相当する配線が接続されていないので寄生容量はＣ１
となる。したがって、端子によって寄生容量に差が生じ
てしまい、内部回路への信号入力のタイミングに差が生
じてしまうという問題点があった。また、出力端子をデ
ィスエーブル状態に設定してスーパーＶＩＨレベルを認
識させる場合も考えられるが、出力端子にも余分な付加
容量がつくと出力信号に遅延が生じる可能性がある。
【００１３】この発明の目的は、端子の寄生容量を少な
く保ちつつ、テストモード設定のための端子を通常動作
時に使用する端子と兼用することができる半導体装置を
提供することである。
く保ちつつ、テストモード設定のための端子を通常動作
時に使用する端子と兼用することができる半導体装置を
提供することである。
【００１４】
【課題を解決するための手段】請求項１に記載の半導体
装置は、動作モードとして、通常モードとテストモード
とを備える半導体装置であって、端子と、通常モードに
おいて、入力電位範囲内の信号を端子から受ける内部回
路と、テストモードに設定するときに、端子の電位が入
力電位範囲外のテスト設定電位であることを検知するテ
ストモード検出回路と、端子とテストモード検出回路と
の間に設けられ、端子の電位が入力電位範囲外の所定の
電位に到達すると導通し、端子の電位に応じた信号をテ
ストモード検出回路に伝達するスイッチ回路とを備え
る。
装置は、動作モードとして、通常モードとテストモード
とを備える半導体装置であって、端子と、通常モードに
おいて、入力電位範囲内の信号を端子から受ける内部回
路と、テストモードに設定するときに、端子の電位が入
力電位範囲外のテスト設定電位であることを検知するテ
ストモード検出回路と、端子とテストモード検出回路と
の間に設けられ、端子の電位が入力電位範囲外の所定の
電位に到達すると導通し、端子の電位に応じた信号をテ
ストモード検出回路に伝達するスイッチ回路とを備え
る。
【００１５】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて端子と内部回路とを
接続する第１の配線と、スイッチ回路とテストモード検
出回路とを接続する第２の配線とをさらに備え、スイッ
チ回路は、端子の電位が入力電位範囲内であるときに
は、第１の配線から第２の配線を切り離す。
に記載の半導体装置の構成に加えて端子と内部回路とを
接続する第１の配線と、スイッチ回路とテストモード検
出回路とを接続する第２の配線とをさらに備え、スイッ
チ回路は、端子の電位が入力電位範囲内であるときに
は、第１の配線から第２の配線を切り離す。
【００１６】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、スイッチ回路は、
ゲートが電源電位に結合され、端子とテストモード検出
回路の入力ノードとの間に接続されるＰチャネルＭＯＳ
トランジスタを含み、テスト設定電位は、電源電位を超
える電位である。
に記載の半導体装置の構成に加えて、スイッチ回路は、
ゲートが電源電位に結合され、端子とテストモード検出
回路の入力ノードとの間に接続されるＰチャネルＭＯＳ
トランジスタを含み、テスト設定電位は、電源電位を超
える電位である。
【００１７】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の構成において、ＰチャネルＭＯＳ
トランジスタのバックゲートは、端子に結合される。
に記載の半導体装置の構成において、ＰチャネルＭＯＳ
トランジスタのバックゲートは、端子に結合される。
【００１８】請求項５に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、電源電位を受けて
昇圧し、昇圧電位を発生する昇圧電位発生回路をさらに
備え、ＰチャネルＭＯＳトランジスタのバックゲート
は、昇圧電位に結合され、テスト設定電位は、昇圧電位
を超えない電位である。
に記載の半導体装置の構成に加えて、電源電位を受けて
昇圧し、昇圧電位を発生する昇圧電位発生回路をさらに
備え、ＰチャネルＭＯＳトランジスタのバックゲート
は、昇圧電位に結合され、テスト設定電位は、昇圧電位
を超えない電位である。
【００１９】請求項６に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、電源電位を受けて
昇圧し、昇圧電位を発生する昇圧電位発生回路をさらに
備え、第１のスイッチ回路は、ゲートが昇圧電位に結合
され、端子とテストモード検出回路の入力ノードとの間
に接続されるＰチャネルＭＯＳトランジスタを含み、テ
スト設定電位は、昇圧電位を超える電位である。
に記載の半導体装置の構成に加えて、電源電位を受けて
昇圧し、昇圧電位を発生する昇圧電位発生回路をさらに
備え、第１のスイッチ回路は、ゲートが昇圧電位に結合
され、端子とテストモード検出回路の入力ノードとの間
に接続されるＰチャネルＭＯＳトランジスタを含み、テ
スト設定電位は、昇圧電位を超える電位である。
【００２０】請求項７に記載の半導体装置は、請求項６
に記載の半導体装置の構成において、ＰチャネルＭＯＳ
トランジスタのバックゲートは、端子に結合される。
に記載の半導体装置の構成において、ＰチャネルＭＯＳ
トランジスタのバックゲートは、端子に結合される。
【００２１】請求項８に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、内部回路は、端子
から入力信号を受ける入力バッファ回路と、入力バッフ
ァ回路の出力に応じてデータの授受を行なうメモリアレ
イとを含み、スイッチ回路は、端子の電位が入力電位範
囲内であるときには、端子から入力バッファ回路に至る
経路からテストモード検出回路を切り離す。
に記載の半導体装置の構成に加えて、内部回路は、端子
から入力信号を受ける入力バッファ回路と、入力バッフ
ァ回路の出力に応じてデータの授受を行なうメモリアレ
イとを含み、スイッチ回路は、端子の電位が入力電位範
囲内であるときには、端子から入力バッファ回路に至る
経路からテストモード検出回路を切り離す。
【００２２】請求項９に記載の半導体装置は、請求項８
に記載の半導体装置の構成において、端子は、メモリア
レイのアドレス信号を入力する複数の端子のうちの１つ
である。
に記載の半導体装置の構成において、端子は、メモリア
レイのアドレス信号を入力する複数の端子のうちの１つ
である。
【００２３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００２４】［実施の形態１］図１は、本発明の半導体
装置１の構成を示す概略ブロック図である。具体的に
は、実施の形態中に例示される半導体装置１は、ダブル
データレートの同期型半導体記憶装置（DDR SDRAM）で
ある。しかし、半導体記憶装置に限らず、本発明は、テ
ストモードに設定する必要があり、かつ、入力端子容量
を小さく抑える必要がある半導体装置であれば適用する
ことができる。
装置１の構成を示す概略ブロック図である。具体的に
は、実施の形態中に例示される半導体装置１は、ダブル
データレートの同期型半導体記憶装置（DDR SDRAM）で
ある。しかし、半導体記憶装置に限らず、本発明は、テ
ストモードに設定する必要があり、かつ、入力端子容量
を小さく抑える必要がある半導体装置であれば適用する
ことができる。
【００２５】図１を参照して、半導体装置１は、外部ア
ドレス信号Ａ０〜Ａ１２とバンクアドレス信号ＢＡ０，
ＢＡ１とを受けて内部アドレス信号ＩＮＴＡ０〜ＩＮＴ
Ａ１２，ＩＮＴＢＡ０，ＩＮＴＢＡ１を発生するアドレ
スバッファ４と、外部クロック信号ＣＬＫ，／ＣＬＫお
よびクロックイネーブル信号ＣＫＥを受けて内部クロッ
ク信号ＩＣＬＫを発生するクロック信号バッファ２と、
内部クロック信号ＩＣＬＫに基づいてチップセレクト信
号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥおよび入力マスク信号ＤＭを内部に取込むコ
ントロール信号バッファ６とを含む。
ドレス信号Ａ０〜Ａ１２とバンクアドレス信号ＢＡ０，
ＢＡ１とを受けて内部アドレス信号ＩＮＴＡ０〜ＩＮＴ
Ａ１２，ＩＮＴＢＡ０，ＩＮＴＢＡ１を発生するアドレ
スバッファ４と、外部クロック信号ＣＬＫ，／ＣＬＫお
よびクロックイネーブル信号ＣＫＥを受けて内部クロッ
ク信号ＩＣＬＫを発生するクロック信号バッファ２と、
内部クロック信号ＩＣＬＫに基づいてチップセレクト信
号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、ライトイネーブル
信号／ＷＥおよび入力マスク信号ＤＭを内部に取込むコ
ントロール信号バッファ６とを含む。
【００２６】半導体装置１は、さらに、コントロール信
号バッファ６の出力と内部クロック信号ＩＣＬＫ、内部
アドレス信号ＩＮＴＡ０〜ＩＮＴＡ１２，ＩＮＴＢＡ
０，ＩＮＴＢＡ１とを受けてチップ全体の制御を行なう
コントロール回路８と、コントロール信号バッファの出
力に応じたＳＤＲＡＭの動作モードをコントロール回路
８の指示により保持するモードレジスタ１０とを含む。
号バッファ６の出力と内部クロック信号ＩＣＬＫ、内部
アドレス信号ＩＮＴＡ０〜ＩＮＴＡ１２，ＩＮＴＢＡ
０，ＩＮＴＢＡ１とを受けてチップ全体の制御を行なう
コントロール回路８と、コントロール信号バッファの出
力に応じたＳＤＲＡＭの動作モードをコントロール回路
８の指示により保持するモードレジスタ１０とを含む。
【００２７】コントロール回路８は、図示しないが、後
に説明するテストモードの検出を行なうＳＶＩＨ検出回
路とテストモードが検出されると各ブロックにテスト信
号を出力するテストモード回路とを含む。
に説明するテストモードの検出を行なうＳＶＩＨ検出回
路とテストモードが検出されると各ブロックにテスト信
号を出力するテストモード回路とを含む。
【００２８】半導体装置１は、さらに、外部のデータバ
スとデータ信号の授受を行なうＤＱバッファ１４と、外
部から入力されたデータを保持する行列状に配置される
複数のメモリセルを各々有しているメモリアレイ１２ａ
〜１２ｄとを含む。メモリアレイ１２ａ〜１２ｄは、各
々が独立して動作が可能の４つのバンク＃０〜＃３であ
る。
スとデータ信号の授受を行なうＤＱバッファ１４と、外
部から入力されたデータを保持する行列状に配置される
複数のメモリセルを各々有しているメモリアレイ１２ａ
〜１２ｄとを含む。メモリアレイ１２ａ〜１２ｄは、各
々が独立して動作が可能の４つのバンク＃０〜＃３であ
る。
【００２９】半導体装置１は、さらに、クロック信号バ
ッファ２から内部クロック信号ＩＣＬＫをクロック信号
ＢＵＦＦＣＬＫとして受けて、ＤＱバッファ１４に対し
てクロック信号ＣＬＫＰを出力するＤＬＬ回路１６と、
ＤＱバッファ１４の制御タイミングに応じてストローブ
信号ＤＱＳを出力するＱＳバッファ１８とを含む。
ッファ２から内部クロック信号ＩＣＬＫをクロック信号
ＢＵＦＦＣＬＫとして受けて、ＤＱバッファ１４に対し
てクロック信号ＣＬＫＰを出力するＤＬＬ回路１６と、
ＤＱバッファ１４の制御タイミングに応じてストローブ
信号ＤＱＳを出力するＱＳバッファ１８とを含む。
【００３０】図２は、図１に示した半導体装置１におい
て、スーパーＶＩＨレベルを検出する構成を説明するた
めの概略図である。
て、スーパーＶＩＨレベルを検出する構成を説明するた
めの概略図である。
【００３１】図２を参照して、バンクアドレス信号ＢＡ
１が与えられる端子Ｔ１は、配線Ｗ１によってアドレス
バッファ４ａに接続される。配線Ｗ１は、寄生抵抗Ｒ１
と寄生容量Ｃ１とを有している。寄生抵抗Ｒ１および寄
生容量Ｃ１は実際に意図的に配置される素子ではないの
で、通常の回路図には記載されない。しかし、図２では
理解の容易化のため等価回路とし、寄生抵抗Ｒ１および
寄生容量Ｃ１の記号を記している。
１が与えられる端子Ｔ１は、配線Ｗ１によってアドレス
バッファ４ａに接続される。配線Ｗ１は、寄生抵抗Ｒ１
と寄生容量Ｃ１とを有している。寄生抵抗Ｒ１および寄
生容量Ｃ１は実際に意図的に配置される素子ではないの
で、通常の回路図には記載されない。しかし、図２では
理解の容易化のため等価回路とし、寄生抵抗Ｒ１および
寄生容量Ｃ１の記号を記している。
【００３２】バンクアドレス信号ＢＡ０が与えられる端
子Ｔ２は、配線Ｗ３によってアドレスバッファ４ｂに接
続される。配線Ｗ３は、寄生抵抗Ｒ３と寄生容量Ｃ３と
を有している。寄生抵抗Ｒ３および寄生容量Ｃ３は実際
に意図的に配置される素子ではないので、通常の回路図
には記載されない。しかし、図２では理解の容易化のた
め等価回路とし、寄生抵抗Ｒ３および寄生容量Ｃ３の記
号を記している。
子Ｔ２は、配線Ｗ３によってアドレスバッファ４ｂに接
続される。配線Ｗ３は、寄生抵抗Ｒ３と寄生容量Ｃ３と
を有している。寄生抵抗Ｒ３および寄生容量Ｃ３は実際
に意図的に配置される素子ではないので、通常の回路図
には記載されない。しかし、図２では理解の容易化のた
め等価回路とし、寄生抵抗Ｒ３および寄生容量Ｃ３の記
号を記している。
【００３３】なお、アドレスバッファ４ａ，４ｂは、図
１のアドレスバッファ４に含まれる回路である。また、
コントロール回路８ａは、図１におけるコントロール回
路８の一部分に含まれる回路である。
１のアドレスバッファ４に含まれる回路である。また、
コントロール回路８ａは、図１におけるコントロール回
路８の一部分に含まれる回路である。
【００３４】コントロール回路８ａは、配線Ｗ１と配線
Ｗ２との間に接続されゲートに電源電位ＥＸＴＶＤＤを
受けるＰチャネルＭＯＳトランジスタＴＲ１と、端子Ｔ
１にスーパーＶＩＨレベルが与えられたときに信号ＳＶ
ＩＨを検知するＳＶＩＨ検出回路２２と、ＳＶＩＨ検出
回路２２の出力信号ＢＡ１Ｓに応じて活性化し、内部ア
ドレス信号ＩＮＴＡ０〜ＩＮＴＡｎの組合わせに応じて
テスト信号ＴＥ０〜ＴＥｋを出力するテストモード回路
２４とを含む。
Ｗ２との間に接続されゲートに電源電位ＥＸＴＶＤＤを
受けるＰチャネルＭＯＳトランジスタＴＲ１と、端子Ｔ
１にスーパーＶＩＨレベルが与えられたときに信号ＳＶ
ＩＨを検知するＳＶＩＨ検出回路２２と、ＳＶＩＨ検出
回路２２の出力信号ＢＡ１Ｓに応じて活性化し、内部ア
ドレス信号ＩＮＴＡ０〜ＩＮＴＡｎの組合わせに応じて
テスト信号ＴＥ０〜ＴＥｋを出力するテストモード回路
２４とを含む。
【００３５】配線Ｗ２によって、ＰチャネルＭＯＳトラ
ンジスタＴＲ１とＳＶＩＨ検出回路２２とが接続されて
いる。配線Ｗ２は、寄生抵抗Ｒ２と寄生容量Ｃ２とを有
している。寄生抵抗Ｒ２および寄生容量Ｃ２は実際に意
図的に配置される素子ではないので通常の回路図には記
載されない。しかし、図２では理解の容易化のため等価
回路とし、寄生抵抗Ｒ２および寄生容量Ｃ２の記号を記
している。
ンジスタＴＲ１とＳＶＩＨ検出回路２２とが接続されて
いる。配線Ｗ２は、寄生抵抗Ｒ２と寄生容量Ｃ２とを有
している。寄生抵抗Ｒ２および寄生容量Ｃ２は実際に意
図的に配置される素子ではないので通常の回路図には記
載されない。しかし、図２では理解の容易化のため等価
回路とし、寄生抵抗Ｒ２および寄生容量Ｃ２の記号を記
している。
【００３６】図３は、図２におけるＳＶＩＨ検出回路２
２の構成を示す回路図である。図３を参照して、ＳＶＩ
Ｈ検出回路２２は、信号ＳＶＩＨを受けるノードＮ４と
ノードＮ５との間に接続されるＰチャネルＭＯＳトラン
ジスタ３２と、ノードＮ５とノードＮ６との間に接続さ
れるＰチャネルＭＯＳトランジスタ３４と、ノードＮ６
とノードＮ７との間に接続されるＰチャネルＭＯＳトラ
ンジスタ３６と、ノードＮ７と接地ノードとの間に接続
されるＰチャネルＭＯＳトランジスタ３８とを含む。
２の構成を示す回路図である。図３を参照して、ＳＶＩ
Ｈ検出回路２２は、信号ＳＶＩＨを受けるノードＮ４と
ノードＮ５との間に接続されるＰチャネルＭＯＳトラン
ジスタ３２と、ノードＮ５とノードＮ６との間に接続さ
れるＰチャネルＭＯＳトランジスタ３４と、ノードＮ６
とノードＮ７との間に接続されるＰチャネルＭＯＳトラ
ンジスタ３６と、ノードＮ７と接地ノードとの間に接続
されるＰチャネルＭＯＳトランジスタ３８とを含む。
【００３７】トランジスタ３２は、ゲートがノードＮ５
に接続され、バックゲートがノードＮ４に接続される。
トランジスタ３４は、ゲートがノードＮ６に接続され、
バックゲートがノードＮ５に接続される。トランジスタ
３６は、ゲートがノードＮ７に接続され、バックゲート
がノードＮ６に接続される。トランジスタ３８は、ゲー
トが接地ノードに接続され、バックゲートがノードＮ７
に接続される。
に接続され、バックゲートがノードＮ４に接続される。
トランジスタ３４は、ゲートがノードＮ６に接続され、
バックゲートがノードＮ５に接続される。トランジスタ
３６は、ゲートがノードＮ７に接続され、バックゲート
がノードＮ６に接続される。トランジスタ３８は、ゲー
トが接地ノードに接続され、バックゲートがノードＮ７
に接続される。
【００３８】ノードＮ７からは、信号ＳＶＩＨの信号レ
ベルのおよそ４分の１程度の信号レベルを有する信号Ｓ
ＩＧが出力される。
ベルのおよそ４分の１程度の信号レベルを有する信号Ｓ
ＩＧが出力される。
【００３９】ＳＶＩＨ検出回路２２は、さらに、電源電
位ＥＸＴＶＤＤを受けるとノードＮ８との間に接続され
るＰチャネルＭＯＳトランジスタ４０と、ノードＮ８と
接地ノードとの間に接続されるＰチャネルＭＯＳトラン
ジスタ４２とを含む。
位ＥＸＴＶＤＤを受けるとノードＮ８との間に接続され
るＰチャネルＭＯＳトランジスタ４０と、ノードＮ８と
接地ノードとの間に接続されるＰチャネルＭＯＳトラン
ジスタ４２とを含む。
【００４０】トランジスタ４０は、ゲートがノードＮ８
に接続され、バックゲートが電源電位ＥＸＴＶＤＤに接
続される。トランジスタ４２は、ゲートが接地ノードに
接続され、バックゲートがノードＮ８に接続される。
に接続され、バックゲートが電源電位ＥＸＴＶＤＤに接
続される。トランジスタ４２は、ゲートが接地ノードに
接続され、バックゲートがノードＮ８に接続される。
【００４１】ノードＮ８からは、電源電位ＥＸＴＶＤＤ
のおよそ２分の１程度の信号レベルを有する信号ＲＥＦ
が出力される。
のおよそ２分の１程度の信号レベルを有する信号ＲＥＦ
が出力される。
【００４２】ＳＶＩＨ検出回路２２は、さらに、接地ノ
ードとノードＮ１との間に接続されゲートが電源電位Ｅ
ＸＴＶＤＤに結合されるＮチャネルＭＯＳトランジスタ
４４と、ノードＮ１とノードＮ２との間に接続されゲー
トに信号ＳＩＧを受けるＮチャネルＭＯＳトランジスタ
４６と、ノードＮ１とノードＮ３との間に接続されゲー
トに信号ＲＥＦを受けるＮチャネルＭＯＳトランジスタ
４８とを含む。
ードとノードＮ１との間に接続されゲートが電源電位Ｅ
ＸＴＶＤＤに結合されるＮチャネルＭＯＳトランジスタ
４４と、ノードＮ１とノードＮ２との間に接続されゲー
トに信号ＳＩＧを受けるＮチャネルＭＯＳトランジスタ
４６と、ノードＮ１とノードＮ３との間に接続されゲー
トに信号ＲＥＦを受けるＮチャネルＭＯＳトランジスタ
４８とを含む。
【００４３】ＳＶＩＨ検出回路２２は、さらに、ノード
Ｎ２と電源電位ＥＸＴＶＤＤを受ける電源ノードとの間
に接続されゲートがノードＮ２に接続されるＰチャネル
ＭＯＳトランジスタ５０と、ノードＮ３と電源電位ＥＸ
ＴＶＤＤを受ける電源ノードとの間に接続されゲートが
ノードＮ２に接続されるＰチャネルＭＯＳトランジスタ
５２と、ノードＮ３に入力が接続されるインバータ５４
と、インバータ５４の出力を受けて反転し信号ＢＡ１Ｓ
を出力するインバータ５６とを含む。インバータ５４，
５６は動作電源電位として電源電位ＥＸＴＶＤＤを受け
る。
Ｎ２と電源電位ＥＸＴＶＤＤを受ける電源ノードとの間
に接続されゲートがノードＮ２に接続されるＰチャネル
ＭＯＳトランジスタ５０と、ノードＮ３と電源電位ＥＸ
ＴＶＤＤを受ける電源ノードとの間に接続されゲートが
ノードＮ２に接続されるＰチャネルＭＯＳトランジスタ
５２と、ノードＮ３に入力が接続されるインバータ５４
と、インバータ５４の出力を受けて反転し信号ＢＡ１Ｓ
を出力するインバータ５６とを含む。インバータ５４，
５６は動作電源電位として電源電位ＥＸＴＶＤＤを受け
る。
【００４４】トランジスタ４４〜５２は比較回路を形成
し、信号ＲＥＦと信号ＳＩＧとを比較する。信号ＲＥＦ
のレベルは、電源電位ＥＸＴＶＤＤのおよそ２分の１で
あり、信号ＳＩＧのレベルは信号ＳＶＩＨのおよそ４分
の１であるので、信号ＳＶＩＨが電源電位ＥＸＶＤＤの
およそ２倍を超えたときに比較回路の出力が反転する。
し、信号ＲＥＦと信号ＳＩＧとを比較する。信号ＲＥＦ
のレベルは、電源電位ＥＸＴＶＤＤのおよそ２分の１で
あり、信号ＳＩＧのレベルは信号ＳＶＩＨのおよそ４分
の１であるので、信号ＳＶＩＨが電源電位ＥＸＶＤＤの
およそ２倍を超えたときに比較回路の出力が反転する。
【００４５】図４は、図２のＰチャネルＭＯＳトランジ
スタＴＲ１を説明するための断面図である。
スタＴＲ１を説明するための断面図である。
【００４６】図４を参照して、ＰチャネルＭＯＳトラン
ジスタＴＲ１は、半導体装置のＰ型基板の主表面に設け
られたｎウエル５４内に形成される。ＰチャネルＭＯＳ
トランジスタＴＲ１は、ｐ型不純物領域５６，５８と、
ｐ型不純物領域５６，５８に挟まれた領域の上部に形成
される絶縁膜６０と、絶縁膜６０の上部に形成される導
電性のゲート６２とを含む。
ジスタＴＲ１は、半導体装置のＰ型基板の主表面に設け
られたｎウエル５４内に形成される。ＰチャネルＭＯＳ
トランジスタＴＲ１は、ｐ型不純物領域５６，５８と、
ｐ型不純物領域５６，５８に挟まれた領域の上部に形成
される絶縁膜６０と、絶縁膜６０の上部に形成される導
電性のゲート６２とを含む。
【００４７】ゲート６２は、電源電位ＥＸＴＶＤＤに結
合される。ｎウエル５４およびｐ型不純物領域５６は、
寄生抵抗Ｒ１を介してバンクアドレス信号ＢＡ１を受け
る端子Ｔ１に接続される。ｐ型不純物領域５８は、寄生
抵抗Ｒ２を介して図２のＳＶＩＨ検出回路２２に接続さ
れる。
合される。ｎウエル５４およびｐ型不純物領域５６は、
寄生抵抗Ｒ１を介してバンクアドレス信号ＢＡ１を受け
る端子Ｔ１に接続される。ｐ型不純物領域５８は、寄生
抵抗Ｒ２を介して図２のＳＶＩＨ検出回路２２に接続さ
れる。
【００４８】図５は、ＰチャネルＭＯＳトランジスタＴ
Ｒ１の電気的特性を説明するための図である。
Ｒ１の電気的特性を説明するための図である。
【００４９】図４，図５を参照して、ＰチャネルＭＯＳ
トランジスタＴＲ１は、端子Ｔ１の電位がＥＸＴＶＤＤ
＋｜Ｖｔｈｐ｜を超えるまでは電流が流れない。端子Ｔ
１の電位がさらに上昇しＥＸＴＶＤＤ＋｜Ｖｔｈｐ｜を
超えると、ＰチャネルＭＯＳトランジスタＴＲ１に電流
が流れる。ここで、ＥＸＴＶＤＤは、外部から与えられ
る電源電位であり、例えば３．３Ｖである。また、Ｖｔ
ｈｐは、ＰチャネルＭＯＳトランジスタのしきい値電圧
であり、通常は負の値を有する。
トランジスタＴＲ１は、端子Ｔ１の電位がＥＸＴＶＤＤ
＋｜Ｖｔｈｐ｜を超えるまでは電流が流れない。端子Ｔ
１の電位がさらに上昇しＥＸＴＶＤＤ＋｜Ｖｔｈｐ｜を
超えると、ＰチャネルＭＯＳトランジスタＴＲ１に電流
が流れる。ここで、ＥＸＴＶＤＤは、外部から与えられ
る電源電位であり、例えば３．３Ｖである。また、Ｖｔ
ｈｐは、ＰチャネルＭＯＳトランジスタのしきい値電圧
であり、通常は負の値を有する。
【００５０】すなわち、端子Ｔ１の電位がＥＸＴＶＤＤ
＋｜Ｖｔｈｐ｜を超えるまでは、不純物領域５６から不
純物領域５８に向けては電流が流れない。このため、不
純物領域５８に接続されている配線Ｗ２の寄生容量Ｃ２
は端子Ｔ１の入力容量として関与しない。
＋｜Ｖｔｈｐ｜を超えるまでは、不純物領域５６から不
純物領域５８に向けては電流が流れない。このため、不
純物領域５８に接続されている配線Ｗ２の寄生容量Ｃ２
は端子Ｔ１の入力容量として関与しない。
【００５１】再び、図２を参照して実施の形態１の発明
の動作を説明する。端子Ｔ１に与えられる電位が、ＥＸ
ＴＶＤＤ（例えば３．３Ｖ）より高い入力電位（例えば
５Ｖ以上）である場合には、ＰチャネルＭＯＳトランジ
スタＴＲ１を介してＳＶＩＨ検出回路にこの入力電位が
与えられる。ＳＶＩＨ検出回路２２は、入力電位をスー
パーＶＩＨレベルと認識する。応じて、ＳＶＩＨ検出回
路２２はテストモード回路２４を活性化する。
の動作を説明する。端子Ｔ１に与えられる電位が、ＥＸ
ＴＶＤＤ（例えば３．３Ｖ）より高い入力電位（例えば
５Ｖ以上）である場合には、ＰチャネルＭＯＳトランジ
スタＴＲ１を介してＳＶＩＨ検出回路にこの入力電位が
与えられる。ＳＶＩＨ検出回路２２は、入力電位をスー
パーＶＩＨレベルと認識する。応じて、ＳＶＩＨ検出回
路２２はテストモード回路２４を活性化する。
【００５２】テストモード回路２４は、内部アドレス信
号ＩＮＴＡ０〜ＩＮＴＡｎの組合わせに応じてテスト信
号ＴＥ０〜ＴＥｋを出力する。テスト信号ＴＥ０〜ＴＥ
ｋによって、各種テストが指定され、活性化されている
テスト信号が与えられている回路は所定のテスト動作が
可能な状態となる。所定のテスト動作は、例えば電源系
のテストがある。
号ＩＮＴＡ０〜ＩＮＴＡｎの組合わせに応じてテスト信
号ＴＥ０〜ＴＥｋを出力する。テスト信号ＴＥ０〜ＴＥ
ｋによって、各種テストが指定され、活性化されている
テスト信号が与えられている回路は所定のテスト動作が
可能な状態となる。所定のテスト動作は、例えば電源系
のテストがある。
【００５３】一方、端子Ｔ１に与えられる電位が電源電
位ＥＸＴＶＤＤ（たとえば３．３Ｖ）以下である場合に
は、図５に示したようにＰチャネルＭＯＳトランジスタ
ＴＲ１は非導通状態となる。すると、配線Ｗ２は配線Ｗ
１から分離された状態となる。
位ＥＸＴＶＤＤ（たとえば３．３Ｖ）以下である場合に
は、図５に示したようにＰチャネルＭＯＳトランジスタ
ＴＲ１は非導通状態となる。すると、配線Ｗ２は配線Ｗ
１から分離された状態となる。
【００５４】このとき、ＳＶＩＨ検出回路２２は入力電
位をスーパーＶＩＨレベルとは認識しない。したがっ
て、通常動作時には、端子Ｔ１に与えられる入力信号
は、バンクアドレス信号ＢＡ１としてのみ使用される。
位をスーパーＶＩＨレベルとは認識しない。したがっ
て、通常動作時には、端子Ｔ１に与えられる入力信号
は、バンクアドレス信号ＢＡ１としてのみ使用される。
【００５５】バンクアドレス信号ＢＡ１は、アドレスバ
ッファ４ａに入力される。アドレスバッファ４ａは、内
部アドレス信号ＩＮＴＢＡ１を出力する。内部アドレス
信号ＩＮＴＢＡ１は、他の端子Ｔ２経由で与えられる内
部アドレス信号ＩＮＴＢＡ０と共に、メモリバンクの指
定に用いられる。
ッファ４ａに入力される。アドレスバッファ４ａは、内
部アドレス信号ＩＮＴＢＡ１を出力する。内部アドレス
信号ＩＮＴＢＡ１は、他の端子Ｔ２経由で与えられる内
部アドレス信号ＩＮＴＢＡ０と共に、メモリバンクの指
定に用いられる。
【００５６】通常動作時には、配線Ｗ２はＰチャネルＭ
ＯＳトランジスタＴＲ１によって配線Ｗ１から分離され
る。したがって、通常動作時の入力端子Ｔ１の入力容量
は、ほぼ配線Ｗ１の寄生容量Ｃ１およびアドレスバッフ
ァ４ａの入力容量の合計となり、配線Ｗ２の寄生容量Ｃ
２の影響を受けない。入力容量の測定は、たとえば１．
２５Ｖのバイアスを端子に加えて測定する。この測定結
果からも、配線Ｗ２の寄生容量Ｃ２を除くことができ
る。
ＯＳトランジスタＴＲ１によって配線Ｗ１から分離され
る。したがって、通常動作時の入力端子Ｔ１の入力容量
は、ほぼ配線Ｗ１の寄生容量Ｃ１およびアドレスバッフ
ァ４ａの入力容量の合計となり、配線Ｗ２の寄生容量Ｃ
２の影響を受けない。入力容量の測定は、たとえば１．
２５Ｖのバイアスを端子に加えて測定する。この測定結
果からも、配線Ｗ２の寄生容量Ｃ２を除くことができ
る。
【００５７】また、配線Ｗ２が長くなり、寄生容量Ｃ２
が大きくなっても端子Ｔ１の入力容量には関与しないの
で、ＳＶＩＨ検出回路２２を必ずしも端子Ｔ１の近くに
配置する必要がなくなる。ただし、ＰチャネルＭＯＳト
ランジスタＴＲ１を配置する位置は、配線Ｗ１から配線
Ｗ２が分岐する分岐点の近くにしておき、配線Ｗ２の寄
生容量Ｃ２のほとんど切り離すことが可能にしておくこ
とが必要である。
が大きくなっても端子Ｔ１の入力容量には関与しないの
で、ＳＶＩＨ検出回路２２を必ずしも端子Ｔ１の近くに
配置する必要がなくなる。ただし、ＰチャネルＭＯＳト
ランジスタＴＲ１を配置する位置は、配線Ｗ１から配線
Ｗ２が分岐する分岐点の近くにしておき、配線Ｗ２の寄
生容量Ｃ２のほとんど切り離すことが可能にしておくこ
とが必要である。
【００５８】以上より、テストモード検出のために用い
る端子Ｔ１の入力容量を他の端子Ｔ２の入力容量と同程
度にすることができる。また、ＳＶＩＨ回路の配置位置
の制限が無くなる。したがって、高速動作が可能で、か
つ、レイアウトの最適化を図ることができる半導体装置
を実現できる。
る端子Ｔ１の入力容量を他の端子Ｔ２の入力容量と同程
度にすることができる。また、ＳＶＩＨ回路の配置位置
の制限が無くなる。したがって、高速動作が可能で、か
つ、レイアウトの最適化を図ることができる半導体装置
を実現できる。
【００５９】［実施の形態２］図６は、実施の形態２に
係る半導体装置のスーパーＶＩＨレベルを検出する構成
を説明するための概略図である。
係る半導体装置のスーパーＶＩＨレベルを検出する構成
を説明するための概略図である。
【００６０】図６を参照して、例えばＤＲＡＭには、外
部電源電位ＥＸＴＶＤＤを受けて昇圧電位ＶＰＰを発生
するＶＰＰ発生回路７２が含まれている。昇圧電位ＶＰ
Ｐは、たとえば、図１のメモリアレイ１２ａ〜１２ｄの
各々に含まれる行列状に配置される複数のメモリセルの
行選択を行うためのワード線の駆動電位として用いられ
る。昇圧電位ＶＰＰは、ＶＰＰ発生回路７２からワード
線駆動回路に与えられる。
部電源電位ＥＸＴＶＤＤを受けて昇圧電位ＶＰＰを発生
するＶＰＰ発生回路７２が含まれている。昇圧電位ＶＰ
Ｐは、たとえば、図１のメモリアレイ１２ａ〜１２ｄの
各々に含まれる行列状に配置される複数のメモリセルの
行選択を行うためのワード線の駆動電位として用いられ
る。昇圧電位ＶＰＰは、ＶＰＰ発生回路７２からワード
線駆動回路に与えられる。
【００６１】実施の形態２に係る半導体装置は、図２に
示したコントロール回路８ａに代えてコントロール回路
８ｂを含む。コントロール回路８ｂは、ＰチャネルＭＯ
ＳトランジスタＴＲ１のゲートが昇圧電位ＶＰＰを受け
る点がコントロール回路８ａと異なる。他の部分のコン
トロール回路８ｂの構成は、図２で説明したコントロー
ル回路８ａと同様であり説明は繰り返さない。
示したコントロール回路８ａに代えてコントロール回路
８ｂを含む。コントロール回路８ｂは、ＰチャネルＭＯ
ＳトランジスタＴＲ１のゲートが昇圧電位ＶＰＰを受け
る点がコントロール回路８ａと異なる。他の部分のコン
トロール回路８ｂの構成は、図２で説明したコントロー
ル回路８ａと同様であり説明は繰り返さない。
【００６２】図７は、図６のＰチャネルＭＯＳトランジ
スタＴＲ１を説明するための断面図である。
スタＴＲ１を説明するための断面図である。
【００６３】図７を参照して、実施の形態２では、Ｐチ
ャネルＭＯＳトランジスタＴＲ１のゲートは、内部で発
生された昇圧電位ＶＰＰに結合される。他の部分につい
ては、図４と同様であるので説明は繰り返さない。
ャネルＭＯＳトランジスタＴＲ１のゲートは、内部で発
生された昇圧電位ＶＰＰに結合される。他の部分につい
ては、図４と同様であるので説明は繰り返さない。
【００６４】ＰチャネルＭＯＳトランジスタＴＲ１は、
端子Ｔ１の電位がＶＰＰ＋｜Ｖｔｈｐ｜を超えるまでは
電流が流れない。端子Ｔ１の電位がさらに上昇しＶＰＰ
＋｜Ｖｔｈｐ｜を超えると、ＰチャネルＭＯＳトランジ
スタＴＲ１に電流が流れる。
端子Ｔ１の電位がＶＰＰ＋｜Ｖｔｈｐ｜を超えるまでは
電流が流れない。端子Ｔ１の電位がさらに上昇しＶＰＰ
＋｜Ｖｔｈｐ｜を超えると、ＰチャネルＭＯＳトランジ
スタＴＲ１に電流が流れる。
【００６５】すなわち、端子Ｔ１の電位がＶＰＰ＋｜Ｖ
ｔｈｐ｜を超えるまでは、不純物領域５６から不純物領
域５８に向けては電流が流れない。このため、不純物領
域５８に接続されている配線Ｗ２の寄生容量Ｃ２は端子
Ｔ１の入力容量として関与しない。
ｔｈｐ｜を超えるまでは、不純物領域５６から不純物領
域５８に向けては電流が流れない。このため、不純物領
域５８に接続されている配線Ｗ２の寄生容量Ｃ２は端子
Ｔ１の入力容量として関与しない。
【００６６】以上説明したように、実施の形態２の場合
でも実施の形態１と同様に、テストモード検出のために
用いる端子Ｔ１の入力容量を他の端子の入力容量と同程
度にすることができる。また、ＳＶＩＨ回路の配置位置
の制限が無くなる。したがって、高速動作が可能で、か
つ、レイアウトの最適化を図ることができる半導体装置
を実現できる。
でも実施の形態１と同様に、テストモード検出のために
用いる端子Ｔ１の入力容量を他の端子の入力容量と同程
度にすることができる。また、ＳＶＩＨ回路の配置位置
の制限が無くなる。したがって、高速動作が可能で、か
つ、レイアウトの最適化を図ることができる半導体装置
を実現できる。
【００６７】［実施の形態３］図８は、実施の形態３に
係る半導体装置のスーパーＶＩＨレベルを検出する構成
を説明するための概略図である。
係る半導体装置のスーパーＶＩＨレベルを検出する構成
を説明するための概略図である。
【００６８】図８を参照して、実施の形態３に係る半導
体装置は、図６に示したコントロール回路８ｂに代えて
コントロール回路８ｃを含む。コントロール回路８ｃ
は、ＰチャネルＭＯＳトランジスタＴＲ１のゲートが電
源電位ＥＸＴＶＤＤを受け、かつ、バックゲートが昇圧
電位ＶＰＰに結合される点がコントロール回路８ｂと異
なる。他の部分のコントロール回路８ｃの構成は、図６
で説明したコントロール回路８ｂと同様であり説明は繰
り返さない。
体装置は、図６に示したコントロール回路８ｂに代えて
コントロール回路８ｃを含む。コントロール回路８ｃ
は、ＰチャネルＭＯＳトランジスタＴＲ１のゲートが電
源電位ＥＸＴＶＤＤを受け、かつ、バックゲートが昇圧
電位ＶＰＰに結合される点がコントロール回路８ｂと異
なる。他の部分のコントロール回路８ｃの構成は、図６
で説明したコントロール回路８ｂと同様であり説明は繰
り返さない。
【００６９】図９は、図８のＰチャネルＭＯＳトランジ
スタＴＲ１を説明するための断面図である。
スタＴＲ１を説明するための断面図である。
【００７０】図９を参照して、実施の形態３では、Ｐチ
ャネルＭＯＳトランジスタＴＲ１のゲートは、電源電位
ＥＸＴＶＤＤに結合される。また、ウエル５４は、内部
で発生された昇圧電位ＶＰＰに結合される。他の部分に
ついては、図７と同様であるので説明は繰り返さない。
ャネルＭＯＳトランジスタＴＲ１のゲートは、電源電位
ＥＸＴＶＤＤに結合される。また、ウエル５４は、内部
で発生された昇圧電位ＶＰＰに結合される。他の部分に
ついては、図７と同様であるので説明は繰り返さない。
【００７１】ＰチャネルＭＯＳトランジスタＴＲ１は、
端子Ｔ１の電位がＥＸＴＶＤＤ＋｜Ｖｔｈｐ｜を超える
までは電流が流れない。端子Ｔ１の電位がさらに上昇し
ＥＸＴＶＤＤ＋｜Ｖｔｈｐ｜を超えると、ＰチャネルＭ
ＯＳトランジスタＴＲ１に電流が流れる。
端子Ｔ１の電位がＥＸＴＶＤＤ＋｜Ｖｔｈｐ｜を超える
までは電流が流れない。端子Ｔ１の電位がさらに上昇し
ＥＸＴＶＤＤ＋｜Ｖｔｈｐ｜を超えると、ＰチャネルＭ
ＯＳトランジスタＴＲ１に電流が流れる。
【００７２】すなわち、端子Ｔ１の電位がＥＸＴＶＤＤ
＋｜Ｖｔｈｐ｜を超えるまでは、不純物領域５６から不
純物領域５８に向けては電流が流れない。このため、不
純物領域５８に接続されている配線Ｗ２の寄生容量Ｃ２
は端子Ｔ１の入力容量として関与しない。
＋｜Ｖｔｈｐ｜を超えるまでは、不純物領域５６から不
純物領域５８に向けては電流が流れない。このため、不
純物領域５８に接続されている配線Ｗ２の寄生容量Ｃ２
は端子Ｔ１の入力容量として関与しない。
【００７３】また、このとき端子Ｔ１の電位が昇圧電位
ＶＰＰ以下であれば、ｐ型不純物領域５６とｎウエル５
４との間には逆バイアスが加えられているので、ｎウエ
ル５４とＰ基板５２の間の寄生容量Ｃ４は端子Ｔ１から
分離することができる。したがって、実施の形態１、実
施の形態２では端子入力容量に付加されていた寄生容量
Ｃ４の分をさらに端子入力容量から除外することができ
る。
ＶＰＰ以下であれば、ｐ型不純物領域５６とｎウエル５
４との間には逆バイアスが加えられているので、ｎウエ
ル５４とＰ基板５２の間の寄生容量Ｃ４は端子Ｔ１から
分離することができる。したがって、実施の形態１、実
施の形態２では端子入力容量に付加されていた寄生容量
Ｃ４の分をさらに端子入力容量から除外することができ
る。
【００７４】なお、昇圧電位ＶＰＰを超える電位を端子
Ｔ１に与えると不純物領域５６からｎウエル５４に順方
向電流が流れてしまう。したがって、テストモードへの
設定電位であるスーパーＶＩＨレベルは、昇圧電位ＶＰ
Ｐを超えないように設定する必要がある。
Ｔ１に与えると不純物領域５６からｎウエル５４に順方
向電流が流れてしまう。したがって、テストモードへの
設定電位であるスーパーＶＩＨレベルは、昇圧電位ＶＰ
Ｐを超えないように設定する必要がある。
【００７５】実施の形態３においても、高速動作が可能
で、かつ、レイアウトの最適化を図ることができる半導
体装置を実現できる。
で、かつ、レイアウトの最適化を図ることができる半導
体装置を実現できる。
【００７６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７７】
【発明の効果】請求項１，２に記載の半導体装置は、テ
ストモード検出回路が接続される端子の入力容量を他の
端子の入力容量と同程度にすることができる。また、テ
ストモード検出回路の配置位置の制限が無くなる。した
がって、高速動作が可能で、かつ、レイアウトの最適化
を図ることができる。
ストモード検出回路が接続される端子の入力容量を他の
端子の入力容量と同程度にすることができる。また、テ
ストモード検出回路の配置位置の制限が無くなる。した
がって、高速動作が可能で、かつ、レイアウトの最適化
を図ることができる。
【００７８】請求項３，４に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、スイッ
チ回路をＰチャネルＭＯＳトランジスタで実現すること
ができる。
項１に記載の半導体装置の奏する効果に加えて、スイッ
チ回路をＰチャネルＭＯＳトランジスタで実現すること
ができる。
【００７９】請求項５に記載の半導体装置は、請求項３
に記載の半導体装置の奏する効果に加えて、Ｐチャネル
ＭＯＳトランジスタが形成されるウエル領域の寄生容量
を端子から分離することができ、いっそう端子の付加容
量を小さくすることができる。
に記載の半導体装置の奏する効果に加えて、Ｐチャネル
ＭＯＳトランジスタが形成されるウエル領域の寄生容量
を端子から分離することができ、いっそう端子の付加容
量を小さくすることができる。
【００８０】請求項６，７に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、スイッ
チ回路をＰチャネルＭＯＳトランジスタで実現すること
ができる。
項１に記載の半導体装置の奏する効果に加えて、スイッ
チ回路をＰチャネルＭＯＳトランジスタで実現すること
ができる。
【００８１】請求項８，９に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、メモリ
を内蔵する場合に入力端子をテストモード端子と兼用す
ることができる。
項１に記載の半導体装置の奏する効果に加えて、メモリ
を内蔵する場合に入力端子をテストモード端子と兼用す
ることができる。
【図１】 本発明の半導体装置１の構成を示す概略ブロ
ック図である。
ック図である。
【図２】 図１に示した半導体装置１において、スーパ
ーＶＩＨレベルを検出する構成を説明するための概略図
である。
ーＶＩＨレベルを検出する構成を説明するための概略図
である。
【図３】 図２におけるＳＶＩＨ検出回路２２の構成を
示す回路図である。
示す回路図である。
【図４】 図２のＰチャネルＭＯＳトランジスタＴＲ１
を説明するための断面図である。
を説明するための断面図である。
【図５】 ＰチャネルＭＯＳトランジスタＴＲ１の電気
的特性を説明するための図である。
的特性を説明するための図である。
【図６】 実施の形態２に係る半導体装置のスーパーＶ
ＩＨレベルを検出する構成を説明するための概略図であ
る。
ＩＨレベルを検出する構成を説明するための概略図であ
る。
【図７】 図６のＰチャネルＭＯＳトランジスタＴＲ１
を説明するための断面図である。
を説明するための断面図である。
【図８】 実施の形態３に係る半導体装置のスーパーＶ
ＩＨレベルを検出する構成を説明するための概略図であ
る。
ＩＨレベルを検出する構成を説明するための概略図であ
る。
【図９】 図８のＰチャネルＭＯＳトランジスタＴＲ１
を説明するための断面図である。
を説明するための断面図である。
【図１０】 従来のＤＤＲ ＳＤＲＡＭのスーパーＶＩ
Ｈレベルを検出する構成を説明するための概略図であ
る。
Ｈレベルを検出する構成を説明するための概略図であ
る。
１ 半導体装置、２ クロック信号バッファ、４，４
ａ，４ｂ アドレスバッファ、６ コントロール信号バ
ッファ、８，８ａ，８ｂ，８ｃ コントロール回路、１
０ モードレジスタ、１２ａ〜１２ｄ メモリアレイ、
１４ バッファ、１６ ＤＬＬ回路、１８ ＱＳバッフ
ァ、２２ ＳＶＩＨ検出回路、２４ テストモード回
路、５２ Ｐ基板、５４ ｎウエル、５６，５８ ｐ型
不純物領域、６０ 絶縁膜、６２ ゲート、７２ ＶＰ
Ｐ発生回路、Ｃ１〜Ｃ４ 寄生容量、Ｒ１〜Ｒ３ 寄生
抵抗、Ｔ１，Ｔ２ 端子、ＴＲ１ ＰチャネルＭＯＳト
ランジスタ、Ｗ１〜Ｗ３ 配線。
ａ，４ｂ アドレスバッファ、６ コントロール信号バ
ッファ、８，８ａ，８ｂ，８ｃ コントロール回路、１
０ モードレジスタ、１２ａ〜１２ｄ メモリアレイ、
１４ バッファ、１６ ＤＬＬ回路、１８ ＱＳバッフ
ァ、２２ ＳＶＩＨ検出回路、２４ テストモード回
路、５２ Ｐ基板、５４ ｎウエル、５６，５８ ｐ型
不純物領域、６０ 絶縁膜、６２ ゲート、７２ ＶＰ
Ｐ発生回路、Ｃ１〜Ｃ４ 寄生容量、Ｒ１〜Ｒ３ 寄生
抵抗、Ｔ１，Ｔ２ 端子、ＴＲ１ ＰチャネルＭＯＳト
ランジスタ、Ｗ１〜Ｗ３ 配線。
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フロントページの続き
Ｆターム(参考） 2G132 AA08 AK02 AK16 AK22 AL00
AL05
5L106 AA01 DD11 GG02
5M024 AA42 BB05 BB30 BB40 DD33
HH01 JJ03 LL18 MM04 PP01
PP03 PP05 PP09
Claims (9)
- 【請求項１】 動作モードとして、通常モードとテスト
モードとを備える半導体装置であって、 端子と、 前記通常モードにおいて、入力電位範囲内の信号を前記
端子から受ける内部回路と、 前記テストモードに設定するときに、前記端子の電位が
前記入力電位範囲外のテスト設定電位であることを検知
するテストモード検出回路と、 前記端子と前記テストモード検出回路との間に設けら
れ、前記端子の電位が前記入力電位範囲外の所定の電位
に到達すると導通し、前記端子の電位に応じた信号を前
記テストモード検出回路に伝達するスイッチ回路とを備
える、半導体装置。 - 【請求項２】 前記端子と前記内部回路とを接続する第
１の配線と、 前記スイッチ回路と前記テストモード検出回路とを接続
する第２の配線とをさらに備え、 前記スイッチ回路は、前記端子の電位が前記入力電位範
囲内であるときには、前記第１の配線から前記第２の配
線を切り離す、請求項１に記載の半導体装置。 - 【請求項３】 前記スイッチ回路は、 ゲートが電源電位に結合され、前記端子と前記テストモ
ード検出回路の入力ノードとの間に接続されるＰチャネ
ルＭＯＳトランジスタを含み、 前記テスト設定電位は、前記電源電位を超える電位であ
る、請求項１に記載の半導体装置。 - 【請求項４】 前記ＰチャネルＭＯＳトランジスタのバ
ックゲートは、前記端子に結合される、請求項３に記載
の半導体装置。 - 【請求項５】 前記電源電位を受けて昇圧し、昇圧電位
を発生する昇圧電位発生回路をさらに備え、 前記ＰチャネルＭＯＳトランジスタのバックゲートは、
前記昇圧電位に結合され、 前記テスト設定電位は、前記昇圧電位を超えない電位で
ある、請求項３に記載の半導体装置。 - 【請求項６】 電源電位を受けて昇圧し、昇圧電位を発
生する昇圧電位発生回路をさらに備え、 前記第１のスイッチ回路は、 ゲートが前記昇圧電位に結合され、前記端子と前記テス
トモード検出回路の入力ノードとの間に接続されるＰチ
ャネルＭＯＳトランジスタを含み、 前記テスト設定電位は、前記昇圧電位を超える電位であ
る、請求項１に記載の半導体装置。 - 【請求項７】 前記ＰチャネルＭＯＳトランジスタのバ
ックゲートは、前記端子に結合される、請求項６に記載
の半導体装置。 - 【請求項８】 前記内部回路は、 前記端子から入力信号を受ける入力バッファ回路と、 前記入力バッファ回路の出力に応じてデータの授受を行
なうメモリアレイとを含み、 前記スイッチ回路は、前記端子の電位が前記入力電位範
囲内であるときには、前記端子から前記入力バッファ回
路に至る経路から前記テストモード検出回路を切り離
す、請求項１に記載の半導体装置。 - 【請求項９】 前記端子は、前記メモリアレイのアドレ
ス信号を入力する複数の端子のうちの１つである、請求
項８に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364369A JP2003168300A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置 |
| US10/140,196 US6934204B2 (en) | 2001-11-29 | 2002-05-08 | Semiconductor device with reduced terminal input capacitance |
| TW091115799A TW565849B (en) | 2001-11-29 | 2002-07-16 | Semiconductor device |
| KR10-2002-0044800A KR100488325B1 (ko) | 2001-11-29 | 2002-07-30 | 단자의 입력 용량이 감소된 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364369A JP2003168300A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2003168300A5 JP2003168300A5 (ja) | 2005-07-14 |
Family
ID=19174571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001364369A Pending JP2003168300A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置 |
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| JP (1) | JP2003168300A (ja) |
| KR (1) | KR100488325B1 (ja) |
| TW (1) | TW565849B (ja) |
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| KR100931023B1 (ko) * | 2007-11-02 | 2009-12-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US8854779B2 (en) * | 2012-08-22 | 2014-10-07 | SK Hynix Inc. | Integrated circuit |
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|---|---|---|---|---|
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| JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
| JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
| JPH0774318A (ja) | 1993-09-06 | 1995-03-17 | Fujitsu Ltd | 半導体集積回路 |
| JPH0991998A (ja) * | 1995-09-20 | 1997-04-04 | Nittetsu Semiconductor Kk | 半導体記憶装置 |
| JP3839873B2 (ja) | 1996-07-03 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5734661A (en) * | 1996-09-20 | 1998-03-31 | Micron Technology, Inc. | Method and apparatus for providing external access to internal integrated circuit test circuits |
| KR100541797B1 (ko) | 1998-06-05 | 2006-04-06 | 삼성전자주식회사 | 반도체 장치의 테스트 제어회로 |
-
2001
- 2001-11-29 JP JP2001364369A patent/JP2003168300A/ja active Pending
-
2002
- 2002-05-08 US US10/140,196 patent/US6934204B2/en not_active Expired - Fee Related
- 2002-07-16 TW TW091115799A patent/TW565849B/zh not_active IP Right Cessation
- 2002-07-30 KR KR10-2002-0044800A patent/KR100488325B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20030044769A (ko) | 2003-06-09 |
| TW565849B (en) | 2003-12-11 |
| US20030101374A1 (en) | 2003-05-29 |
| KR100488325B1 (ko) | 2005-05-11 |
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