KR100488325B1 - 단자의 입력 용량이 감소된 반도체 장치 - Google Patents

단자의 입력 용량이 감소된 반도체 장치 Download PDF

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츠키카와야스히코
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명에 있어서, 테스트 설정과 정상 동작 시의 신호 입력에 겸용하여 이용되는 단자 T1에 인가되는 전위가 전원 전위 EXTVDD 이하인 경우에 비도통 상태로 되는 P채널 MOS 트랜지스터 TR1을, 테스트 모드의 검출을 행하는 SVIH 검출 회로(22)와 단자 T1 사이에 마련하고, SVIH 검출 회로(22)는 단자 T1이 소정의 전위보다 높아진 경우에 테스트 모드로 설정되는 것을 검지하며, 통상의 동작 시에 있어서는, 단자 T1과 SVIH 검출 회로(22)는 분리되므로, 단자 T1의 입력 용량을 다른 입력 단자와 같은 정도로 할 수 있어 고속 동작이 가능해지고, 또한, SVIH 검출 회로(22)에 이르는 배선의 기생 용량을 고려하지 않아서 좋다.

Description

단자의 입력 용량이 감소된 반도체 장치{SEMICONDUCTOR DEVICE WITH REDUCED TERMINAL INPUT CAPACITANCE}
본 발명은 동작 모드로서 테스트 모드와 통상 모드를 갖는 반도체 장치에 관한 것으로, 보다 특정적으로는, 통상 모드 시의 입력 레벨보다도 높은 입력 레벨을 테스트 모드에서 사용하는 반도체 장치에 관한 것이다.
다이내믹 랜덤 액세스 메모리(DRAM) 등의 반도체 장치에서는, 테스트 모드로 반도체 장치를 설정하기 위해서 슈퍼 VIH 레벨을 단자에 부가하는 경우가 있다. 슈퍼 VIH 레벨이란, 동작 모드가 통상 모드인 경우에 사용되는 H 레벨 이상의 고 전위 레벨이다. 예컨대, 전원 전압이 3.3V 계의 반도체 장치에서는 슈퍼 VIH 레벨은 5V 정도가 된다. 슈퍼 VIH 레벨을 소정의 입력 단자에 인가하면, 반도체 장치는 테스트 모드로 설정된다.
일부러 슈퍼 VIH 레벨을 단자에 부가하여 테스트 모드로 설정하는 이유는, 단지 커맨드 입력에만 의해 테스트 모드로 설정하는 것으로 해 두면, 사용자가 잘못하여 테스트 모드로 설정해버릴 우려가 있기 때문이다.
슈퍼 VIH 레벨의 검출을 행하면, 사용자가 입력 전위의 조건을 지키는 한, 용이하게 테스트 모드로 들어가는 일은 없어져 통상 모드에서의 동작이 안정된다.
도 10은 종래의 DDR SDRAM의 슈퍼 VIH 레벨을 검출하는 구성을 설명하기 위한 개략도이다.
도 10을 참조하면, 뱅크 어드레스 신호 BA1이 인가되는 단자 T1은 배선 W1에 의해 어드레스 버퍼(4a)에 접속된다. 배선 W1은 기생 저항 R1과 기생 용량 C1을 갖고 있다. 배선 W1은 배선 W2에 의해 제어 회로(508)에 접속된다. 배선 W2는 기생 저항 R2와 기생 용량 C2를 갖고 있다.
제어 회로(508)는 단자 T1에 슈퍼 VIH 레벨이 인가된 것을 검지하는 SVIH 검출 회로(22)와, SVIH 검출 회로(22)의 출력에 따라 활성화되어 내부 어드레스 신호 INTA0∼INTAn의 조합에 따라 테스트 신호 TE0∼TEk를 출력하는 테스트 모드 회로(24)를 포함한다.
단자 T1에 인가되는 전위가 예컨대, 3.3V 이하인 경우에는, SVIH 검출 회로(22)는 입력 전위를 슈퍼 VIH 레벨로는 인식하지 않는다. 따라서, 통상 동작 시에는, 단자 T1에 인가되는 입력 신호는 뱅크 어드레스 신호 BA1로서만 사용된다. 뱅크 어드레스 신호 BA1은 어드레스 버퍼(4a)에 입력된다. 어드레스 버퍼(4a)는 내부 어드레스 신호 INTBA1을 출력한다. 내부 어드레스 신호 INTBA1은 다른 단자의 경유에 의해 인가되는 내부 어드레스 신호 INTBA0과 함께 메모리 뱅크의 지정에 이용된다.
한편, 단자 T1에 인가되는 전위가 예컨대, 5V 이상인 경우에는, SVIH 검출 회로(22)는 입력 전위를 슈퍼 VIH 레벨이라고 인식한다. 이 경우, SVIH 검출 회로(22)는 테스트 모드 회로(24)를 활성화한다. 테스트 모드 회로(24)는 내부 어드레스 신호 INTA0∼INTAn의 조합에 따라 테스트 신호 TE0∼TEk를 출력한다. 테스트 신호 TE0∼TEk에 의해 각종 테스트가 지정되고, 활성화되어 있는 테스트 신호가 인가되어 있는 회로는 소정의 테스트 동작이 가능한 상태로 된다. 소정의 테스트 동작은, 예컨대, 전원계의 테스트가 있다.
반도체 장치의 고속화가 진행되면, 단자에 기생하는 용량의 제한이 엄격해진다. 단자의 기생 용량이 크면, 입력 신호의 전달이 지연된다. 또한, 단자를 구동하기 위해서, 신호를 출력하는 쪽의 장치에 높은 구동 능력이 필요해져 노이즈의 증대나 소비 전력의 증대를 초래한다.
예컨대, DDR SDRAM에서는, 어드레스 입력 단자의 입력 용량은 2pF∼3pF 정도인 것이 요구된다. 단자의 기생 용량은 단자에 접속되어 있는 배선의 기생 용량, 트랜지스터의 게이트, 드레인, 소스의 용량 등에 기인한다. 도 10에서 도시한 바와 같이, 뱅크 어드레스 BA1을 입력하는 단자 T1에는, 기생 용량 C1, C2가 부가되어 있다. 고속 동작을 하기 위해 기생 용량 C2는 가능한 작게 해야 한다. 기생 용량 C2가 커지지 않도록 접속하기 위한 배선을 예컨대, 2mm 이하로 해야 했다. 따라서, SVIH 검출 회로(22)를 입력 패드 가까이에 배치해야 한다는 제한이 있었다.
또한, 단자 T1에 비해 다른 입력 단자, 예컨대, 뱅크 어드레스 BA0을 입력하는 단자에는 배선 W2에 상당하는 배선이 접속되어 있지 않으므로 기생 용량은 C1로 된다. 따라서, 단자에 의해 기생 용량에 차이가 발생하여, 내부 회로로의 신호 입력의 타이밍에 차이가 발생한다는 문제점이 있었다. 또한, 출력 단자를 디스에이블 상태로 설정하여 슈퍼 VIH 레벨을 인식시키는 경우도 고려되지만, 출력 단자에도 여분인 부가 용량이 붙으면 출력 신호에 지연이 발생할 가능성이 있다.
본 발명의 목적은, 단자의 기생 용량을 적게 유지하면서 테스트 모드 설정을 위한 단자를 통상 동작 시에 사용하는 단자와 겸용할 수 있는 반도체 장치를 제공하는 것이다.
본 발명은 요약하면, 동작 모드로서 통상 모드와 테스트 모드를 구비하는 반도체 장치로서, 단자와, 내부 회로와, 테스트 모드 검출 회로와, 스위치 회로를 구비한다.
내부 회로는 통상 모드에 있어서, 입력 전위 범위 내의 신호를 단자로부터 받는다. 테스트 모드 검출 회로는 테스트 모드로 설정할 때에 단자의 전위가 입력 전위 범위밖의 테스트 설정 전위인 것을 검지한다. 스위치 회로는 단자와 테스트 모드 검출 회로 사이에 마련되고, 단자의 전위가 입력 전위 범위밖의 소정의 전위에 도달하면 도통시켜 단자의 전위에 따른 신호를 테스트 모드 검출 회로에 전달한다.
따라서, 본 발명의 주된 이점은 테스트 모드 검출 회로가 접속되는 단자의 입력 용량을 다른 단자의 입력 용량과 같은 정도로 할 수 있어, 고속 동작이 가능해지는 것이다. 또한, 테스트 모드 검출 회로의 배치 위치의 제한이 없어지므로 레이아웃의 최적화를 도모할 수 있다는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하에서, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.
(실시예 1)
도 1은 본 발명의 반도체 장치(1)의 구성을 나타내는 개략 블록도이다. 구체적으로는, 실시예 중에 예시되는 반도체 장치(1)는, 더블 데이터 레이트의 동기형 반도체 기억 장치(DDR SDRAM)이다. 그러나, 반도체 기억 장치에 한정되지 않고, 본 발명은, 테스트 모드로 설정해야 하고, 또한, 입력 단자 용량을 작게 억제필요가 있는 반도체 장치이면 적용할 수 있다.
도 1을 참조하면, 반도체 장치(1)는 외부 어드레스 신호 A0∼A12와 뱅크 어드레스 신호 BA0, BA1을 받아 내부 어드레스 신호 INTA0∼INTA12, INTBA0, INTBA1을 발생하는 어드레스 버퍼(4)와, 외부 클럭 신호 CLK, /CLK 및 클럭 인에이블 신호 CKE를 받아 내부 클럭 신호 ICLK를 발생하는 클럭 신호 버퍼(2)와, 내부 클럭 신호 ICLK에 근거하여 칩 선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE 및 입력 마스크 신호 DM을 내부에 취입하는 제어 신호 버퍼(6)를 포함한다.
반도체 장치(1)는 제어 신호 버퍼(6)의 출력과 내부 클럭 신호 ICLK, 내부 어드레스 신호 INTA0∼INTA12, INTBA0, INTBA1을 받아 칩 전체를 제어하는 제어 회로(8)와, 제어 신호 버퍼의 출력에 따른 SDRAM의 동작 모드를 제어 회로(8)의 지시에 의해 유지하는 모드 레지스트(10)를 더 포함한다.
제어 회로(8)는, 도시하지 않지만, 후에 설명하는 테스트 모드의 검출을 행하는 SVIH 검출 회로와 테스트 모드가 검출되면 각 블록에 테스트 신호를 출력하는 테스트 모드 회로를 포함한다.
반도체 장치(1)는 외부의 데이터 버스와 데이터 신호의 수수를 실행하는 DQ 버퍼(14)와, 외부로부터 입력된 데이터를 유지하는 행렬 형상으로 배치되는 복수의 메모리 셀을 각각 갖고 있는 메모리 어레이(12a∼12d)를 더 포함한다. 메모리 어레이(12a∼12d)는 각각이 독립하여 동작 가능한 4개의 뱅크 #0∼#3이다.
반도체 장치(1)는 클럭 신호 버퍼(2)로부터 내부 클럭 신호 ICLK를 클럭 신호 BUFFCLK로서 받아, DQ 버퍼(14)에 대하여 클럭 신호 CLKP를 출력하는 DLL 회로(16)와, DQ 버퍼(14)의 제어 타이밍에 따라 스트로브 신호 DQS를 출력하는 QS 버퍼(18)를 더 포함한다.
도 2는 도 1에 나타낸 반도체 장치(1)에 있어서, 슈퍼 VIH 레벨을 검출하는 구성을 설명하기 위한 개략도이다.
도 2를 참조하면, 뱅크 어드레스 신호 BA1이 인가되는 단자 T1은 배선 W1에 의해 어드레스 버퍼(4a)에 접속된다. 배선 W1은 기생 저항 R1과 기생 용량 C1을 갖고 있다. 기생 저항 R1 및 기생 용량 C1은 실제로 의도적으로 배치되는 소자가 아니므로, 통상의 회로 도면에는 기재되지 않는다. 그러나, 도 2에서는 이해의 용이화를 위해 등가 회로로 하고, 기생 저항 R1 및 기생 용량 C1의 기호를 기재하고 있다.
뱅크 어드레스 신호 BA0이 인가되는 단자 T2는 배선 W3에 의해 어드레스 버퍼(4b)에 접속된다. 배선 W3은 기생 저항 R3과 기생 용량 C3을 갖고 있다. 기생 저항 R3 및 기생 용량 C3은 실제로 의도적으로 배치되는 소자가 아니므로, 통상의 회로 도면에는 기재되지 않는다. 그러나, 도 2에서는 이해의 용이화를 위해 등가 회로로 하고, 기생 저항 R3 및 기생 용량 C3의 기호를 기재하고 있다.
또, 어드레스 버퍼(4a, 4b)는 도 1의 어드레스 버퍼(4)에 포함되는 회로이다. 또한, 제어 회로(8a)는 도 1에서의 제어 회로(8)의 일부분에 포함되는 회로이다.
제어 회로(8a)는, 배선 W1과 배선 W2 사이에 접속되어 게이트에 전원 전위 EXTVDD를 받는 P채널 MOS 트랜지스터 TR1과, 단자 T1에 슈퍼 VIH 레벨이 인가되었을 때에 신호 SVIH를 검지하는 SVIH 검출 회로(22)와, SVIH 검출 회로(22)의 출력 신호 BA1S에 따라 활성화되어, 내부 어드레스 신호 INTA0∼INTAn의 조합에 따라 테스트 신호 TE0∼TEk를 출력하는 테스트 모드 회로(24)를 포함한다.
배선 W2에 의해 P채널 MOS 트랜지스터 TR1과 SVIH 검출 회로(22)가 접속되어 있다. 배선 W2는 기생 저항 R2와 기생 용량 C2를 갖고 있다. 기생 저항 R2 및 기생 용량 C2는 실제로 의도적으로 배치되는 소자가 아니므로 통상의 회로 도면에는 기재되지 않는다. 그러나, 도 2에서는 이해의 용이화를 위해 등가 회로로 하고, 기생 저항 R2 및 기생 용량 C2의 기호를 기재하고 있다.
도 3은 도 2에서의 SVIH 검출 회로(22)의 구성을 나타내는 회로도이다.
도 3을 참조하면, SVIH 검출 회로(22)는 신호 SVIH를 받는 노드 N4와 노드 N5 사이에 접속되는 P채널 MOS 트랜지스터(32)와, 노드 N5와 노드 N6 사이에 접속되는 P채널 MOS 트랜지스터(34)와, 노드 N6과 노드 N7 사이에 접속되는 P채널 MOS 트랜지스터(36)와, 노드 N7과 접지 노드 사이에 접속되는 P채널 MOS 트랜지스터(38)를 포함한다.
트랜지스터(32)는 게이트가 노드 N5에 접속되고, 백게이트가 노드 N4에 접속된다. 트랜지스터(34)는 게이트가 노드 N6에 접속되고, 백게이트가 노드 N5에 접속된다. 트랜지스터(36)는 게이트가 노드 N7에 접속되고, 백게이트가 노드 N6에 접속된다. 트랜지스터(38)는 게이트가 접지 노드에 접속되고, 백게이트가 노드 N7에 접속된다.
노드 N7로부터는, 신호 SVIH의 신호 레벨의 대략 4분의 1정도의 신호 레벨을 갖는 신호 SIG가 출력된다.
SVIH 검출 회로(22)는 전원 전위 EXTVDD를 받으면 노드 N8과의 사이에 접속되는 P채널 MOS 트랜지스터(40)와, 노드 N8과 접지 노드 사이에 접속되는 P채널 MOS 트랜지스터(42)를 더 포함한다.
트랜지스터(40)는 게이트가 노드 N8에 접속되고, 백게이트가 전원 전위 EXTVDD에 접속된다. 트랜지스터(42)는 게이트가 접지 노드에 접속되고, 백게이트가 노드 N8에 접속된다.
노드 N8로부터는, 전원 전위 EXTVDD의 대략 2분의 1 정도의 신호 레벨을 갖는 신호 REF가 출력된다.
SVIH 검출 회로(22)는 접지 노드와 노드 N1 사이에 접속되어 게이트가 전원 전위 EXTVDD에 결합되는 N채널 MOS 트랜지스터(44)와, 노드 N1과 노드 N2 사이에 접속되어 게이트에 신호 SIG를 받는 N채널 MOS 트랜지스터(46)와, 노드 N1과 노드 N3 사이에 접속되어 게이트에 신호 REF를 받는 N채널 MOS 트랜지스터(48)를 더 포함한다.
SVIH 검출 회로(22)는 노드 N2와 전원 전위 EXTVDD를 받는 전원 노드 사이에 접속되고 게이트가 노드 N2에 접속되는 P채널 MOS 트랜지스터(50)와, 노드 N3과 전원 전위 EXTVDD를 받는 전원 노드 사이에 접속되고 게이트가 노드 N2에 접속되는 P채널 MOS 트랜지스터(52)와, 노드 N3에 입력이 접속되는 인버터(54)와, 인버터(54)의 출력을 받아 반전하여 신호 BA1S를 출력하는 인버터(56)를 더 포함한다. 인버터(54, 56)는 동작 전원 전위로서 전원 전위 EXTVDD를 받는다.
트랜지스터(44∼52)는 비교 회로를 형성하여 신호 REF와 신호 SIG를 비교한다. 신호 REF의 레벨은 전원 전위 EXTVDD의 대략 2분의 1이며, 신호 SIG의 레벨은 신호 SVIH의 대략 4분의 1이기 때문에, 신호 SVIH가 전원 전위 EXVDD의 대략 2배를 넘었을 때에 비교 회로의 출력이 반전한다.
도 4는 도 2의 P채널 MOS 트랜지스터 TR1을 설명하기 위한 단면도이다.
도 4를 참조하면, P채널 MOS 트랜지스터 TR1은 반도체 장치의 P형 기판의 주 표면에 마련된 n 웰(54) 내에 형성된다. P채널 MOS 트랜지스터 TR1은 p형 불순물 영역(56, 58)과, p형 불순물 영역(56, 58)에 사이에 위치한 영역의 상부에 형성되는 절연막(60)과, 절연막(60)의 상부에 형성되는 도전성 게이트(62)를 포함한다.
게이트(62)는 전원 전위 EXTVDD에 결합된다. n 웰(54) 및 p형 불순물 영역(56)은 기생 저항 R1을 거쳐서 뱅크 어드레스 신호 BA1을 받는 단자 T1에 접속된다. p형 불순물 영역(58)은 기생 저항 R2를 거쳐서 도 2의 SVIH 검출 회로(22)에 접속된다.
도 5는 P채널 MOS 트랜지스터 TR1의 전기적 특성을 설명하기 위한 도면이다.
도 4, 도 5를 참조하면, P채널 MOS 트랜지스터 TR1은 단자 T1의 전위가 EXTVDD+｜Vthp｜를 초과할 때까지는 전류가 흐르지 않는다. 단자 T1의 전위가 더 상승하여 EXTVDD+｜Vthp｜를 초과하면, P채널 MOS 트랜지스터 TR1에 전류가 흐른다. 여기서, EXTVDD는 외부로부터 인가되는 전원 전위이며, 예컨대, 3.3V이다. 또한, Vthp는 P채널 MOS 트랜지스터의 임계값 전압이며, 통상은 음의 값을 갖는다.
즉, 단자 T1의 전위가 EXTVDD+｜Vthp｜를 초과할 때까지는, 불순물 영역(56)으로부터 불순물 영역(58)을 향해서는 전류가 흐르지 않는다. 이 때문에, 불순물 영역(58)에 접속되어 있는 배선 W2의 기생 용량 C2는 단자 T1의 입력 용량으로서 관여하지 않는다.
다시, 도 2를 참조하여 실시예 1의 발명의 동작을 설명한다.
단자 T1에 인가되는 전위가 EXTVDD(예컨대, 3.3V)보다 높은 입력 전위(예컨대, 5V 이상)인 경우에는, P채널 MOS 트랜지스터 TR1을 거쳐서 SVIH 검출 회로에 이 입력 전위가 인가된다. SVIH 검출 회로(22)는 입력 전위를 슈퍼 VIH 레벨이라고 인식한다. 따라서, SVIH 검출 회로(22)는 테스트 모드 회로(24)를 활성화한다.
테스트 모드 회로(24)는 내부 어드레스 신호 INTA0∼INTAn의 조합에 따라 테스트 신호 TE0∼TEk를 출력한다. 테스트 신호 TE0∼TEk에 의해 각종 테스트가 지정되고, 활성화되어 있는 테스트 신호가 인가되어 있는 회로는 소정의 테스트 동작이 가능한 상태로 된다. 소정의 테스트 동작은, 예컨대, 전원계의 테스트가 있다.
한편, 단자 T1에 인가되는 전위가 전원 전위 EXTVDD(예컨대, 3.3V) 이하인 경우에는, 도 5에 도시한 바와 같이, P채널 MOS 트랜지스터 TR1은 비도통 상태로 된다. 그렇게 하면, 배선 W2는 배선 W1로부터 분리된 상태로 된다.
이 때, SVIH 검출 회로(22)는 입력 전위를 슈퍼 VIH 레벨로는 인식하지 않는다. 따라서, 통상 동작 시에는, 단자 T1에 인가되는 입력 신호는 뱅크 어드레스 신호 BA1로만 사용된다.
뱅크 어드레스 신호 BA1은 어드레스 버퍼(4a)에 입력된다. 어드레스 버퍼(4a)는 내부 어드레스 신호 INTBA1을 출력한다. 내부 어드레스 신호 INTBA1은 다른 단자 T2의 경유에 의해 인가되는 내부 어드레스 신호 INTBA0과 함께 메모리 뱅크의 지정에 이용된다.
통상 동작 시에는, 배선 W2는 P채널 MOS 트랜지스터 TR1에 의해 배선 W1로부터 분리된다. 따라서, 통상 동작 시의 입력 단자 T1의 입력 용량은 대략 배선 W1의 기생 용량 C1 및 어드레스 버퍼(4a)의 입력 용량의 합계로 되고, 배선 W2의 기생 용량 C2의 영향을 받지 않는다. 입력 용량의 측정은, 예컨대, 1.25V의 바이어스를 단자에 부가하여 측정한다. 이 측정 결과로부터도 배선 W2의 기생 용량 C2를 제외할 수 있다.
또한, 배선 W2가 길어져 기생 용량 C2가 커져도 단자 T1의 입력 용량에는 관여하지 않으므로, SVIH 검출 회로(22)를 반드시 단자 T1의 가까이 배치할 필요가 없어진다. 단, P채널 MOS 트랜지스터 TR1을 배치하는 위치는 배선 W1로부터 배선 W2가 분기되는 분기점 가깝게 해 두어, 배선 W2의 기생 용량 C2의 대부분은 분리할 수 있게 해야 한다.
이상으로부터, 테스트 모드 검출을 위해 이용하는 단자 T1의 입력 용량을 다른 단자 T2의 입력 용량과 같은 정도로 할 수 있다. 또한, SVIH 회로의 배치 위치의 제한이 없어진다. 따라서, 고속 동작이 가능하고, 또한, 레이아웃의 최적화를 도모할 수 있는 반도체 장치를 실현할 수 있다.
(실시예 2)
도 6은 실시예 2에 따른 반도체 장치의 슈퍼 VIH 레벨을 검출하는 구성을 설명하기 위한 개략도이다.
도 6을 참조하면, 예컨대, DRAM에는, 외부 전원 전위 EXTVDD를 받아 승압 전위 VPP를 발생하는 VPP 발생 회로(72)가 포함되어 있다. 승압 전위 VPP는, 예컨대, 도 1의 메모리 어레이(12a∼12d)의 각각에 포함되는 행렬 형상으로 배치되는 복수의 메모리 셀의 행 선택을 하기 위한 워드선의 구동 전위로서 이용된다. 승압 전위 VPP는 VPP 발생 회로(72)로부터 워드선 구동 회로에 인가된다.
실시예 2에 따른 반도체 장치는 도 2에 나타낸 제어 회로(8a) 대신에 제어 회로(8b)를 포함한다. 제어 회로(8b)는 P채널 MOS 트랜지스터 TR1의 게이트가 승압 전위 VPP를 받는 점이 제어 회로(8a)와 다르다. 다른 부분의 제어 회로(8b)의 구성은 도 2에서 설명한 제어 회로(8a)와 마찬가지이며 설명은 반복하지 않는다.
도 7은 도 6의 P채널 MOS 트랜지스터 TR1을 설명하기 위한 단면도이다.
도 7을 참조하면, 실시예 2에서는, P채널 MOS 트랜지스터 TR1의 게이트는 내부에서 발생된 승압 전위 VPP에 결합된다. 다른 부분에 대해서는 도 4와 마찬가지기 때문에 설명은 반복하지 않는다.
P채널 MOS 트랜지스터 TR1은 단자 T1의 전위가 VPP+｜Vthp｜를 초과할 때까지는 전류가 흐르지 않는다. 단자 T1의 전위가 더 상승하여 VPP+｜Vthp｜를 초과하면, P채널 MOS 트랜지스터 TR1에 전류가 흐른다.
즉, 단자 T1의 전위가 VPP+｜Vthp｜를 초과할 때까지는, 불순물 영역(56)으로부터 불순물 영역(58)을 향해서는 전류가 흐르지 않는다. 이 때문에, 불순물 영역(58)에 접속되어 있는 배선 W2의 기생 용량 C2는 단자 T1의 입력 용량으로서 관여하지 않는다.
이상 설명한 바와 같이, 실시예 2의 경우에도 실시예 1과 마찬가지로, 테스트 모드 검출을 위해 이용하는 단자 T1의 입력 용량을 다른 단자의 입력 용량과 같은 정도로 할 수 있다. 또한, SVIH 회로의 배치 위치의 제한이 없어진다. 따라서, 고속 동작이 가능하고, 또한, 레이아웃의 최적화를 도모할 수 있는 반도체 장치를 실현할 수 있다.
(실시예 3)
도 8은 실시예 3에 따른 반도체 장치의 슈퍼 VIH 레벨을 검출하는 구성을 설명하기 위한 개략도이다.
도 8을 참조하면, 실시예 3에 따른 반도체 장치는, 도 6에 나타낸 제어 회로(8b) 대신에 제어 회로(8c)를 포함한다. 제어 회로(8c)는, P채널 MOS 트랜지스터 TR1의 게이트가 전원 전위 EXTVDD를 받고, 또한, 백게이트가 승압 전위 VPP에 결합되는 점이 제어 회로(8b)와 다르다. 다른 부분의 제어 회로(8c)의 구성은 도 6에서 설명한 제어 회로(8b)와 마찬가지이며 설명은 반복하지 않는다.
도 9는 도 8의 P채널 MOS 트랜지스터 TR1을 설명하기 위한 단면도이다.
도 9를 참조하면, 실시예 3에서는, P채널 MOS 트랜지스터 TR1의 게이트는 전원 전위 EXTVDD에 결합된다. 또한, n 웰(54)은 내부에서 발생된 승압 전위 VPP에 결합된다. 다른 부분에 대해서는, 도 7과 마찬가지이므로 설명은 반복하지 않는다.
P채널 MOS 트랜지스터 TR1은, 단자 T1의 전위가 EXTVDD+｜Vthp｜를 초과할 때까지는 전류가 흐르지 않는다. 단자 T1의 전위가 더 상승하여 EXTVDD+｜Vthp｜를 초과하면, P채널 MOS 트랜지스터 TR1에 전류가 흐른다.
즉, 단자 T1의 전위가 EXTVDD+｜Vthp｜를 초과할 때까지는, 불순물 영역(56)으로부터 불순물 영역(58)을 향해서는 전류가 흐르지 않는다. 이 때문에, 불순물 영역(58)에 접속되어 있는 배선 W2의 기생 용량 C2는 단자 T1의 입력 용량으로서 관여하지 않는다.
또한, 이 때 단자 T1의 전위가 승압 전위 VPP 이하이면, p형 불순물 영역(56)과 n 웰(54) 사이에는 역바이어스가 부가되고 있으므로, n 웰(54)과 P 기판(52)의 사이의 기생 용량 C4는 단자 T1로부터 분리할 수 있다. 따라서, 실시예 1, 실시예 2에서는 단자 입력 용량에 부가되어 있던 기생 용량 C4만큼을 더 단자 입력 용량으로부터 제외할 수 있다.
또, 승압 전위 VPP를 초과하는 전위를 단자 T1에 부여하면 불순물 영역(56)으로부터 n 웰(54)에 순 방향 전류가 흘러버린다. 따라서, 테스트 모드로의 설정 전위인 슈퍼 VIH 레벨은 승압 전위 VPP를 넘지 않도록 설정해야 한다.
실시예 3에서도, 고속 동작이 가능하고, 또한, 레이아웃의 최적화를 도모할 수 있는 반도체 장치를 실현할 수 있다.
본 발명에 의한 반도체 장치는 테스트 모드 검출 회로가 접속되는 단자의 입력 용량을 다른 단자의 입력 용량과 같은 정도로 할 수 있다. 또한, 테스트 모드 검출 회로의 배치 위치의 제한이 없어진다. 따라서, 고속 동작이 가능하고, 또한, 레이아웃의 최적화를 도모할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
도 1은 본 발명의 반도체 장치(1)의 구성을 나타내는 개략 블록도,
도 2는 도 1에 나타낸 반도체 장치(1)에 있어서, 슈퍼 VIH 레벨을 검출하는 구성을 설명하기 위한 개략도,
도 3은 도 2에서의 SVIH 검출 회로(22)의 구성을 나타내는 회로도,
도 4는 도 2의 P채널 MOS 트랜지스터 TR1을 설명하기 위한 단면도,
도 5는 P채널 MOS 트랜지스터 TR1의 전기적 특성을 설명하기 위한 도면,
도 6은 실시예 2에 따른 반도체 장치의 슈퍼 VIH 레벨을 검출하는 구성을 설명하기 위한 개략도,
도 7은 도 6의 P채널 MOS 트랜지스터 TR1을 설명하기 위한 단면도,
도 8은 실시예 3에 따른 반도체 장치의 슈퍼 VIH 레벨을 검출하는 구성을 설명하기 위한 개략도,
도 9는 도 8의 P채널 MOS 트랜지스터 TR1을 설명하기 위한 단면도,
도 10은 종래의 DDR SDRAM의 슈퍼 VIH 레벨을 검출하는 구성을 설명하기 위한 개략도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 2 : 클럭 신호 버퍼
4, 4a, 4b : 어드레스 버퍼 6 : 제어 신호 버퍼
8, 8a, 8b, 8c : 제어 회로 10 : 모드 레지스트
12a∼12d : 메모리 어레이 14 : 버퍼
16 : DLL 회로 18 : QS 버퍼
22 : SVIH 검출 회로 24 : 테스트 모드 회로
52 : P 기판 54 : n 웰
56, 58 : p형 불순물 영역 60 : 절연막
62 : 게이트 72 : VPP 발생 회로
C1∼C4 : 기생 용량 R1∼R3 : 기생 저항
T1, T2 : 단자 TR1 : P채널 MOS 트랜지스터
W1∼W3 : 배선

Claims (3)

  1. 동작 모드로서, 통상 모드와 테스트 모드를 구비하는 반도체 장치로서,
    단자와,
    상기 통상 모드에 있어서, 입력 전위 범위 내의 신호를 상기 단자로부터 받는 내부 회로와,
    상기 테스트 모드로 설정할 때에, 상기 단자의 전위가 상기 입력 전위 범위밖의 테스트 설정 전위인 것을 검지하는 테스트 모드 검출 회로와,
    상기 단자와 상기 테스트 모드 검출 회로 사이에 마련되고, 상기 단자의 전위가 상기 입력 전위 범위밖의 소정 전위에 도달하면 도통하여, 상기 단자의 전위에 따른 신호를 상기 테스트 모드 검출 회로에 전달하는 스위치 회로
    를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 단자와 상기 내부 회로를 접속하는 제 1 배선과,
    상기 스위치 회로와 상기 테스트 모드 검출 회로를 접속하는 제 2 배선을 더 구비하고,
    상기 스위치 회로는, 상기 단자의 전위가 상기 입력 전위 범위 내일 때에는, 상기 제 1 배선으로부터 상기 제 2 배선을 분리하는
    반도체 장치.
  3. 제 1 항에 있어서,
    상기 스위치 회로는,
    상기 단자와 상기 테스트 모드 검출 회로의 입력 노드 사이에 접속되고, 게이트가 전원 전위에 결합되는 P채널 MOS 트랜지스터를 포함하고,
    상기 테스트 설정 전위는 상기 전원 전위를 초과하는 전위인
    반도체 장치.
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