JPH0774318A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0774318A JPH0774318A JP5220369A JP22036993A JPH0774318A JP H0774318 A JPH0774318 A JP H0774318A JP 5220369 A JP5220369 A JP 5220369A JP 22036993 A JP22036993 A JP 22036993A JP H0774318 A JPH0774318 A JP H0774318A
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- test
- test mode
- pnp transistor
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- voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Abstract
(57)【要約】
【目的】所定の外部端子に、通常動作モード時に印加さ
れる電圧よりも高電圧の所定の電圧が印加された場合、
これを検出して内部回路を試験モードに設定する試験モ
ード選択回路を内蔵して構成される半導体集積回路に関
し、製造バラツキがある場合においても、試験モードの
選択を安定して行うことができるようにする。 【構成】試験モード選択回路３８のスレッショルド電圧
ＶTH-TEST＝Ｒ40（抵抗４０の抵抗値）／Ｒ41（抵抗４
１の抵抗値）・１／２・Ｖcc（インバータ４２のスレッ
ショルド電圧）＋Ｖcc（ＰＮＰトランジスタ３９のベー
ス電圧）＋０.８（ＰＮＰトランジスタ３９のスレッシ
ョルド電圧）となるようにし、製造バラツキにより、Ｖ
TH-TESTが変動しないようにする。
れる電圧よりも高電圧の所定の電圧が印加された場合、
これを検出して内部回路を試験モードに設定する試験モ
ード選択回路を内蔵して構成される半導体集積回路に関
し、製造バラツキがある場合においても、試験モードの
選択を安定して行うことができるようにする。 【構成】試験モード選択回路３８のスレッショルド電圧
ＶTH-TEST＝Ｒ40（抵抗４０の抵抗値）／Ｒ41（抵抗４
１の抵抗値）・１／２・Ｖcc（インバータ４２のスレッ
ショルド電圧）＋Ｖcc（ＰＮＰトランジスタ３９のベー
ス電圧）＋０.８（ＰＮＰトランジスタ３９のスレッシ
ョルド電圧）となるようにし、製造バラツキにより、Ｖ
TH-TESTが変動しないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、所定の外部端子に、通
常動作モード時に印加される電圧よりも高電圧の所定の
電圧が印加された場合、これを検出して内部回路を試験
モードに設定する試験モード選択回路を内蔵して構成さ
れる半導体集積回路に関する。
常動作モード時に印加される電圧よりも高電圧の所定の
電圧が印加された場合、これを検出して内部回路を試験
モードに設定する試験モード選択回路を内蔵して構成さ
れる半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の試験モード選択回路を内
蔵して構成される半導体集積回路として、たとえば、図
７に、その要部を示すようなＳＲＡＭ（static random
accessmemory）が知られている。
蔵して構成される半導体集積回路として、たとえば、図
７に、その要部を示すようなＳＲＡＭ（static random
accessmemory）が知られている。
【０００３】図中、１はメモリセルを配列してなるメモ
リセルアレイ、２0〜２nは通常動作モード時、Ｌ（低）
レベルを０〜０.８［Ｖ］、Ｈ（高）レベルを２.０〜
５.５［Ｖ］とするＸアドレス信号（ロウアドレス信
号）Ｘ0〜Ｘnが入力されるＸアドレス信号入力端子であ
る。
リセルアレイ、２0〜２nは通常動作モード時、Ｌ（低）
レベルを０〜０.８［Ｖ］、Ｈ（高）レベルを２.０〜
５.５［Ｖ］とするＸアドレス信号（ロウアドレス信
号）Ｘ0〜Ｘnが入力されるＸアドレス信号入力端子であ
る。
【０００４】なお、試験モードが選択される場合には、
これらＸアドレス信号入力端子２0〜２nのうち、特に、
Ｘアドレス信号入力端子２0に、Ｘアドレス信号Ｘ0のＨ
レベルよりも高い電圧ＶHH、たとえば、７［Ｖ］が印加
される。
これらＸアドレス信号入力端子２0〜２nのうち、特に、
Ｘアドレス信号入力端子２0に、Ｘアドレス信号Ｘ0のＨ
レベルよりも高い電圧ＶHH、たとえば、７［Ｖ］が印加
される。
【０００５】また、３はＸアドレス信号Ｘ0〜Ｘnを取り
込むＸアドレスバッファ、４はＸアドレスバッファ３に
取り込まれたＸアドレス信号Ｘ0〜Ｘnをデコードしてワ
ード線の駆動を行うワードドライバである。
込むＸアドレスバッファ、４はＸアドレスバッファ３に
取り込まれたＸアドレス信号Ｘ0〜Ｘnをデコードしてワ
ード線の駆動を行うワードドライバである。
【０００６】また、５0〜５mはＹアドレス信号（コラム
アドレス信号）Ｙ0〜Ｙmが入力されるコラムアドレス信
号入力端子、６はＹアドレス信号Ｙ0〜Ｙmを取り込むＹ
アドレスバッファ、７はＹアドレスバッファ６に取り込
まれたＹアドレス信号Ｙ0〜Ｙmをデコードしてコラムの
選択を行うコラムスイッチ回路である。
アドレス信号）Ｙ0〜Ｙmが入力されるコラムアドレス信
号入力端子、６はＹアドレス信号Ｙ0〜Ｙmを取り込むＹ
アドレスバッファ、７はＹアドレスバッファ６に取り込
まれたＹアドレス信号Ｙ0〜Ｙmをデコードしてコラムの
選択を行うコラムスイッチ回路である。
【０００７】また、８はメモリセルアレイ１から読み出
されたデータの増幅を行うセンスアンプ及びライト時に
使用されるライトドライバ、９は出力データＤOUTをラ
ッチして外部に出力する出力バッファ、１０は出力デー
タＤOUTが出力されるデータ出力端子である。
されたデータの増幅を行うセンスアンプ及びライト時に
使用されるライトドライバ、９は出力データＤOUTをラ
ッチして外部に出力する出力バッファ、１０は出力デー
タＤOUTが出力されるデータ出力端子である。
【０００８】また、１１はライトイネーブル信号／ＷＥ
が入力されるライトイネーブル信号入力端子、１２はラ
イトイネーブル信号／ＷＥを取り込むＷＥバッファ、１
３はチップセレクト信号／ＣＳが入力されるチップセレ
クト信号入力端子、１４はチップセレクト信号／ＣＳを
取り込むＣＳバッファである。
が入力されるライトイネーブル信号入力端子、１２はラ
イトイネーブル信号／ＷＥを取り込むＷＥバッファ、１
３はチップセレクト信号／ＣＳが入力されるチップセレ
クト信号入力端子、１４はチップセレクト信号／ＣＳを
取り込むＣＳバッファである。
【０００９】また、１５は、試験モード選択時、Ｘアド
レス信号入力端子２0に入力される高電圧ＶHH、たとえ
ば、７［Ｖ］の電圧を検出して、ワードドライバ４及び
センスアンプ８を試験モードに設定する試験モード選択
回路である。
レス信号入力端子２0に入力される高電圧ＶHH、たとえ
ば、７［Ｖ］の電圧を検出して、ワードドライバ４及び
センスアンプ８を試験モードに設定する試験モード選択
回路である。
【００１０】なお、ＶTESTは試験モード選択回路１５の
出力であり、ＶTEST＝Ｌレベルとされると、ワードドラ
イバ４は全ワード線を駆動し、コラムスイッチ回路７は
全コラムを選択して試験が実行される。
出力であり、ＶTEST＝Ｌレベルとされると、ワードドラ
イバ４は全ワード線を駆動し、コラムスイッチ回路７は
全コラムを選択して試験が実行される。
【００１１】ここに、試験モード選択回路１５は、図８
に、その回路図を示すように構成されている。図中、１
６〜２１はｎＭＯＳトランジスタ、２２、２３は抵抗、
２４は電源電圧Ｖcc、たとえば、５［Ｖ］を供給するＶ
ＣＣ電源線である。
に、その回路図を示すように構成されている。図中、１
６〜２１はｎＭＯＳトランジスタ、２２、２３は抵抗、
２４は電源電圧Ｖcc、たとえば、５［Ｖ］を供給するＶ
ＣＣ電源線である。
【００１２】なお、ｎＭＯＳトランジスタ１６〜２１
は、それぞれ、そのスレッショルド電圧をＶTH-Nとする
と、ＶTH-N＝１.０［Ｖ］とされている。
は、それぞれ、そのスレッショルド電圧をＶTH-Nとする
と、ＶTH-N＝１.０［Ｖ］とされている。
【００１３】図９は、この試験モード選択回路１５の入
出力特性を示す図であり、Ｘアドレス信号入力端子２0
に入力される電圧をＶIN、ノード２５の電圧をＶ25とす
ると、二点鎖線２６は、ＶTH-Nにバラツキがなく、Ｖ
TH-N＝１.０［Ｖ］とされている場合におけるＶINの変
化に対するノード２５の電圧Ｖ25の変化、実線２７は、
同じく、ＶTH-Nにバラツキがなく、ＶTH-N＝１.０
［Ｖ］とされている場合におけるＶINの変化に対するＶ
TESTの変化を示している。
出力特性を示す図であり、Ｘアドレス信号入力端子２0
に入力される電圧をＶIN、ノード２５の電圧をＶ25とす
ると、二点鎖線２６は、ＶTH-Nにバラツキがなく、Ｖ
TH-N＝１.０［Ｖ］とされている場合におけるＶINの変
化に対するノード２５の電圧Ｖ25の変化、実線２７は、
同じく、ＶTH-Nにバラツキがなく、ＶTH-N＝１.０
［Ｖ］とされている場合におけるＶINの変化に対するＶ
TESTの変化を示している。
【００１４】また、破線２８は、ＶTH-Nに＋０.２
［Ｖ］のバラツキがあり、ＶTH-N＝１.２［Ｖ］とされ
ている場合におけるＶINの変化に対するＶ25の変化、破
線２９は、同じく、ＶTH-Nに＋０.２［Ｖ］のバラツキ
があり、ＶTH-N＝１.２［Ｖ］とされている場合におけ
るＶINの変化に対するＶTESTの変化を示している。
［Ｖ］のバラツキがあり、ＶTH-N＝１.２［Ｖ］とされ
ている場合におけるＶINの変化に対するＶ25の変化、破
線２９は、同じく、ＶTH-Nに＋０.２［Ｖ］のバラツキ
があり、ＶTH-N＝１.２［Ｖ］とされている場合におけ
るＶINの変化に対するＶTESTの変化を示している。
【００１５】また、破線３０は、ＶTH-Nに−０.２
［Ｖ］のバラツキがあり、ＶTH-N＝０.８［Ｖ］とされ
ている場合におけるＶINの変化に対するＶ25の変化、破
線３１は、同じく、ＶTH-Nに−０.２［Ｖ］のバラツキ
があり、ＶTH-N＝０.８［Ｖ］とされている場合におけ
るＶINの変化に対するＶTESTの変化を示している。
［Ｖ］のバラツキがあり、ＶTH-N＝０.８［Ｖ］とされ
ている場合におけるＶINの変化に対するＶ25の変化、破
線３１は、同じく、ＶTH-Nに−０.２［Ｖ］のバラツキ
があり、ＶTH-N＝０.８［Ｖ］とされている場合におけ
るＶINの変化に対するＶTESTの変化を示している。
【００１６】即ち、この試験モード選択回路１５では、
ＶTH-Nにバラツキがなく、ＶTH-N＝１.０［Ｖ］とされ
ている場合、ＶIN＜６×ＶTH-N＝６×１.０＝６.０
［Ｖ］の場合、ｎＭＯＳトランジスタ１６〜２１＝オフ
状態で、Ｖ25＝０［Ｖ］、ＶTEST＝５［Ｖ］となる。
ＶTH-Nにバラツキがなく、ＶTH-N＝１.０［Ｖ］とされ
ている場合、ＶIN＜６×ＶTH-N＝６×１.０＝６.０
［Ｖ］の場合、ｎＭＯＳトランジスタ１６〜２１＝オフ
状態で、Ｖ25＝０［Ｖ］、ＶTEST＝５［Ｖ］となる。
【００１７】これに対して、ＶIN≧６×ＶTH-N＝６×
１.０＝６.０［Ｖ］の場合には、ｎＭＯＳトランジスタ
１６〜２１＝オン状態となり、Ｖ25はＶINの上昇に応じ
て上昇し、また、ＶTESTはｎＭＯＳトランジスタ２１及
び抵抗２３からなるインバータの特性に従って、ＶINが
高い程、低くなる。
１.０＝６.０［Ｖ］の場合には、ｎＭＯＳトランジスタ
１６〜２１＝オン状態となり、Ｖ25はＶINの上昇に応じ
て上昇し、また、ＶTESTはｎＭＯＳトランジスタ２１及
び抵抗２３からなるインバータの特性に従って、ＶINが
高い程、低くなる。
【００１８】ここに、この試験モード選択回路１５のス
レッショルド電圧をＶTH-TESTとすると、ＶTH-TESTは、
ＶTH-N＝１.０［Ｖ］の場合、約６.６［Ｖ］となり、Ｖ
IN＝０〜５.５［Ｖ］の場合、即ち、Ｘアドレス信号入
力端子２0にＸアドレス信号Ｘ0が入力される場合には、
ＶTEST＝Ｈレベルとして、通常動作モードを選択するこ
とになる。
レッショルド電圧をＶTH-TESTとすると、ＶTH-TESTは、
ＶTH-N＝１.０［Ｖ］の場合、約６.６［Ｖ］となり、Ｖ
IN＝０〜５.５［Ｖ］の場合、即ち、Ｘアドレス信号入
力端子２0にＸアドレス信号Ｘ0が入力される場合には、
ＶTEST＝Ｈレベルとして、通常動作モードを選択するこ
とになる。
【００１９】これに対して、ＶIN＝７.０［Ｖ］の場
合、即ち、Ｘアドレス信号入力端子２0に試験モード選
択のための高電圧ＶHHが入力された場合には、ＶTEST＝
Ｌレベルとして、試験モードを選択することになる。
合、即ち、Ｘアドレス信号入力端子２0に試験モード選
択のための高電圧ＶHHが入力された場合には、ＶTEST＝
Ｌレベルとして、試験モードを選択することになる。
【００２０】
【発明が解決しようとする課題】しかし、この試験モー
ド選択回路１５においては、製造バラツキがあると、ｎ
ＭＯＳトランジスタ１６〜２１のスレッショルド電圧Ｖ
TH-Nにバラツキが発生してしまう。
ド選択回路１５においては、製造バラツキがあると、ｎ
ＭＯＳトランジスタ１６〜２１のスレッショルド電圧Ｖ
TH-Nにバラツキが発生してしまう。
【００２１】この場合、このｎＭＯＳトランジスタ１６
〜２１のスレッショルド電圧ＶTH-Nのバラツキにより、
ＶTESTの論理が切り換わるＶINの値、即ち、この試験モ
ード選択回路１５のスレッショルド電圧ＶTH-TESTが大
きく変動してしまい、誤動作を招いてしまう場合がある
という問題点があった。
〜２１のスレッショルド電圧ＶTH-Nのバラツキにより、
ＶTESTの論理が切り換わるＶINの値、即ち、この試験モ
ード選択回路１５のスレッショルド電圧ＶTH-TESTが大
きく変動してしまい、誤動作を招いてしまう場合がある
という問題点があった。
【００２２】たとえば、ＶTH-Nに＋０.２［Ｖ］のバラ
ツキがあると、ＶTH-TESTのバラツキは＋０.２×６＝＋
１.２［Ｖ］となり、ＶTH-TEST＝６.６＋１.２＝７.８
［Ｖ］となってしまう。
ツキがあると、ＶTH-TESTのバラツキは＋０.２×６＝＋
１.２［Ｖ］となり、ＶTH-TEST＝６.６＋１.２＝７.８
［Ｖ］となってしまう。
【００２３】この結果、この場合には、試験モード選択
時、たとえ、ＶIN＝７［Ｖ］としたとしても、ＶTEST＝
Ｌレベルとはならず、試験モードを選択することができ
ないという不都合が生ずる。
時、たとえ、ＶIN＝７［Ｖ］としたとしても、ＶTEST＝
Ｌレベルとはならず、試験モードを選択することができ
ないという不都合が生ずる。
【００２４】この場合、高電圧ＶHH＝８.０［Ｖ］とす
れば、ＶTEST＝Ｌレベルとすることができるが、このよ
うにすると、ロウアドレスバッファ３を構成するトラン
ジスタを破壊してしまうおそれがある。
れば、ＶTEST＝Ｌレベルとすることができるが、このよ
うにすると、ロウアドレスバッファ３を構成するトラン
ジスタを破壊してしまうおそれがある。
【００２５】また、ＶTH-Nに−０.２［Ｖ］のバラツキ
があると、ＶTH-TESTのバラツキは、−０.２×６＝−
１.２［Ｖ］となり、ＶTH-TEST＝６.６−１.２＝５.４
［Ｖ］となってしまう。
があると、ＶTH-TESTのバラツキは、−０.２×６＝−
１.２［Ｖ］となり、ＶTH-TEST＝６.６−１.２＝５.４
［Ｖ］となってしまう。
【００２６】この結果、この場合には、通常動作モード
時、Ｘアドレス信号Ｘ0がＨレベルで、５.５［Ｖ］とな
った場合、ｎＭＯＳトランジスタ１６〜２１＝オン状
態、ＶTEST＝Ｌレベルとなり、試験モードが設定されて
しまう。
時、Ｘアドレス信号Ｘ0がＨレベルで、５.５［Ｖ］とな
った場合、ｎＭＯＳトランジスタ１６〜２１＝オン状
態、ＶTEST＝Ｌレベルとなり、試験モードが設定されて
しまう。
【００２７】ここに、アドレス信号のＨレベルは、規格
上、２.０〜５.５［Ｖ］とされているので、Ｈレベルを
２.０〜５.５［Ｖ］とするＸアドレス信号Ｘ0が入力さ
れることを当然の前提としておく必要がある。
上、２.０〜５.５［Ｖ］とされているので、Ｈレベルを
２.０〜５.５［Ｖ］とするＸアドレス信号Ｘ0が入力さ
れることを当然の前提としておく必要がある。
【００２８】このように、この試験モード選択回路１５
においては、ｎＭＯＳトランジスタ１６〜２１のスレッ
ショルド電圧ＶTH-Nのバラツキにより、この試験モード
選択回路１５のスレッショルド電圧ＶTH-TESTが大きく
変動してしまい、試験モードの選択を安定して行うこと
ができない場合があるという問題点があった。
においては、ｎＭＯＳトランジスタ１６〜２１のスレッ
ショルド電圧ＶTH-Nのバラツキにより、この試験モード
選択回路１５のスレッショルド電圧ＶTH-TESTが大きく
変動してしまい、試験モードの選択を安定して行うこと
ができない場合があるという問題点があった。
【００２９】本発明は、かかる点に鑑み、所定の外部端
子に、通常動作モード時に印加される電圧よりも高電圧
の所定の電圧が印加された場合、これを検出して内部回
路を試験モードに設定する試験モード選択回路を内蔵し
て構成される半導体集積回路であって、製造バラツキが
ある場合においても、試験モードの選択を安定して行う
ことができるようにした半導体集積回路を提供すること
を目的とする。
子に、通常動作モード時に印加される電圧よりも高電圧
の所定の電圧が印加された場合、これを検出して内部回
路を試験モードに設定する試験モード選択回路を内蔵し
て構成される半導体集積回路であって、製造バラツキが
ある場合においても、試験モードの選択を安定して行う
ことができるようにした半導体集積回路を提供すること
を目的とする。
【００３０】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、３２は半導体集積回路本体、３３は通
常動作モード時には二値信号ＳA（半導体記憶装置の場
合は、たとえば、アドレス信号）が入力され、試験モー
ド選択時には二値信号ＳAよりも高電圧の所定の電圧ＶB
が入力される外部端子である。
図であり、図中、３２は半導体集積回路本体、３３は通
常動作モード時には二値信号ＳA（半導体記憶装置の場
合は、たとえば、アドレス信号）が入力され、試験モー
ド選択時には二値信号ＳAよりも高電圧の所定の電圧ＶB
が入力される外部端子である。
【００３１】また、３４は試験モード選択回路であり、
３５はＰＮＰトランジスタ、３６、３７は負荷手段、Ｖ
RはＰＮＰトランジスタ３５のベースに印加される電圧
であり、ＰＮＰトランジスタ３５の動作に必要な所定の
電圧である。
３５はＰＮＰトランジスタ、３６、３７は負荷手段、Ｖ
RはＰＮＰトランジスタ３５のベースに印加される電圧
であり、ＰＮＰトランジスタ３５の動作に必要な所定の
電圧である。
【００３２】この試験モード選択回路３４は、外部端子
３３に二値信号ＳAよりも高電圧の所定の電圧ＶBが印加
された場合には、ＰＮＰトランジスタ３５のコレクタに
試験モード選択信号ＳTESTを得るというものである。
３３に二値信号ＳAよりも高電圧の所定の電圧ＶBが印加
された場合には、ＰＮＰトランジスタ３５のコレクタに
試験モード選択信号ＳTESTを得るというものである。
【００３３】即ち、本発明による半導体集積回路は、通
常動作モード時には二値信号ＳAが入力される外部端子
３３に一端３６Ａを接続された負荷手段３６と、エミッ
タを負荷手段３６の他端３６Ｂに接続され、ベースに所
定の電圧ＶRが供給されるＰＮＰトランジスタ３５と、
一端３７ＡをＰＮＰトランジスタ３５のコレクタに接続
され、他端３７Ｂを接地された負荷手段３７とを設け、
外部端子３３に二値信号ＳAよりも高電圧の所定の電圧
ＶBが印加された場合には、ＰＮＰトランジスタ３５の
コレクタに試験モード選択信号ＳTESTを得るようにされ
ている試験モード選択回路３４を設けて構成するという
ものである。
常動作モード時には二値信号ＳAが入力される外部端子
３３に一端３６Ａを接続された負荷手段３６と、エミッ
タを負荷手段３６の他端３６Ｂに接続され、ベースに所
定の電圧ＶRが供給されるＰＮＰトランジスタ３５と、
一端３７ＡをＰＮＰトランジスタ３５のコレクタに接続
され、他端３７Ｂを接地された負荷手段３７とを設け、
外部端子３３に二値信号ＳAよりも高電圧の所定の電圧
ＶBが印加された場合には、ＰＮＰトランジスタ３５の
コレクタに試験モード選択信号ＳTESTを得るようにされ
ている試験モード選択回路３４を設けて構成するという
ものである。
【００３４】
【作用】図２は試験モード選択回路３４の入出力特性、
即ち、外部端子３３に入力される電圧ＶINの変化に対す
る試験モード選択回路３４の出力ＴTEST（ＰＮＰトラン
ジスタ３５のコレクタ電圧）の変化を示している。
即ち、外部端子３３に入力される電圧ＶINの変化に対す
る試験モード選択回路３４の出力ＴTEST（ＰＮＰトラン
ジスタ３５のコレクタ電圧）の変化を示している。
【００３５】ここに、この試験モード選択回路３４にお
いては、外部端子３３に入力される電圧ＶINがＶIN＜Ｖ
R＋０.８（ＰＮＰトランジスタ３５のベース・エミッタ
間電圧）の場合、ＰＮＰトランジスタ３５＝オフとな
り、ＶTEST＝０［Ｖ］となる。
いては、外部端子３３に入力される電圧ＶINがＶIN＜Ｖ
R＋０.８（ＰＮＰトランジスタ３５のベース・エミッタ
間電圧）の場合、ＰＮＰトランジスタ３５＝オフとな
り、ＶTEST＝０［Ｖ］となる。
【００３６】これに対して、ＶIN≧ＶR＋０.８［Ｖ］の
場合、ＰＮＰトランジスタ３５＝オンとなり、ＶTESTは
ＶINの上昇に応じて上昇し、ＶTESTがＶR＋０.８［Ｖ］
に達すると、ＰＮＰトランジスタ３５は飽和し、ＶTEST
はＶINの上昇に関係なく、一定値となる。
場合、ＰＮＰトランジスタ３５＝オンとなり、ＶTESTは
ＶINの上昇に応じて上昇し、ＶTESTがＶR＋０.８［Ｖ］
に達すると、ＰＮＰトランジスタ３５は飽和し、ＶTEST
はＶINの上昇に関係なく、一定値となる。
【００３７】したがって、ＶTESTが０〜ＶR＋０.８
［Ｖ］の間の値で、かつ、二値信号ＳAがＨレベルの場
合にＶTESTがとる値よりも高い所定の電圧ＶCをとる場
合に、これを試験モード選択信号ＳTESTとする場合に
は、ＶTEST＝ＶCとなる場合のＶINの値を、この試験モ
ード選択回路３４のスレッショルド電圧ＶTH-TESTとす
ることができる。
［Ｖ］の間の値で、かつ、二値信号ＳAがＨレベルの場
合にＶTESTがとる値よりも高い所定の電圧ＶCをとる場
合に、これを試験モード選択信号ＳTESTとする場合に
は、ＶTEST＝ＶCとなる場合のＶINの値を、この試験モ
ード選択回路３４のスレッショルド電圧ＶTH-TESTとす
ることができる。
【００３８】このように、この試験モード選択回路３４
のスレッショルド電圧ＶTH-TESTを設定する場合、ＶIN
＜ＶTH-TESTの場合には、通常動作モードを選択し、Ｖ
IN＞ＶTH-TESTの場合には、試験モードを選択すること
ができる。
のスレッショルド電圧ＶTH-TESTを設定する場合、ＶIN
＜ＶTH-TESTの場合には、通常動作モードを選択し、Ｖ
IN＞ＶTH-TESTの場合には、試験モードを選択すること
ができる。
【００３９】ここに、ＶIN≧ＶR＋０.８［Ｖ］、ＶTEST
≦ＶR＋０.８［Ｖ］の場合において、負荷手段３６の抵
抗値をＲ36、負荷手段３７の抵抗値をＲ37、ＩE（ＰＮ
Ｐトランジスタ３５のエミッタ電流）≒ＩC（ＰＮＰト
ランジスタ３５のコレクタ電流）とすれば、（ＶIN−Ｖ
R−０.８）／Ｒ36＝ＶTEST／Ｒ37で、ＶTEST＝（ＶIN−
ＶR−０.８）×Ｒ37／Ｒ36となる。
≦ＶR＋０.８［Ｖ］の場合において、負荷手段３６の抵
抗値をＲ36、負荷手段３７の抵抗値をＲ37、ＩE（ＰＮ
Ｐトランジスタ３５のエミッタ電流）≒ＩC（ＰＮＰト
ランジスタ３５のコレクタ電流）とすれば、（ＶIN−Ｖ
R−０.８）／Ｒ36＝ＶTEST／Ｒ37で、ＶTEST＝（ＶIN−
ＶR−０.８）×Ｒ37／Ｒ36となる。
【００４０】したがって、ＶTH-TEST＝Ｒ36／Ｒ37・ＶC
＋ＶR＋０.８となり、ＶTH-TESTは、負荷手段３６、３
７の抵抗比Ｒ36／Ｒ37と、所定の電圧ＶRと、ＰＮＰト
ランジスタ３５のベース・エミッタ間電圧ＶBEとで決定
される。
＋ＶR＋０.８となり、ＶTH-TESTは、負荷手段３６、３
７の抵抗比Ｒ36／Ｒ37と、所定の電圧ＶRと、ＰＮＰト
ランジスタ３５のベース・エミッタ間電圧ＶBEとで決定
される。
【００４１】ここに、負荷手段３６、３７の抵抗比Ｒ36
／Ｒ37は、これら負荷手段３６、３７を同じ材料で形成
することにより、バラツキが生じないようにすることが
できる。
／Ｒ37は、これら負荷手段３６、３７を同じ材料で形成
することにより、バラツキが生じないようにすることが
できる。
【００４２】また、所定の電圧ＶRは、試験時には、Ｌ
ＳＩテスタから与えることにより、バラツキのない電圧
を供給することができる。
ＳＩテスタから与えることにより、バラツキのない電圧
を供給することができる。
【００４３】また、ＰＮＰトランジスタ３５のベース・
エミッタ間電圧ＶBEは、ｐｎ接合で決まるため、バラツ
キは生じない。
エミッタ間電圧ＶBEは、ｐｎ接合で決まるため、バラツ
キは生じない。
【００４４】したがって、本発明によれば、製造バラツ
キがある場合においても、これを原因として試験モード
選択回路３４のスレッショルド電圧ＶTH-TESTに変動が
生じることはない。
キがある場合においても、これを原因として試験モード
選択回路３４のスレッショルド電圧ＶTH-TESTに変動が
生じることはない。
【００４５】
【実施例】以下、図３〜図６を参照して、本発明の一実
施例について、本発明をＳＲＡＭに適用した場合を例に
して説明する。
施例について、本発明をＳＲＡＭに適用した場合を例に
して説明する。
【００４６】図３は本発明の一実施例の要部を示す回路
図であり、本実施例は、図７に示す従来のＳＲＡＭが内
蔵している試験モード選択回路１５と回路構成の異なる
試験モード選択回路３８を内蔵するようにし、その他に
ついては、図７に示す従来のＳＲＡＭと同様に構成した
ものである。
図であり、本実施例は、図７に示す従来のＳＲＡＭが内
蔵している試験モード選択回路１５と回路構成の異なる
試験モード選択回路３８を内蔵するようにし、その他に
ついては、図７に示す従来のＳＲＡＭと同様に構成した
ものである。
【００４７】試験モード選択回路３８において、３９は
ＰＮＰトランジスタ、４０、４１はポリシリコンからな
る抵抗、４２はインバータであり、ＰＮＰトランジスタ
３９のベースには電源電圧Ｖcc、たとえば、５［Ｖ］が
供給されるように構成されている。
ＰＮＰトランジスタ、４０、４１はポリシリコンからな
る抵抗、４２はインバータであり、ＰＮＰトランジスタ
３９のベースには電源電圧Ｖcc、たとえば、５［Ｖ］が
供給されるように構成されている。
【００４８】また、本実施例においては、ＰＮＰトラン
ジスタ３９のエミッタ接地電流増幅率ｈFE＝１０でＩE
≒ＩCとなるようにされており、また、抵抗４０の抵抗
値Ｒ40＝１ＫΩ、抵抗４１の抵抗値Ｒ41＝５ＫΩとされ
ている。
ジスタ３９のエミッタ接地電流増幅率ｈFE＝１０でＩE
≒ＩCとなるようにされており、また、抵抗４０の抵抗
値Ｒ40＝１ＫΩ、抵抗４１の抵抗値Ｒ41＝５ＫΩとされ
ている。
【００４９】また、ＰＮＰトランジスタ３９は、たとえ
ば、図４に断面図を示すように、ｐＭＯＳトランジスタ
を利用したラテラル（lateral：横形）ＰＮＰトランジ
スタで構成される。
ば、図４に断面図を示すように、ｐＭＯＳトランジスタ
を利用したラテラル（lateral：横形）ＰＮＰトランジ
スタで構成される。
【００５０】図中、４３はＰ型シリコン基板、４４はＮ
ウエル、４５〜４８はフィールド酸化膜、４９〜５１は
Ｐ型拡散層、５２、５３は絶縁層、５４、５５はポリシ
リコン層、５６〜６２はアルミニウム層である。
ウエル、４５〜４８はフィールド酸化膜、４９〜５１は
Ｐ型拡散層、５２、５３は絶縁層、５４、５５はポリシ
リコン層、５６〜６２はアルミニウム層である。
【００５１】ここに、Ｐ型拡散層４９、５０と、ポリシ
リコン層５４とで、Ｐ型拡散層５０をソース領域、Ｐ型
拡散層４９をドレイン領域、ポリシリコン層５４をゲー
トとするｐＭＯＳトランジスタ６３が構成されている。
リコン層５４とで、Ｐ型拡散層５０をソース領域、Ｐ型
拡散層４９をドレイン領域、ポリシリコン層５４をゲー
トとするｐＭＯＳトランジスタ６３が構成されている。
【００５２】また、Ｐ型拡散層５０、５１と、ポリシリ
コン層５５とで、Ｐ型拡散層５０をソース領域、Ｐ型拡
散層５１をドレイン領域、ポリシリコン層５５をゲート
とするｐＭＯＳトランジスタ６４が構成されている。
コン層５５とで、Ｐ型拡散層５０をソース領域、Ｐ型拡
散層５１をドレイン領域、ポリシリコン層５５をゲート
とするｐＭＯＳトランジスタ６４が構成されている。
【００５３】即ち、ＰＮＰトランジスタ３９は、Ｎウエ
ル４４をベース領域、ｐＭＯＳトランジスタ６３、６４
のソース領域をなすＰ型拡散層５０をエミッタ領域と
し、ｐＭＯＳトランジスタ６３、６４のドレイン領域を
なすＰ型拡散層４９、５１をコレクタ領域とすると共
に、ｐＭＯＳトランジスタ６３、６４のソース領域をな
すＰ型拡散層５０をゲートをなすポリシリコン層５４、
５５に電気的に接続して構成されている。
ル４４をベース領域、ｐＭＯＳトランジスタ６３、６４
のソース領域をなすＰ型拡散層５０をエミッタ領域と
し、ｐＭＯＳトランジスタ６３、６４のドレイン領域を
なすＰ型拡散層４９、５１をコレクタ領域とすると共
に、ｐＭＯＳトランジスタ６３、６４のソース領域をな
すＰ型拡散層５０をゲートをなすポリシリコン層５４、
５５に電気的に接続して構成されている。
【００５４】ここに、図５は、試験モード選択回路３８
の入出力特性を示す図であり、破線６５はＰＮＰトラン
ジスタ３９のコレクタ電圧Ｖ39、実線６６は試験モード
選択回路３８の出力電圧ＶTESTを示している。
の入出力特性を示す図であり、破線６５はＰＮＰトラン
ジスタ３９のコレクタ電圧Ｖ39、実線６６は試験モード
選択回路３８の出力電圧ＶTESTを示している。
【００５５】即ち、この試験モード選択回路３８におい
ては、Ｘアドレス信号入力端子２0に入力される電圧Ｖ
INがＶIN＜Ｖcc＋０.８（ＰＮＰトランジスタ３９のベ
ース・エミッタ間電圧ＶBE）の場合、ＰＮＰトランジス
タ３９＝オフ、ＩE＝ＩC＝０で、ＶTEST＝０［Ｖ］とな
る。
ては、Ｘアドレス信号入力端子２0に入力される電圧Ｖ
INがＶIN＜Ｖcc＋０.８（ＰＮＰトランジスタ３９のベ
ース・エミッタ間電圧ＶBE）の場合、ＰＮＰトランジス
タ３９＝オフ、ＩE＝ＩC＝０で、ＶTEST＝０［Ｖ］とな
る。
【００５６】これに対して、ＶIN≧Ｖcc＋０.８［Ｖ］
になると、ＰＮＰトランジスタ３９＝オンとなり、ＩE
が流れ、ＩE≒ＩCであるから、（ＶIN−Ｖcc−０.８）
／Ｒ40＝Ｖ39／Ｒ41となり、Ｖ39＝（ＶIN−Ｖcc−０.
８）×Ｒ41／Ｒ40となる。
になると、ＰＮＰトランジスタ３９＝オンとなり、ＩE
が流れ、ＩE≒ＩCであるから、（ＶIN−Ｖcc−０.８）
／Ｒ40＝Ｖ39／Ｒ41となり、Ｖ39＝（ＶIN−Ｖcc−０.
８）×Ｒ41／Ｒ40となる。
【００５７】但し、Ｖ39＝Ｖcc＋０.８［Ｖ］となる
と、ＰＮＰトランジスタ３９は飽和するので、ＶINの増
加に関係なく、Ｖ39は、Ｖcc＋０.８［Ｖ］にクランプ
される。
と、ＰＮＰトランジスタ３９は飽和するので、ＶINの増
加に関係なく、Ｖ39は、Ｖcc＋０.８［Ｖ］にクランプ
される。
【００５８】ここに、インバータ４２のスレッショルド
電圧を１／２・Ｖccとすると、この試験モード選択回路
３８のスレッショルド電圧ＶTH-TESTは、ＶIN＝Ｒ40／
Ｒ41・Ｖ39＋Ｖcc＋０.８であることから、ＶTH-TEST＝
Ｒ40／Ｒ41・１／２・Ｖcc＋Ｖcc＋０.８＝１／５・１
／２・５＋５＋０.８＝６.３［Ｖ］となる。
電圧を１／２・Ｖccとすると、この試験モード選択回路
３８のスレッショルド電圧ＶTH-TESTは、ＶIN＝Ｒ40／
Ｒ41・Ｖ39＋Ｖcc＋０.８であることから、ＶTH-TEST＝
Ｒ40／Ｒ41・１／２・Ｖcc＋Ｖcc＋０.８＝１／５・１
／２・５＋５＋０.８＝６.３［Ｖ］となる。
【００５９】このように、本実施例においては、試験モ
ード選択回路３８のスレッショルド電圧ＶTH-TESTは、
抵抗４０、４１の抵抗比Ｒ40／Ｒ41と、電源電圧Ｖcc
と、ＰＮＰトランジスタ３９のベース・エミッタ間電圧
ＶBEとで決定される。
ード選択回路３８のスレッショルド電圧ＶTH-TESTは、
抵抗４０、４１の抵抗比Ｒ40／Ｒ41と、電源電圧Ｖcc
と、ＰＮＰトランジスタ３９のベース・エミッタ間電圧
ＶBEとで決定される。
【００６０】ここに、抵抗４０、４１は、ともに同じ材
料であるポリシリコンで形成されているので、抵抗４
０、４１の抵抗比Ｒ40／Ｒ41にバラツキは殆ど生じな
い。
料であるポリシリコンで形成されているので、抵抗４
０、４１の抵抗比Ｒ40／Ｒ41にバラツキは殆ど生じな
い。
【００６１】また、電源電圧Ｖccは、試験時には、ＬＳ
Ｉテスタにより与えられるため、そのバラツキは殆どな
い。
Ｉテスタにより与えられるため、そのバラツキは殆どな
い。
【００６２】また、ＰＮＰトランジスタ３９のベース・
エミッタ間電圧ＶBEは、ｐｎ接合で決まるため、バラツ
キは生じない。
エミッタ間電圧ＶBEは、ｐｎ接合で決まるため、バラツ
キは生じない。
【００６３】したがって、本実施例においては、製造バ
ラツキがある場合においても、試験モード選択回路３８
のスレッショルド電圧ＶTH-TEST＝６.３［Ｖ］にバラツ
キが生じることはなく、試験モード選択時、ＶIN＝ＶHH
＝７［Ｖ］とした場合、ＶTE ST＝Ｌレベルとし、試験モ
ードを選択することができる。
ラツキがある場合においても、試験モード選択回路３８
のスレッショルド電圧ＶTH-TEST＝６.３［Ｖ］にバラツ
キが生じることはなく、試験モード選択時、ＶIN＝ＶHH
＝７［Ｖ］とした場合、ＶTE ST＝Ｌレベルとし、試験モ
ードを選択することができる。
【００６４】また、通常動作モード時、Ｘアドレス信号
Ｘ0がＨレベルで、５.５［Ｖ］の場合においても、Ｖ
TEST＝Ｌレベルとなることはなく、ＶTEST＝Ｈレベルを
維持し、試験モードが設定されてしまうことがない。
Ｘ0がＨレベルで、５.５［Ｖ］の場合においても、Ｖ
TEST＝Ｌレベルとなることはなく、ＶTEST＝Ｈレベルを
維持し、試験モードが設定されてしまうことがない。
【００６５】このように、本実施例によれば、製造バラ
ツキがある場合においても、これを原因として試験モー
ド選択回路３８のスレッショルド電圧ＶTH-TESTに変動
が生じることはなく、試験モードの選択を安定して行う
ことができる。
ツキがある場合においても、これを原因として試験モー
ド選択回路３８のスレッショルド電圧ＶTH-TESTに変動
が生じることはなく、試験モードの選択を安定して行う
ことができる。
【００６６】また、本実施例によれば、ＰＮＰトランジ
スタ３９は、ｐＭＯＳトランジスタ６３、６４を利用し
たラテラルＰＮＰトランジスタで構成されているので、
本実施例のＳＲＡＭをＣＭＯＳ構成とする場合には、製
造プロセスの増加を招くことなく、試験モード選択回路
３８を構成することができる。
スタ３９は、ｐＭＯＳトランジスタ６３、６４を利用し
たラテラルＰＮＰトランジスタで構成されているので、
本実施例のＳＲＡＭをＣＭＯＳ構成とする場合には、製
造プロセスの増加を招くことなく、試験モード選択回路
３８を構成することができる。
【００６７】なお、ＰＮＰトランジスタ３９は、図６に
断面図を示すように構成することもできる。図中、６７
はＰ型シリコン基板、６８はＮウエル、６９〜７４はフ
ィールド酸化膜、７５〜７７はＰ型拡散層、７８〜８２
はアルミニウム層である。
断面図を示すように構成することもできる。図中、６７
はＰ型シリコン基板、６８はＮウエル、６９〜７４はフ
ィールド酸化膜、７５〜７７はＰ型拡散層、７８〜８２
はアルミニウム層である。
【００６８】この場合、ＰＮＰトランジスタ３９は、Ｎ
ウエル６８をベース領域、Ｐ形拡散層７６をエミッタ領
域、Ｐ形拡散層７５、７７をコレクタ領域として構成さ
れることになる。
ウエル６８をベース領域、Ｐ形拡散層７６をエミッタ領
域、Ｐ形拡散層７５、７７をコレクタ領域として構成さ
れることになる。
【００６９】
【発明の効果】本発明によれば、試験モード選択信号の
電圧値は、第１の負荷手段（３６）と第２の負荷手段
（３７）との抵抗比と、ＰＮＰトランジスタ（３５）の
ベースに供給する所定の電圧（ＶR）と、ＰＮＰトラン
ジスタ（３５）のベース・エミッタ間電圧とで決定され
る試験モード選択回路（３４）を内蔵するという構成を
採用したことにより、製造バラツキがある場合において
も、これを原因として試験モード選択回路（３４）のス
レッショルド電圧（ＶTH-TEST）に変動が生じることは
ないので、試験モードの選択を安定して行うことができ
る。
電圧値は、第１の負荷手段（３６）と第２の負荷手段
（３７）との抵抗比と、ＰＮＰトランジスタ（３５）の
ベースに供給する所定の電圧（ＶR）と、ＰＮＰトラン
ジスタ（３５）のベース・エミッタ間電圧とで決定され
る試験モード選択回路（３４）を内蔵するという構成を
採用したことにより、製造バラツキがある場合において
も、これを原因として試験モード選択回路（３４）のス
レッショルド電圧（ＶTH-TEST）に変動が生じることは
ないので、試験モードの選択を安定して行うことができ
る。
【図１】本発明の原理説明図である。
【図２】本発明が内蔵する試験モード選択回路の入出力
特性を示す図である。
特性を示す図である。
【図３】本発明の一実施例の要部を示す回路図である。
【図４】本発明の一実施例が内蔵する試験モード選択回
路を構成するＰＮＰトランジスタの構成例を示す断面図
である。
路を構成するＰＮＰトランジスタの構成例を示す断面図
である。
【図５】本発明の一実施例が内蔵する試験モード選択回
路の入出力特性を示す図である。
路の入出力特性を示す図である。
【図６】本発明の一実施例が内蔵する試験モード選択回
路を構成するＰＮＰトランジスタの他の構成例を示す断
面図である。
路を構成するＰＮＰトランジスタの他の構成例を示す断
面図である。
【図７】従来のＳＲＡＭの一例の要部を示す回路図であ
る。
る。
【図８】図７に示すＳＲＡＭが内蔵する試験モード選択
回路を示す回路図である。
回路を示す回路図である。
【図９】図８に示す試験モード選択回路の入出力特性を
示す図である。
示す図である。
３２ 半導体集積回路本体 ３３ 外部端子 ３４ 試験モード選択回路 ３５ ＰＮＰトランジスタ ３６、３７ 負荷手段 ＶB 高電圧 ＳA 二値信号
Claims (5)
- 【請求項１】通常動作モード時には二値信号（ＳA）が
入力される外部端子（３３）に一端（３６Ａ）を接続さ
れた第１の負荷手段（３６）と、エミッタを前記第１の
負荷手段（３６）の他端（３６Ｂ）に接続され、ベース
に第１の所定の電圧（ＶR）が供給されるＰＮＰトラン
ジスタ（３５）と、一端（３７Ａ）を前記ＰＮＰトラン
ジスタ（３５）のコレクタに接続され、他端（３７Ｂ）
を接地された第２の負荷手段（３７）とを設け、前記外
部端子（３３）に前記二値信号（ＳA）よりも高電圧の
第２の所定の電圧（ＶB）が印加された場合には、前記
ＰＮＰトランジスタ（３５）のコレクタに試験モード選
択信号（ＳTEST）を得るようにされている試験モード選
択回路（３４）を内蔵して構成されていることを特徴と
する半導体集積回路。 - 【請求項２】前記ＰＮＰトランジスタ（３５）は、ラテ
ラルＰＮＰトランジスタであることを特徴とする請求項
１記載の半導体集積回路。 - 【請求項３】前記ラテラルＰＮＰトランジスタは、Ｎ層
にＰチャネル絶縁ゲート形電界効果トランジスタを形成
し、前記Ｎ層をベース領域、前記Ｐチャネル絶縁ゲート
形電界効果トランジスタのソース領域をエミッタ領域、
前記Ｐチャネル絶縁ゲート形電界効果トランジスタのド
レイン領域をコレクタ領域とすると共に、前記Ｐチャネ
ル絶縁ゲート形電界効果トランジスタのソース領域を前
記Ｐチャネル絶縁ゲート形電界効果トランジスタのゲー
トに電気的に接続して構成されていることを特徴とする
請求項２記載の半導体集積回路。 - 【請求項４】前記第１の所定の電圧（ＶR）は、電源電
圧であることを特徴とする請求項１、２又は３記載の半
導体集積回路。 - 【請求項５】前記半導体集積回路は、半導体記憶装置で
あり、前記外部端子（３３）はアドレス信号入力端子の
１個であることを特徴とする請求項１、２、３又は４記
載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220369A JPH0774318A (ja) | 1993-09-06 | 1993-09-06 | 半導体集積回路 |
| US08/226,849 US5450362A (en) | 1993-09-06 | 1994-04-13 | Semiconductor integrated circuit device |
| KR1019940008059A KR0135712B1 (ko) | 1993-09-06 | 1994-04-18 | 반도체 집적 회로 장치 |
| ITMI940742A IT1270038B (it) | 1993-09-06 | 1994-04-18 | Dispositivo semi-conduttore a circuito integrato |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220369A JPH0774318A (ja) | 1993-09-06 | 1993-09-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774318A true JPH0774318A (ja) | 1995-03-17 |
Family
ID=16750052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5220369A Pending JPH0774318A (ja) | 1993-09-06 | 1993-09-06 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5450362A (ja) |
| JP (1) | JPH0774318A (ja) |
| KR (1) | KR0135712B1 (ja) |
| IT (1) | IT1270038B (ja) |
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| KR20030032827A (ko) * | 2001-10-18 | 2003-04-26 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| KR100488325B1 (ko) * | 2001-11-29 | 2005-05-11 | 미쓰비시덴키 가부시키가이샤 | 단자의 입력 용량이 감소된 반도체 장치 |
| KR100480568B1 (ko) * | 1997-10-27 | 2005-09-30 | 삼성전자주식회사 | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 |
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| JP3583482B2 (ja) * | 1994-10-04 | 2004-11-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5787096A (en) * | 1996-04-23 | 1998-07-28 | Micron Technology, Inc. | Circuit and method for testing an integrated circuit |
| US5727001A (en) * | 1996-08-14 | 1998-03-10 | Micron Technology, Inc. | Circuit and method for testing an integrated circuit |
| US5754559A (en) * | 1996-08-26 | 1998-05-19 | Micron Technology, Inc. | Method and apparatus for testing integrated circuits |
| US6161204A (en) | 1998-02-17 | 2000-12-12 | Micron Technology, Inc. | Method and apparatus for testing SRAM memory cells |
| US6597610B2 (en) * | 2000-12-29 | 2003-07-22 | Texas Instruments Incorporated | System and method for providing stability for a low power static random access memory cell |
| US20030018846A1 (en) * | 2001-07-18 | 2003-01-23 | Blaise Fanning | Method and system for fast memory initialization or diagnostics |
| US7914087B2 (en) * | 2007-09-14 | 2011-03-29 | Deere & Company | Automatic track tensioning system |
| JP6371191B2 (ja) * | 2014-10-17 | 2018-08-08 | 旭化成エレクトロニクス株式会社 | Ｉｃチップ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177745A (en) * | 1990-09-26 | 1993-01-05 | Intel Corporation | Memory device with a test mode |
| US5289475A (en) * | 1990-11-29 | 1994-02-22 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with inverted write-back capability and method of testing a memory using inverted write-back |
| JPH0756759B2 (ja) * | 1990-12-27 | 1995-06-14 | 株式会社東芝 | スタティック型半導体記憶装置 |
| JPH0760845B2 (ja) * | 1991-03-22 | 1995-06-28 | 株式会社東芝 | 半導体記憶装置 |
-
1993
- 1993-09-06 JP JP5220369A patent/JPH0774318A/ja active Pending
-
1994
- 1994-04-13 US US08/226,849 patent/US5450362A/en not_active Expired - Fee Related
- 1994-04-18 KR KR1019940008059A patent/KR0135712B1/ko not_active IP Right Cessation
- 1994-04-18 IT ITMI940742A patent/IT1270038B/it active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480568B1 (ko) * | 1997-10-27 | 2005-09-30 | 삼성전자주식회사 | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 |
| KR20030032827A (ko) * | 2001-10-18 | 2003-04-26 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| KR100488325B1 (ko) * | 2001-11-29 | 2005-05-11 | 미쓰비시덴키 가부시키가이샤 | 단자의 입력 용량이 감소된 반도체 장치 |
| US6934204B2 (en) | 2001-11-29 | 2005-08-23 | Renesas Technology Corp. | Semiconductor device with reduced terminal input capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI940742A0 (it) | 1994-04-18 |
| KR950010097A (ko) | 1995-04-26 |
| ITMI940742A1 (it) | 1995-10-18 |
| KR0135712B1 (ko) | 1998-04-22 |
| US5450362A (en) | 1995-09-12 |
| IT1270038B (it) | 1997-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020820 |