JPS6155195B2 - - Google Patents
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- JPS6155195B2 JPS6155195B2 JP54149804A JP14980479A JPS6155195B2 JP S6155195 B2 JPS6155195 B2 JP S6155195B2 JP 54149804 A JP54149804 A JP 54149804A JP 14980479 A JP14980479 A JP 14980479A JP S6155195 B2 JPS6155195 B2 JP S6155195B2
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- voltage
- memory cell
- memory
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- 230000015654 memory Effects 0.000 claims description 37
- 230000003068 static effect Effects 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims 2
- 239000011159 matrix material Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はランダムアクセスメモリの回路構成に
関するものである。
関するものである。
従来のランダムアクセスメモリの回路ブロツク
図を第１図に示す。これは2Kワード×８ビツト
構成のメモリ例である。１１は16Kビツトのスタ
テイツク型メモリセル回路であり、メモリセルの
アドレスを指定するアドレス入力回路１２，１３
（行アドレス入力回路１２、列アドレス入力回路
１３）とアドレスデコーダ回路１４，１５（行ア
ドレスデコーダ回路１４、列アドレスデコーダ及
びメモリセル出力のセンス回路１５）によりマト
リツクス状に分類される。１６はデータ入力回路
であり、データ入出力コントロール回路１８と列
アドレスデコーダ及びサクセス回路１５により制
御されて所定のメモリセルへのデータ書き込みを
行う。１７はデータ出力回路であり、データ入出
力コントロール回路１８により制御されてメモリ
セルからのデータ読み出しを行う。
図を第１図に示す。これは2Kワード×８ビツト
構成のメモリ例である。１１は16Kビツトのスタ
テイツク型メモリセル回路であり、メモリセルの
アドレスを指定するアドレス入力回路１２，１３
（行アドレス入力回路１２、列アドレス入力回路
１３）とアドレスデコーダ回路１４，１５（行ア
ドレスデコーダ回路１４、列アドレスデコーダ及
びメモリセル出力のセンス回路１５）によりマト
リツクス状に分類される。１６はデータ入力回路
であり、データ入出力コントロール回路１８と列
アドレスデコーダ及びサクセス回路１５により制
御されて所定のメモリセルへのデータ書き込みを
行う。１７はデータ出力回路であり、データ入出
力コントロール回路１８により制御されてメモリ
セルからのデータ読み出しを行う。
従来スタテイツク型ランダムアクセスメモリは
消費電力の低減化に注意が注がれてきているが、
特にそれはスタンドバイ時において著しい。
消費電力の低減化に注意が注がれてきているが、
特にそれはスタンドバイ時において著しい。
入出力端子に、チツプセレクト入力により
ゲートをかけて入出力端子の電圧、電流変動に起
因する消費電力を減ずる他、入出力回路をCMOS
化して消費電力を減ずる等である。
ゲートをかけて入出力端子の電圧、電流変動に起
因する消費電力を減ずる他、入出力回路をCMOS
化して消費電力を減ずる等である。
勿論、スタンドバイ時、動作時共通に有効な手
段はメモリセル自体の消費電力を減ずることであ
る。第２図は代表的な高抵抗ポリシリコン負荷型
の４トランジスタメモリセルであり、２１，２
２，２５，２６はＮチヤンネルトランジスタ、２
３，２４はポリシリコン抵抗、Ｔはトランスフア
ゲート信号、Ｄ，はデータ信号であり、低消費
電力化は、２３，２４のポリシリコンの抵抗値を
高くすることにより達成できる。しかし余り高く
しすぎると放射線等によるソフトエラーに対する
ノイズマージンが低くなるばかりか、製造工程的
にも作り難くなる。
段はメモリセル自体の消費電力を減ずることであ
る。第２図は代表的な高抵抗ポリシリコン負荷型
の４トランジスタメモリセルであり、２１，２
２，２５，２６はＮチヤンネルトランジスタ、２
３，２４はポリシリコン抵抗、Ｔはトランスフア
ゲート信号、Ｄ，はデータ信号であり、低消費
電力化は、２３，２４のポリシリコンの抵抗値を
高くすることにより達成できる。しかし余り高く
しすぎると放射線等によるソフトエラーに対する
ノイズマージンが低くなるばかりか、製造工程的
にも作り難くなる。
本発明の目的はランダムアクセスメモリの消費
電力を減ずる回路構成を提供することにあり、そ
の要旨は、電源電圧を減圧してスタンドバイ時だ
けでなく動作時においても、メモリセル回路に供
給することにある。そしてその構成によれば第２
図のメモリセルの、ポリシリコン抵抗の値を余り
に高めなくとも、例えば従来の数分の１の値でも
従来程度の消費電力を達成できる。換言すれば従
来程度のポリシリコン抵抗の値にすれば、メモリ
セル回路の消費電力を従来の数分の１の値にでき
る。
電力を減ずる回路構成を提供することにあり、そ
の要旨は、電源電圧を減圧してスタンドバイ時だ
けでなく動作時においても、メモリセル回路に供
給することにある。そしてその構成によれば第２
図のメモリセルの、ポリシリコン抵抗の値を余り
に高めなくとも、例えば従来の数分の１の値でも
従来程度の消費電力を達成できる。換言すれば従
来程度のポリシリコン抵抗の値にすれば、メモリ
セル回路の消費電力を従来の数分の１の値にでき
る。
この本発明のランダムアクセスメモリの実施例
を第３図に示す。
を第３図に示す。
第３図３２乃至３８は第１図１２乃至１８と同
じであり、第３図の第１図との違いは減圧回路３
９にあり、スタテイツク型メモリセル回路３１に
この減圧された電圧が供給される。第１図ランダ
ムアクセスメモリが単一電源で、すべての回路群
に同一電圧が供給されていたことと対照的であ
る。メモリセルによる消費電流は、大体供給電圧
に比例するから、減圧したことによる効果は大き
い。例えば5Vを1Vに減圧すると５倍の消費電流
低減であり、これはメモリセル内のポリシリコン
抵抗を５倍にしたことと等価である。
じであり、第３図の第１図との違いは減圧回路３
９にあり、スタテイツク型メモリセル回路３１に
この減圧された電圧が供給される。第１図ランダ
ムアクセスメモリが単一電源で、すべての回路群
に同一電圧が供給されていたことと対照的であ
る。メモリセルによる消費電流は、大体供給電圧
に比例するから、減圧したことによる効果は大き
い。例えば5Vを1Vに減圧すると５倍の消費電流
低減であり、これはメモリセル内のポリシリコン
抵抗を５倍にしたことと等価である。
第３図においてはランダムアクセスメモリを構
成するメモリセル回路のみ減圧された電圧が供給
され、他の回路群は単一電源電圧が供給されてい
るが、他の回路群にもこの減圧された電圧を供給
することができる。
成するメモリセル回路のみ減圧された電圧が供給
され、他の回路群は単一電源電圧が供給されてい
るが、他の回路群にもこの減圧された電圧を供給
することができる。
ところでランダムアクセスメモリにおいては、
メモリセル回路の占める面積が大半であり、メモ
リセルの高密度化が即メモリの大容量化に通ず
る。メモリセルの高密度化はとりもなおさず素子
の微細化に依存している。しかし、そのスケーリ
ングは、従来電源電圧にはなされなかつた。その
ため平均電界は増加し多くの二次効果がひき起こ
され、信頼性、性能は劣下するなどであつた。本
発明はこの点をも克服するものであつてメモリセ
ル回路或いは他の回路群が低電圧で動作すること
により、微細化された素子の信頼性、性能を向上
させている。また出力回路には減圧されない電源
電圧を用いることにより、応答性良く外部負荷を
駆動する大出力電流をとることができる。
メモリセル回路の占める面積が大半であり、メモ
リセルの高密度化が即メモリの大容量化に通ず
る。メモリセルの高密度化はとりもなおさず素子
の微細化に依存している。しかし、そのスケーリ
ングは、従来電源電圧にはなされなかつた。その
ため平均電界は増加し多くの二次効果がひき起こ
され、信頼性、性能は劣下するなどであつた。本
発明はこの点をも克服するものであつてメモリセ
ル回路或いは他の回路群が低電圧で動作すること
により、微細化された素子の信頼性、性能を向上
させている。また出力回路には減圧されない電源
電圧を用いることにより、応答性良く外部負荷を
駆動する大出力電流をとることができる。
第４図はＶCC−ＶSS間電圧を約1Vに減圧する
減圧回路であり、ＶCCに負荷が接続される。第２
図のメモリセルを第３図の３１とするメモリでは
ポリシリコンに接続される電源がこのＶCCにな
る。第４図回路においてMOSトランジスタであ
るＰチヤネルトランジスタ４１はＮチヤネルトラ
ンジスタ４２に対してコンダクタンスが極めて小
さく設定され、差動増幅回路４３〜４７の定電流
源Ｎチヤネルトランジスタ４３のバイアス回路と
なる。差動入力トランジスタ対４４と４５はトラ
ンジスタサイズはほぼ等しいが閾値電圧が４５の
方が４４より1V程度高い。４４はデプレツシヨ
ントランジスタであり、この1Vの違いを作るに
は、チヤネルドーピングを使用するか、或いは４
４のゲートをＮ型、４５のゲートをＰ型とする所
謂ゲート基板間の仕事関数差の違いを使用すれば
良い。４６，４７は共に同サイズ、同特性のＰチ
ヤネルトランジスタ対であり、差動増幅回路にお
ける負荷トランジスタ対となる。Ｐチヤンネルト
ランジスタ４８は電流源となり、ＶCCにつながる
負荷に先述の閾値電圧差1Vに相当する電圧とな
るように電流を供給する。つまり、第４図回路は
約1Vの電圧を供給するレギユレータの役目をし
ているわけである。
減圧回路であり、ＶCCに負荷が接続される。第２
図のメモリセルを第３図の３１とするメモリでは
ポリシリコンに接続される電源がこのＶCCにな
る。第４図回路においてMOSトランジスタであ
るＰチヤネルトランジスタ４１はＮチヤネルトラ
ンジスタ４２に対してコンダクタンスが極めて小
さく設定され、差動増幅回路４３〜４７の定電流
源Ｎチヤネルトランジスタ４３のバイアス回路と
なる。差動入力トランジスタ対４４と４５はトラ
ンジスタサイズはほぼ等しいが閾値電圧が４５の
方が４４より1V程度高い。４４はデプレツシヨ
ントランジスタであり、この1Vの違いを作るに
は、チヤネルドーピングを使用するか、或いは４
４のゲートをＮ型、４５のゲートをＰ型とする所
謂ゲート基板間の仕事関数差の違いを使用すれば
良い。４６，４７は共に同サイズ、同特性のＰチ
ヤネルトランジスタ対であり、差動増幅回路にお
ける負荷トランジスタ対となる。Ｐチヤンネルト
ランジスタ４８は電流源となり、ＶCCにつながる
負荷に先述の閾値電圧差1Vに相当する電圧とな
るように電流を供給する。つまり、第４図回路は
約1Vの電圧を供給するレギユレータの役目をし
ているわけである。
第５図は第４図と極性が全く逆のトランジスタ
で構成した例であり、５１乃至５８は第４図４１
乃至４８とそれぞれ極性が逆で機能が同じであ
る。特に５５は５４より約1V高い閾値電圧を有
し、この1Vの違いは、チヤネルドーピングを使
用するか或いは５４のゲートをＰ型、５５のゲー
トをＮ型とする所謂ゲート基板間の仕事関数差の
違いを使用すれば良い。するとＶDD−ＶRR間電圧
を約1Vとする減圧回路が得られる。第２図のメ
モリセルを第３図の３１に使用したメモリではＮ
チヤネルトランジスタ２１，２２のソースがＶSS
の替わりＶRRに接続される。
で構成した例であり、５１乃至５８は第４図４１
乃至４８とそれぞれ極性が逆で機能が同じであ
る。特に５５は５４より約1V高い閾値電圧を有
し、この1Vの違いは、チヤネルドーピングを使
用するか或いは５４のゲートをＰ型、５５のゲー
トをＮ型とする所謂ゲート基板間の仕事関数差の
違いを使用すれば良い。するとＶDD−ＶRR間電圧
を約1Vとする減圧回路が得られる。第２図のメ
モリセルを第３図の３１に使用したメモリではＮ
チヤネルトランジスタ２１，２２のソースがＶSS
の替わりＶRRに接続される。
第６図は、差動入力トランジスタ対６４，６５
のサイズ、特性を同じにし、バイアス回路にＮチ
ヤネルトランジスタ６９を付加し、Ｎチヤネルト
ランジスタの閾値電圧の２倍程度がＶCC−ＶSS間
電圧となるようにしたものであり、６４，６５，
６９を除く６１乃至６８は第４図の４４，４５を
除く４１乃至４８と回路構成において同一であ
る。第２図のメモリセルを第３図の３１に使用し
たメモリではポリシリコンに接続される電源をこ
のＶCCにすれば良い。
のサイズ、特性を同じにし、バイアス回路にＮチ
ヤネルトランジスタ６９を付加し、Ｎチヤネルト
ランジスタの閾値電圧の２倍程度がＶCC−ＶSS間
電圧となるようにしたものであり、６４，６５，
６９を除く６１乃至６８は第４図の４４，４５を
除く４１乃至４８と回路構成において同一であ
る。第２図のメモリセルを第３図の３１に使用し
たメモリではポリシリコンに接続される電源をこ
のＶCCにすれば良い。
以上実施例に見られる様に本発明はランダムア
クセスメモリにおけるメモリセル回路を電源電圧
を減圧して供給することにより消費電力を極めて
小さくすることができる。又、本発明の減圧回路
は常時メモリセル回路に印加されるので、スタン
バイ時だけでなく動作時においても低消費電力化
がはかられ、しかもメモリの大部分を占めるメモ
リセル回路の消費電力を少なくしたのでメモリの
消費電力が大巾に減る。
クセスメモリにおけるメモリセル回路を電源電圧
を減圧して供給することにより消費電力を極めて
小さくすることができる。又、本発明の減圧回路
は常時メモリセル回路に印加されるので、スタン
バイ時だけでなく動作時においても低消費電力化
がはかられ、しかもメモリの大部分を占めるメモ
リセル回路の消費電力を少なくしたのでメモリの
消費電力が大巾に減る。
勿論本発明はポリシリコンを負荷とする４トラ
ンジスタセル構造のモノリシツクなスタテイツク
型ランダムアクセスメモリに最も有効であるが、
この概念は電源電圧を減圧することにより、動作
電流の他リーク電流も極端に減らせることから６
トランジスタセル構造のスタテイツク型ランダム
アクセスメモリ、更にはCMOSランダムアクセス
メモリにも応用され得るものである。
ンジスタセル構造のモノリシツクなスタテイツク
型ランダムアクセスメモリに最も有効であるが、
この概念は電源電圧を減圧することにより、動作
電流の他リーク電流も極端に減らせることから６
トランジスタセル構造のスタテイツク型ランダム
アクセスメモリ、更にはCMOSランダムアクセス
メモリにも応用され得るものである。
第１図は従来のランダムアクセスメモリの回路
ブロツク図。 A0，A1，A2，A3，A4，A5，A6，A7，A8，
A9，A10、……アドレス入力端子、Ｉ／O1，Ｉ／
O2，Ｉ／O3，Ｉ／O4，Ｉ／O5，Ｉ／O6，Ｉ／
O7，Ｉ／O8、……入出力端子、……ライトイ
ネーブル入力、……出力イネーブル入力。 第２図は高抵抗ポリシリコン負荷型の４トラン
ジスタセル回路。 ２１，２２，２５，２６……Ｎチヤネルトラン
ジスタ、２３，２４……高抵抗ポリシリコン抵
抗、Ｔ……トランスフアーゲート信号、Ｄ，…
…データ信号。 第３図は本発明のランダムアクセスメモリの実
施例。第４図、第５図、第６図は本発明のランダ
ムアクセスメモリに用いられる減圧回路例。
ブロツク図。 A0，A1，A2，A3，A4，A5，A6，A7，A8，
A9，A10、……アドレス入力端子、Ｉ／O1，Ｉ／
O2，Ｉ／O3，Ｉ／O4，Ｉ／O5，Ｉ／O6，Ｉ／
O7，Ｉ／O8、……入出力端子、……ライトイ
ネーブル入力、……出力イネーブル入力。 第２図は高抵抗ポリシリコン負荷型の４トラン
ジスタセル回路。 ２１，２２，２５，２６……Ｎチヤネルトラン
ジスタ、２３，２４……高抵抗ポリシリコン抵
抗、Ｔ……トランスフアーゲート信号、Ｄ，…
…データ信号。 第３図は本発明のランダムアクセスメモリの実
施例。第４図、第５図、第６図は本発明のランダ
ムアクセスメモリに用いられる減圧回路例。
Claims (1)
- 【特許請求の範囲】 １ (a) マトリツクス状に配列された複数個のメ
モリセルを有するスタテイツク型メモリセル回
路と、 (b) 前記スタテイツク型メモリセル回路に記憶す
るデータを入力するデータ入力回路、前記スタ
テイツク型メモリセル回路のアドレスを指定す
るアドレス入力回路及びアドレスデコーダ回路
並びにデータ出力回路よりなる周辺回路と、 (c) 前記周辺回路のうち少なくともデータ出力回
路に第１の電圧を供給する電源回路と、 (d) 前記電源回路の第１の電圧を前記第１の電圧
より低い第２の電圧まで減圧し、前記スタテイ
ツク型メモリセル回路に常時印加する減圧回路
とからなることを特徴とするランダムアクセス
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14980479A JPS5674888A (en) | 1979-11-19 | 1979-11-19 | Random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14980479A JPS5674888A (en) | 1979-11-19 | 1979-11-19 | Random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674888A JPS5674888A (en) | 1981-06-20 |
| JPS6155195B2 true JPS6155195B2 (ja) | 1986-11-26 |
Family
ID=15483068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14980479A Granted JPS5674888A (en) | 1979-11-19 | 1979-11-19 | Random access memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5674888A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172761A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5870482A (ja) * | 1981-10-23 | 1983-04-26 | Hitachi Ltd | 半導体集積回路 |
| JPS59102420U (ja) * | 1982-12-22 | 1984-07-10 | 株式会社デンソー | 空調装置 |
| JPS6394499A (ja) * | 1986-10-07 | 1988-04-25 | Toshiba Corp | 半導体記憶装置 |
| JPH02118992A (ja) * | 1988-10-27 | 1990-05-07 | Matsushita Electric Ind Co Ltd | スタティック形半導体記憶装置 |
| JPH0713875B2 (ja) * | 1990-02-23 | 1995-02-15 | 株式会社日立製作所 | 半導体集積回路 |
| DE19637356C1 (de) * | 1996-09-13 | 1998-01-22 | Payen Goetze Gmbh | Metallische Flachdichtung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137246A (en) * | 1978-04-17 | 1979-10-24 | Oki Electric Ind Co Ltd | Memory unit |
-
1979
- 1979-11-19 JP JP14980479A patent/JPS5674888A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137246A (en) * | 1978-04-17 | 1979-10-24 | Oki Electric Ind Co Ltd | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5674888A (en) | 1981-06-20 |
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