JPH02118992A - スタティック形半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高速・低消費電力を特徴とするスタティック
形半導体記憶装置ａに関し、さらに具体的に述べれば、
記憶素子および情報を伝達する伝達ゲートへの新しい電
圧印加方法を用いたスタティック形半導体記憶装置に関
するものである。

（従来の技術） 従来、半導体記憶装置における内部電圧の操作は、ダイ
ナミック形半導体記憶装置にその例があるだけで、高速
性を要求されるスタティック形半導体記憶装置について
はまだその例がない。

（発明が解決しようとする課題） しかし、スタティック形半導体記憶装置は、高速性と低
消費電力が同時に要求されるが、記憶素子界１藏が増加
すると、待機時の消費電力を低く抑えることが薙しいと
いう問題がある。また、スタティック形半導体記憶装置
の待機時の消費電力は、記憶素子群のリーク電流による
ので、記憶素子群に印加される電源電圧を低くすれば、
リーク電流の低下した分だけ減少するが、電源電圧を低
くすると、素子の電流駆動能力の低下を引き起こし、記
憶装置の速度を低下させるという問題もある。

本発明は上記の問題を解決するもので、消費電力の少な
い高速のスタティック形半導体記憶装置を提供するもの
である。

（課題を解決するための手段） 本発明は、上記の課題を解決するため、情報を記憶する
記憶素子に印加する電源電圧を低く抑えることにより、
待機時の消費電力を低減しながら。

記憶素子に記憶された情報を伝達する伝達ゲートに印加
する電圧を高くするものである。

また、複数列あるいは複数行の記憶素子を持つ半導体記
憶装置で、ある列または行の記憶素子の伝達ゲートに印
加する電圧を共通にし、この共通する伝達ゲートを持つ
記憶素子群に印加する電源電圧を他の列または行の記憶
素子群の電源電圧と分離し、伝達ゲートがオン状態の記
憶素子群に印加する電源電圧のみを高くするものである
。

また、複数行・複数列の記憶素子を持つスタティック形
゛ト導体記憶装首を複数のブロックに分割し、ブロック
ごとに記憶素子の電源電圧を共通とし、他のブロックの
記憶素子の電源電圧と分離し、伝達ゲートがオン状態に
ある記憶素子を含むブロックの記憶素子の電源電圧のみ
を他のブロックの記憶素子の電源電圧より高くするもの
である。

（作　用） 上記の構成により、記憶素子群に印加する電源電圧が低
くなるので、リーク電流の低下によって待機時の消＃［
ｉ力が低下する。また、記憶素子群の伝達ゲートのゲー
ト電圧は高いので、伝達ゲートのビットラインに対する
電流駆動能力の低下が抑えられ、高速性を保つことがで
きる。

また、共通する伝達ゲートを持つ列あるいは行ごとの記
憶素子群に印加する電源電圧をそれぞれ分離し、伝達ゲ
ートがオン状態の記憶素子群に印加する電源電圧のみを
高くすることにより、若干の回路の複雑化はあるものの
、他の列あるいは行の記憶素子群の記憶素子の電源電圧
を低下させることができるため、記憶装置の速度を低下
させることなく、待機時の低消費電力化を図ることがで
きる。

また、分割されたブロックごとに記憶素子の電源電圧が
共通で、電源電圧が分離されているので、伝達ゲートが
オン状態の素子を含むブロックの電７ｆ！Ｘ電圧のみを
他のブロックの記憶素子の電源電圧より高くすることに
より、同様に若干の回路の複雑化はあるものの、選択さ
れたブロック以外の記憶素子の電源電圧を低下させるこ
とができるため、記憶装置の速度を低下させることなく
、待機時の低消費電力化を図ることができる。

（実施例） 本発明によるスタティック形半導体記憶装置の第１の実
施例を、第１図に示す回路図により説明する。

同図は、本発明によるスタティック形半導体記憶装置の
要部回路図で、データの入出力用端子１および２にそれ
ぞれ接続された２本のデータ線３および４の間に、２個
のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ８と称
す）５および６と、２個のＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯ８と称す）７および８とでそれぞれ２
個のＣＭＯ８を構成したフリップフロップ回路を配置し
。

ツレぞれのＣＭＯ８（ＰＭＯ８５とＮＭＯ３７、および
ＰＭＯ８６とＮＭＯ５８）のゲートと上記のデータ線３
および４とをそれぞれＮＭＯ３９および１０で接続し、
記憶素子を形成する。なお、上記のフリップフロップの
ＰＭＯ８５および６のソースは電源電圧端子１１に接続
し、ＮＭＯ３７および８のソースは接地する。また、上
記のフリップフロップを構成する一方のＣＭＯ３のドレ
インは、他方のゲートに交差するように接続する。

さらに、上記の伝達ゲート用の２個のＮＭＯＳ９および
１０のゲートは、ＰＭＯ５１２およびＮＭＯＳ１３で構
成されたインバータとして働＜　ＣＭＯＳのドレインに
接続されたワード線１４に並列に接続されている。なお
、ＰＭＯＳ１２のソースはインバ−タ電源端子１５に接
続され、ＮＭＯ８１３のソースは接地されている。また
、両者のゲートは、書込み・読出し用の信号入力端子１
６に接続されている。

なお、上記の電源電圧端子１１の電圧は３ｖ、インバー
タ電源端子１５の電圧は５ｖである。

このように構成されたスタティック形半導体記憶装置の
動作を説明する。

フリップフロップの電源電圧が低いので、待機時の消費
電力が抑えられるが、フリッププロップ回路のゲートに
かかる電圧が高いので、データ線３および４に対する電
流駆動能力の低下が抑えられ、従って、高速性が保たれ
る。

次に、本発明によるスタティック形半導体記憶装置の第
２の実施例を、第２図（ａ）および（ｂ）に示す回路図
により説明する。

第２図（ａ）は、第２の実施例の記憶素子群を示す要部
回路図で、第１図に示した第１の実施例と異なる点は、
第１の実施例が一対のデータ［３および４のみを代表と
して示したのに対し、第２の実施例では、二対のデータ
入出力用端子１７と１８および１９と２０にそれぞれ接
続された二対のデータ線２１と２２および２３と２４を
、複数列のデータ線対の代表として示した点と、第１の
実施例と同じく２個のＰＭＯ８５および６と、２個のＮ
ＭＯ８７および８とでそれぞれ２個のＣｕＯ２を構成し
たフリップフロップ回路、ならびにその入力用ゲートと
上記のデータ線２１および２２とを、それぞれＮＭＯ８
９および１０を介して接続した記憶素子を複数段並列に
接続し、さらに、各段のＣｕＯ２のゲートに接続された
ＮＭＯ８９および１０の各ゲートとワード線用接続端子
２５および２６とを、各段ごとにそれぞれ独立して並列
にワード線２７および２８で接続した点と、各段の記憶
素子を構成するＰＭＯ８５および６のソースとＴｆＬ源
電圧電圧用接続端子２９び３０とを、各段ごとにそれぞ
れ独立して接続した点である。

第２図（ｂ）は、電源電圧端子と上記のワード線用接続
端子２５および２６、ならびに電源電圧用接続端子２９
および３０とをつなぐ、記憶素子に書込み・読出しを行
うための回路図である。

回路全体の電源電圧端子３１は、高い電源電圧が供給さ
れ、これにＰＭＯ８３２および３個のＮＭ○Ｓ３３，３
４および３５が順次接続され、上記のＰＭ○Ｓ３２とＮ
ＭＯ８３３の中間から低電源電圧線３６が出ている。

上記の各段のワード線用接続端子２５または２６および
電源電圧用接続端子２９または３０の電圧を操作する信
号入力端子３７および３８が設けられているが、両者の
回路は同じなので、信号入力端子３７についてのみ記述
する。

上記の信号入力端子３７と前述のワード線用接続端子２
５は、２個のインバータ３９および４０を直列に接続さ
れている。上記の電源電圧用接続端子２９は、高い電源
電圧端子４１および上記の低電源電圧線３６と、それぞ
れＮＭＯ８４２および４３を介して接続されており、さ
らに、ＮＭＯ８４２および４３のゲートは、それぞれ信
号入力端子３７および上記のインバータ３９および４０
をつなぐ接続線の中間に接続されている。

このように構成されたスタティック形半導体記憶装置の
動作について説明する。

第２図（ｂ）において、記憶素子に情報を書込みまたは
読出すには、第２図（ａ）に示す上段の記憶素子群のワ
ード線２７と共通する記憶素子群の電源電圧を操作する
。まず、信号入力端子３７をアース電圧とすると、イン
バータ３９および４０を介して。

第２図（ａ）のワード線２７に接続するワード線用接続
端子２５はアース電圧となり、記憶素子の記憶情報はデ
ータ線２１と２２および２３と２４に伝わらない。

一方、第２図（ｂ）に示す電源電圧用接続端子２９は、
低電源電圧線３６に接続されたＮＭＯ８４２がオンの状
態となり、高い電源電圧端子４１に接続されたＮＭＯ８
４３がオフ状態となるので、低い電源電圧に固定され、
第２図（ａ）のワード線２７につながる記憶素子の消費
１ｔカを低く抑えられる。

次に、信号入力端子３７を電源電圧にすると、インバー
タ３９および４０を介して、第２図（ａ）のワード線２
７は高い１ｉ！源電圧となり、これにつながる記憶素子
の記憶情報をデータ線２１と２２および２３と２４に伝
えることになる。一方、ＮＭＯ８４２はオフの状態に、
また、ＮＭＯ３４３はオンの状態となるので、電源電圧
用接続端子２９は高い電源電圧に固定され、これにつな
がる記憶素子の電源駆動能力を高め、データ線２１と２
２および２３と２４へ速く記憶情報を伝える。

次に１本発明によるスタティック形半導体記憶装置の第
３の実施例を、第３図（ａ）および（ｂ）に示す回路図
により説明する。

第３図（、）および（ｂ）に示す第３の実施例が、第２
図（ａ）および（ｂ）に示した第２の実施例と異なる点
は、それぞれの（ａ）図に示すように、第２の実施例が
記憶素子群を各段ごとに構成したのに対し、第３の実施
例は２段ずつを一群とし、それぞれの段のワード線４４
．４５．４６および４７をワード線用接続端子４ｇ、　
４９．５０および５１に接続した点と。

それぞれ（ｂ）図に示すように、第２の実施例が、ワー
ド線２７および２８と、電源電圧の電圧の操作に各段そ
れぞれに信号入力端子３７および３８を設けたのに対し
、第３の実施例では、各群ごとの信号入力端子５２およ
び５３と、各群の第１段および第２段共通の信号入力端
子５４および５５を設けた点と、上記の共通の信号入力
端子５４および５５とワード線用接続端子４８および４
９とを、それぞれ直列に接続した２個ずつのインバータ
５６と５７および５８と５９を介して接続した点である
。その他は変わらないので、同じ構成部品には同一符号
を付して、その説明を省略する。

このように構成されたスタティック形半導体記憶装置の
動作について説明する。

第３図（ａ）において、記憶素子に情報を書込みまたは
読出すには、第３図（ｂ）に示す上２段で構成された記
憶素子群の信号入力端子５２．５４および５５の電圧を
操作する。なお、群の上段あるいは下段は、それぞれ信
号入力端子５２と５４あるいは信号入力端子５２と５５
を一組として操作すればよい。動作の詳細については、
第２の実施例と変わらないので、その説明は省略する。

（発明の効果） 以り説明したように９本発明によれば、記憶素子群のソ
ースの電源電圧は低く、伝達ゲートのゲート電圧は高い
ので、処理速度は変えずに低消費電力のスタティック形
半４体記憶装置が得られる。

また、記憶素子を各段あるいは複数段を一群としたブロ
ックに分割し、ブロックごとに記憶素子群の電源電圧を
共通とし、他のブロックの電源電圧と分離し、その素子
の伝達ゲートがオン状態になる素子を含むブロックの記
憶素子群の電源電圧のみを他のブロックより高くするこ
とにより、若干の回路の複雑化はあるものの、処理速度
は変えずに待機時の低消費電力化を図ることができる。

【図面の簡単な説明】

第１図は本発明によるスタティック形半導体記憶装置の
第１の実施例の要部回路図、第２図（ａ）および（ｂ）
ならびに第３図（ａ）および（ｂ）は、それぞれ本発明
による第２および第３の実施例のスタティック形半導体
記憶装置の回路図である。 １、２．１７．１８．１９．２０・・・データ入出力用
端子、　３　、４　、２１．２２．２３．２４・・・デ
ータ線、　５．６．１２．３２・・・ＰチャネルＭＯＳ
トランジスタ（ＰＭＯ８）、　　７，８，９゜１０、１
３．３３．３４．３５．４２．４３・・・ＮチャネルＭ
ＯＳトランジスタ（ＮＭＯ３）、　　１１．３１゜４１
・・・電源電圧端子、　＋４．２７．２８．４４．４５
゜４６、４７・・・ワード線、　１５・・・インバータ
電源端子、　１６．３７．３ｇ、　５２．５３．５４．
５５・・・信号入力端子、　２５．２６．４８．４９．
５０．５１・・・ワード線用接続端子、　２９．３０・
・・電源電圧用接続端子、　３６・・・低電源電圧線、
　３９゜４０、５６．５７．５８．５９・・・インバー
タ。 特許出願人　松下電器産業株式会社

Claims (3)

【特許請求の範囲】
1. （１）記憶素子の情報を伝達する伝達ゲートのゲート電
   圧が記憶素子内の電圧より高いことを特徴とするスタテ
   ィック形半導体記憶装置。
2. （２）複数行・複数列の記憶素子を持つスタティック形
   半導体記憶装置において、各行ごとに伝達ゲートのゲー
   ト電圧を共通にして、一行の記憶素子の電源電圧を他の
   行の記憶素子の電源電圧と分離し、選択される記憶素子
   のある行の電源電圧のみを他の行の記憶素子の電源電圧
   より高くすることを特徴とするスタティック形半導体記
   憶装置。
3. （３）複数行・複数列の記憶素子を持つスタティック形
   半導体記憶装置において、上記の記憶素子を複数のブロ
   ックに分割し、各ブロック内の記憶素子群の記憶素子の
   電源電圧を共通にして、他のブロック電源電圧と分離し
   、選択される記憶素子のあるブロックの記憶素子の電源
   電圧のみを他のブロックの記憶素子の電源電圧より高く
   することを特徴とするスタティック形半導体記憶装置。