KR100380022B1 - 반도체메모리장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 셀어레이 및 센스 증폭기가 설치되는 코아부와, 주변회로부를 포함하고, 제 1 전도형의 반도체 기판의 코아부에는 제 2 전도형 웰이 형성되고 제 2 전도형 웰에는 제 1 전도형 웰이 형성되며 주변회로부에는 제 2 전도형 웰이 형성된 트리플 웰 구조를 가진 반도체 메모리 장치에 있어서, 제 1 전도형 웰은 셀어레이의 억세스 트랜지스터가 형성되고 네가티브 웰 바이어스 전압이 인가되는 제 1 웰과, 센스 증폭기의 제 2 전도형 트랜지스터가 형성되고 억세스 트랜지스터의 문턱전압 보다 낮은 문턱전압을 갖도록 하는 바이어스 전압이 인가되는 제 2 웰을 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 센스 증폭기를 구성하는 트랜지스터의 웰 전압을 조절하여 센스동작속도를 향상시킬 수 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 트리플 웰 구조의 기판 바이어스 전압을 조절하여 동작속도를 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다.
DRAM과 같은 반도체 메모리 장치의 고집적화가 진행되어 감에 따라서 억세스트랜지스터희 아이솔레이션 공정, 소프트 에러율(SER : Soft Error Rate) 개선, 리프레쉬, 주변회로의 단채널효과를 개선하기 위하여 트리플 웰(Triple well)구조를 사용한다. 트리플 웰구조를 사용하는 경우에는 NMOS 트랜지스터의 기판인 P-웰의 기판전압을 통상 네가티브 전압(VBB)을 사용한다.
제 1 도에 도시한 바와 같이, 메모리 셀어레이의 억세스 트랜지스터의 P-웰 바이어스 전압은 VBB로 제어되어 억세스 트랜지스터의 문턱전압을 높게 하여 억세스 트랜지스터의 누설 전류를 줄여주고 주변 회로가 동작할 때 발생하는 노이즈에 의하여 리프레쉬가 취약해지는 것을 방지하여 준다. 그리고, 메모리 셀어레이와 셀에 저장되어 있는 데이타를 센싱하기 위한 수단인 센스 증폭기는 동일한 영역에 존재하므로 센스 증폭기를 구성하는 NNOS 트랜지스터의 기판도 메모리 셀어레이에 사용되는 동일한 p-웰을 사용하여 네가티브 전압인 VBB로 제어된다. 또한, 주변회로의 NMOS 트랜지스터의 기판 바이어스는 CMOS 기준전압(Vref)를 사용하는 경우에는 칩 외부에서 인가되는 네가티브 전압이 입력되었을 때 CMOS 기준전압발생기가 오동작하여 칩이 오동작하는 것을 방지하기 위하여 네가티브 전압이 사용된다.
이와같이 센스 증폭기에 존재하는 NMOS 트랜지스터의 기판 바이어스 전압을 네가티브 전압인 VBB를 사용하는 경우에 발생하는 문제점은 아래와 같다.
제 1 도에서 반도체 메모리 장치의 코아부의 센스 증폭기의 NMOS 트랜지스터의 기판은 VBB에 연결되고 메모리 셀어레이의 억세스 트랜지스터의 기판도 VBB에 연결된다. 제 2 도를 참조하여 센스 증폭기의 동작을 살펴보면, 먼저 워드라인이 구동되어 억세스 트랜지스터(T1)가 턴온된다. 이에, 셀(CE)에 저장되어 있던 데이타와 비트라인(BL)과의 전하 분할이 이루어져 셀(CE)의 데이타가 '0'인 경우 제 1 비트라인(BL)애는 VCC/2 - △V(Charge sharing 전압) 전위로 동작하고 제 2 비트라인(BLB)에는 기준 전압인 VCC/2로 유지된다.
전하 분할이 이루어진 후에 NMOS 트랜지스터(T2)를 턴온시키면 제 1 노드()는 천천히 접지레벨로 내려가게 된다. 제 1 비트라인(BL)에는 VCC/2 - △V(Chrage sharing 전압) 전위로 동작하고 제 2 비트라인(BLB)에는 기준 전압인 VCC/2로 유지되어 동작하고 있으므로 NMOS 트랜지스터(T3)의 게이트/소스간 전압(Vgs)이 점점 커지게 되고 NMOS 트랜지스터(T4)의 Vgs는 점점 작아지게 되어 NMOS 트랜지스터(T3)의 Vgs가 문턱전압보다 높아지게 되면 NMOS 트랜지스터(T3)가 턴온되어 제 1 비트라인(BL)을 접지레벨로 끌어 내리게 되고 NMOS 트랜지스터(T4)는 턴오프된다. 한편, PMOS 트랜지스터(T5)는 NMOS 트랜지스터(T3)가 동작을 하여 센싱을 하고 있는 도중에 턴온되어 제 2 노드(LA)에 VCC 전압이 인가되면 제 1 비트라인(BL)은 접지레벨로 내려가는 도중에 있으며 제 2 비트라인(BLB)은 VCC/2인 상태에 있으므로 NMOS 트랜지스터(T3)의 Vgs를 더 크게 높여 주면서 PMOS 트랜지스터(T7)를 턴온시키고 제 2 비트라인(BLB)를 VCC레벨로 끌어 올리고 PMOS 트랜지스터(T6)를 턴오프시켜 센싱동작이 이루어 진다.
이와 같이 동작되는 경우에 제 3 도에서 도시한 바와 같이 센스 증폭기의 NMOS 트랜지스터(T3, 74)의 문턱전압(Vth)이 0.5V인 경우와 1V인 경우에 동작 속도를 비교하여 보면, 문턱전압(Vth)이 0.5V 인 경우에는 동작 시간이 t1시간이 소요되지만 문턱전압(Vth)이 1V인 경우에는 동작 시간이 t2시간이 소요 되어 동작속도의 차이는 t2-t1시간만큼 차이를 보이게 된다.
즉, 문턱전압이 높은 경우에는 그만큼 센싱동작속도가 느려지게 되는 바, 종래에는 센스 증폭기의 NMOS 트랜지스터와 셀어레이와 억세스 트랜지스터를 동일한 웰에 형성하고 웰의 바이어스 전압을 네가티브 전압인 VBB로 사용하기 때문에 상대적으로 센스 증폭기의 NMOS 트랜지스터의 문턱전압이 높게 되어 센싱동작속도가 느려지는 문제점이 있었다.
본 발명의 목적은 이와같은 종래 기술의 문제점을 해결하기 위하여 억세스 트랜지스터가 형성되는 웰과 분리된 웰에 센스 증폭기의 NMOS 트랜지스터를 형성하고 바이어스 전압을 다르게 조절함으로써 센싱동작속도를 향상시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 셀어레이 및 센스 증폭기가 설치되는 코아부와, 주변회로부를 포함하고, 제 1 전도형의 반도체 기판의 코아부에는 제 2 전도형 웰이 형성되고 제 2 전도형 웰에는 제 1 전도형 웰이 형성되며 주변회로부에는 제 2 전도형 웰이 형성된 트리플 웰 구조를 가진 반도체 메모리 장치에 있어서, 제 1 전도형 웰은 셀어레이의 억세스 트랜지스터가 형성되고 네가티브 웰 바이어스 전압이 인가되는 제 1 웰과, 센스 증폭기의 제 2 전도형 트랜지스터가 형성되고 억세스 트랜지스터의 문턱전압 보다 낮은 문턱전압을 갖도록 하는 바이어스 전압이 인가되는 제 2 웰을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조항 본 발명을 보다 상세하게 설명하고자 한다.
제 4 도는 본 발명에 의한 트리플 웰 구조를 가진 반도체 메모리장치의 바람직한 일실시예를 나타낸다. 일실시예의 장치는 셀어레이 및 센스 증폭기가 설치되는 코아부(20)와, 주변회로부(30)를 포함한다. 제 1 전도형 , 즉 P형의 반도체 기판(10)의 코아부(20)에는 제 2 전도형, 즉 N형 웰(12)이 형성되고 N형 웰(12)에는 P형 웰(14, 15)이 형성되며 주변회로부(30)에는 N형 웰(16)이 형성된 트리플 웰 구조를 가진다.
P형 웰(14)에는 셀어레이(22)의 억세스 트랜지스터가 형성되고 네가티브 웰 바이어스 전압(VBB)이 인가된다.
P형 웰(15)애는 센스 증폭기(24)의 NMOS 트랜지스터가 형성되고 셀어레이(22)의 억세스 트랜지스터의 문턱전압 보다 낮은 문턱전압을 갖도록 하는 바이어스 전압, 예를들면, 접지전압(0V)이 인가된다.
즉, 일실시예에서는 억세스 트랜지스터가 형성되는 웰(14)과 분리된 웰(15)에 센스 증폭기의 NMOS 트랜지스터를 형성하고 웰(14)에는 VBB의 바이어스 전압을 인가하고 웰(15)에는 0V의 접지전압을 인가함으로서 센스 증폭기의 NMOS 트랜지스터의 문턱전압을 낮춤으로서 센싱동작속도를 빠르게 한다.
제 5 도는 본 발명에 의한 트리플 웰 구조를 가진 반도체 메모리장치의 바람직한 다른 실시예를 나타낸다. 다른 실시예는 상술한 일실시예와 구성은 동일하나 센스 증폭기(24)의 웰 바이어스 전압을 접지전압 보다 높게 함으로써 보다 속도를 향상시킬 수 있도록 기준전압 발생기(40)을 더 포함한다. 기준전압 발생기(40)에서 발생되는 전압은 접지전압보다는 높고 P형 웰(15)와 드레인/소스영역인 N+영역에 의하여 형성되는 PN 접합 다이오드의 빌트-인(Built in) 전압보다 낮은 전압을 의미한다. 왜냐하면 PN 접합 다이오드의 빌트-인 전압보다 높은 전압이 걸리게 되면 순방향 바이어스 동작이 이루어지게 되어 오동작되는 방지하기 위한 것이다.
이상과 같이 본 발명에서는 센스 중폭기의 NMOS 트랜지스터의 문턱전압을 낮추기 위하여 셀어레이의 억세스 트랜지스터가 형성되는 웰과 분리된 웰에 형성하고 웰 바이어스 전압을 기존의 VBB전압에서 접지전압 또는 기준전압으로 함으로써 즉, 기판 바이어스 전압의 조절에 의해 센싱동작속도를 향상시킬 수 있다.
제 1 도는 종래의 트리플 웰구조를 가진 반도체 메모리 장치를 설명하기 위한 도면.
제 2 도는 종래의 트리플 웰구조를 가진 반도체 메모리 장치의 메모리셀 및 센스 증폭기의 회로구성을 나타낸 도면.
제 3 도는 제 2 도의 회로동작을 설명하기 위한 타이밍도.
제 4 도는 본 발명에 의한 트리플 웰구조를 가진 반도체 메모리장치의 바람직한 일 실시예를 설명하기 위한 도면.
제 5 도는 본 발명에 의한 트리플 웰구조를 가진 반도체 메모리장치의 바람직한 다른 실시예를 설명하기 위한 도면.

Claims (3)

  1. 셀어레이 및 센스 증폭기가 설치되는 코아부와, 주변회로부를 포함하고, 제 1 전도형의 반도체 기판의 상기 코아부에는 제 2 전도형 웰이 형성되고 제 2 전도형 웰에는 제 1 전도형 웰이 형성되며 상기 주변회로부에는 제 2 전도형 웰이 형성된 트리플 웰 구조를 가진 반도체 메모리 장치에 있어서, 상기 제 1 전도형 웰은
    상기 셀어레이의 억세스 트랜지스터가 형성되고 네가티브 웰 바이어스 전압이 인가되는 제 1 웰과,
    상기 센스 증폭기의 제 2 전도형 트랜지스터가 형성되고 상기 억세스 트랜지스터의 문턱전압 보다 낮은 문턱전압을 갖도록 하는 바이어스 전압이 인가되는 제 2 웰을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 억세스 트랜지스터의 문턱전압 보다 낮은 문턱전압을 갖도록 하는 바이어스 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 억세스 트랜지스터의 문턱 전압 보다 낮은 문턱전압을 갖도록 하는 바이어스 전압은 접지전압 보다는 높고 접합 빌트-인(Built in)전압 보다 낮은 기준전압인 것을 특징으로 하는 반도체 메모리 장치.
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