KR101024148B1 - 반도체 메모리 소자 - Google Patents

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Abstract

센스 증폭기와 서브 워드라인용 N-웰을 서로 다르게 바이어싱하기 위해 셀 어레이 및 코어 영역을 P 형기판에 형성하고 주변 회로 영역은 상기 P형 기판 내의 딥 N-웰에 형성되고, 상기 셀 어레이 및 코어 영역은, 서브 워드라인용 N-웰; 서브 워드라인, 셀 어레이 및 센스 증폭기를 위한 P-웰; 및 센스 증폭기용 N-웰로 이루어지며, 상기 서브 워드라인용 N-웰은 제 1 전압을 바이어스로 사용하고 상기 P-웰은 제 2 전압을 바이어스로 사용하며 상기 센스 증폭기용 N-웰은 상기 제 1 전압보다 낮은 제 3 전압을 바이어스로 사용하는 반도체 메모리 소자가 개시된다.
디램, 웰, 센스 증폭기

Description

반도체 메모리 소자{Semiconductor memory device}
도 1 은 종래 기술에 따른 반도체 메모리 소자의 배치 구조를 나타내는 평면도이다.
도 2 는 도 1의 셀 및 코아의 웰 구조를 나타내는 평면도이다.
도 3 은 도 1의 구조를 적용한 디램의 웰 구조를 나타내는 단면도이다.
도 4 는 본 발명의 제 1 실시예에 따른 반도체 메모 소자의 셀 및 코아 부분의 배치 구조를 나타내는 평면도이다.
도 5 는 본 발명의 제 1 실시예를 적용한 디램의 웰 구조를 나타내는 단면도이다.
도 6 은 본 발명을 디램에 적용했을 때의 센스 증폭기 특성을 나타내는 파형도이다.
도 7 은 본 발명의 제 2 실시예에 따른 디램의 웰 구조를 나타내는 평면도이다.
도 8 은 본 발명의 제 3 실시예에 따른 디램의 웰 구조를 나타내는 평면도이다.
도 9 는 본 발명의 제 4 실시예에 따른 디램의 웰 구조를 나타내는 평면도이 다.
도 10 은 본 발명의 제 5 실시예에 따른 디램의 웰 구조를 나타내는 평면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 셀 어레이 및 코어 영역 200: 주변 회로 영역
20: 서브 워드라인용 N-웰 40: 센스 증폭기용 N-웰
300: P형 기판 30: P-웰
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 센스 증폭기의 센싱 스피드를 향상 시킬 수 있는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자는 크게 셀 영역, 코어 영역 및 주변 회로 영역으로 구분된다. 셀 영역에는 다수의 셀들이 배치되고, 코어 영역에는 서브 워드라인 드라이버 및 센스 증폭기가 배치된다. 이러한 반도체 메모리 소자의 배치 구조가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이 셀 어레이(MAT)사이에 센스 증폭기(SA)와 서브 워드라인(SWD)이 배치된다.
도 2에 도시된 바와 같이 셀 어레이(MAT)는 P-웰(P-WELL)에 형성되고, 센스 증폭기(SA) 및 서브워드라인 드라이버(SWD)는 N-웰(N-WELL) 및 P-웰(P-WELL)에 형성된다. 이러한 모든 웰은 딥 N 웰(Deep N-웰; DNW)로 감싸진다.
도 3은 상술한 구조를 적용한 디램의 셀 어레이 및 코아 영역의 웰 구성을 나타내는 단면도이다.
디램은 셀어레이 및 코어 영역(100)과 주변 회로 영역(200)으로 이루어진다. 이러한 셀 어레이 및 코어 영역(100)과 주변 회로 영역(200)은 P형 기판(300)에 형성된다.
셀 어레이 및 코어 영역(100)을 형성하기 위해서는 딥 N-웰(10)이 P 형 기판(300)내에 형성된다. 딥 N-웰(10)의 중앙에 셀 어레이를 위한 P-웰(30)이 형성된다. 셀 어레이용 P-웰(30)의 좌측에는 서브 워드 라인을 위한 N-웰(20)이 형성되고, 우측에는 센스 증폭기용 N-웰(40)이 형성된다.
주변 회로 영역(200)을 형성하기 위해 딥 N-웰(50)이 형성된다. 딥 N-웰(50) 내에 PMOS 트랜지스터용 N-웰(70)이 형성되고, NMOS를 위한 P-웰(80)이 형성된다. 또한 주변 회로 영역(200)의 형성을 위해 NMOS 트랜지스터용 P-웰(60)이 형성된다.
셀 어레이 및 코아 영역(100)의 P-웰(30)에는 셀 트랜지스터, 서브 워드라인용 NMOS 트랜지스터 및 센스 증폭기용 NMOS 트랜지스터가 형성된다. 서브 워드라인을 위한 N-웰(20)에는 PMOS 트랜지스터가 형성되고 센스 증폭기를 위한 N-웰(40)에도 PMOS 트랜지스터가 형성된다.
셀 어레이 및 코어 영역(100)에 있어서, P-웰(30)은 바이어스 전압으로 VBB를 사용하고, N-웰(20 및 40)은 바이어스 전압으로 VPP를 사용한다. N-웰(20 및 40)의 바이어스 전압은 PMOS 트랜지스터의 벡 바이어스(back bias)가 되고, P-웰(30)의 바이어스 전압은 NMOS 트랜지스터의 벡 바이어스가 된다.
기본적으로, 벡 바이어스는 MOS 트랜지스터의 문턱 전압을 결정하는데 중요한 역할을 한다. MOS 트랜지스터의 벡 바이어스의 절대치가 증가할수록 문턱 전압의 절대치 또한 증가하게 된다. 현재 MOS 트랜지스터의 사이즈가 점점 작아지면서 문턱 전압 조정을 위한 벡 바이어스의 역할이 점점 커지고 있다.
서브 워드라인용 N-웰은 워드라인에 VPP를 공급하기 위하여 벡 바이어스로 VPP를 사용하여야만 하지만, 센스 증폭기에서는 센싱 스피드를 향상시키기 위해 벡 바이어스를 VPP보다 낮은 전압(예를 들면 VDD 혹은 Vcore)을 사용하면 유리하다. 그러나 기본적으로 이 구조에서는 서브워드라인과 센스 증폭기가 웰에 의해 분리되지 않기 때문에 동일한 벡 바이어스를 사용할 수밖에 없다. 따라서 센스 증폭기의 성능 저하가 예상되나 어쩔 수 없이 센스 증폭기용 웰의 벡 바이어스로 VPP를 사용한다.
따라서 본 발명은 센스 증폭기 영역의 PMOS 트랜지스터의 벡 바이어스를 서브 워드라인 영역의 PMOS 트랜지스터의 벡 바이어스와 다르게 하여 상술한 단점을 해소할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상술한 단점을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 소자의 웰 구조는 센스 증폭기와 서브 워드라인용 N-웰을 서로 다르게 바이어싱하기 위해 셀 어레이 및 코어 영역을 P 형기판에 형성하고 주변 회로 영역은 상기 P형 기판 내의 딥 N-웰에 형성되고, 상기 셀 어레이 및 코어 영역은, 서브 워드라인용 N-웰; 서브 워드라인, 셀 어레이 및 센스 증폭기를 위한 P-웰; 및 센스 증폭기용 N-웰로 이루어지며, 상기 서브 워드라인용 N-웰은 제 1 전압을 바이어스로 사용하고 상기 P-웰은 제 2 전압을 바이어스로 사용하며 상기 센스 증폭기용 N-웰은 상기 제 1 전압보다 낮은 제 3 전압을 바이어스로 사용한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 4 는 본 발명의 제 1 실시예에 따른 반도체 메모 소자의 셀 및 코아 부분의 배치 구조를 나타내는 평면도이다.
P-형 기판(500)상에 셀 및 코어 영역을 위한 P-웰(401, 402, 403 및 404)이 배치된다. 셀 및 코어 영역을 위한 P-웰(401, 402)간에 서브 워드라인용 N-웰(405) 및 센스 증폭기용 P-웰(406)이 배치된다. 셀 및 코어 영역을 위한 P-웰(401, 403)간에 서브 워드라인용 N-웰(407) 및 센스 증폭기용 P-웰(408)이 배치된다. 셀 및 코어 영역을 위한 P-웰(403, 404)간에 서브 워드라인용 N-웰(412) 및 센스 증폭기용 P-웰(411)이 배치된다. 셀 및 코어 영역을 위한 P-웰(402, 404)간에 서브 워드라인용 N-웰(409) 및 센스 증폭기용 P-웰(410)이 배치된다.
도 5 는 상술한 본 발명의 제 1 실시예를 적용한 디램의 웰 구조를 나타내는 단면도이다.
셀 어레이 및 코어 영역(100)과 주변 회로 영역(200)이 P형 기판(300)에 형성된다.
셀 어레이를 위한 P-웰(30)이 셀 어레이 및 코어 영역(100)의 대략 중앙에 형성된다. 셀 어레이용 P-웰(30)의 일측에는 서브 워드 라인을 위한 N-웰(20)이 형성되고, 다른측에는 센스 증폭기용 N-웰(40)이 형성된다. 바람직하게는 셀 어레이 주변으로 워드라인이 지나가는 방향으로 서브워드라인을 위한 N-웰이 배치되고, 비트라인이 지나가는 방향으로 센스 증폭기를 위한 N-웰이 배치된다.
주변 회로 영역(200)을 형성하기 위해 딥 N-웰(90)이 형성된다. 딥 N-웰(90) 내에 PMOS 트랜지스터용 N-웰(70)이 형성되고, 그 일측 및 다른 측에 NMOS를 위한 P-웰(60 및 80)이 형성된다.
셀 어레이 및 코아 영역(100)의 P-웰(30)에는 셀 트랜지스터, 서브 워드라인용 NMOS 트랜지스터 및 센스 증폭기용 NMOS 트랜지스터가 형성된다. 서브 워드라인을 위한 N-웰(20)에는 PMOS 트랜지스터가 형성되고 센스 증폭기를 위한 N-웰(40)에도 PMOS 트랜지스터가 형성된다.
셀 어레이 및 코어 영역(100)에 있어서, P-웰(30)은 바이어스 전압으로 VBB를 사용하고, N-웰(20)은 바이어스 전압으로 VPP를 사용하는 반면에 센스 증폭기를 위한 N-웰(40)은 바이어스 전압으로 VDD를 사용한다. N-웰(20 및 40)의 바이어스 전압은 PMOS 트랜지스터의 벡 바이어스(back bias)가 되고, P-웰(30)의 바이어스 전압은 NMOS 트랜지스터의 벡 바이어스가 된다. P형 기판(300)에는 VBB가 공급된다. 주변 회로 영역(200)의 P-웰(60)은 VSS를 바이어스로 사용하고, N-웰(70)은 VDD를 바이어스로 사용하며 P-웰(80)은 VSS2를 바이어스로 사용한다.
이와 같이 센스 증폭기용 N-웰(40)의 바이어스 전압이 VPP 보다 낮은 VDD가 되므로 센스 증폭기용 PMOS 트랜지스터의 문턱 전압이 낮아지게 된다. 그러므로 PMOS 트랜지스터의 풀업(Pull-Up)이 빨라지게 된다.
도 6 은 본 발명을 디램에 적용했을 때의 센스 증폭기 특성을 나타내는 파형도이다.
도 6에 도시된 바와 같이 센스 증폭기용 PMOS 트랜지스터의 문턱 전압이 낮아지므로 인해 풀업이 빨라지게 된다(점선은 본 발명의 특성이고 실선은 종래 기술 임). 이는 디램의 동작중 중요한 tRCD를 빠르게 하는 효과를 가져온다.
도 7 은 본 발명의 제 2 실시예에 따른 디램의 웰 구조를 나타내는 평면도이다.
딥 P-웰(310)이 형성된 기판이 제공된다. 딥 N-웰(90)이 딥 P-웰(310) 내에 형성된다. 셀 어레이 및 코어 영역(100)은 딥 P-웰(310)에 형성되고, 주변 회로 영역(200)은 딥 N-웰(90)에 형성된다.
셀 어레이를 위한 P-웰(30)이 셀 어레이 및 코어 영역(100)의 대략 중앙에 형성된다. 셀 어레이용 P-웰(30)의 일측에는 서브 워드 라인을 위한 N-웰(20)이 형성되고, 다른 측에는 센스 증폭기용 N-웰(40)이 형성된다. 바람직하게는 셀 어레이 주변으로 워드라인이 지나가는 방향으로 서브워드라인을 위한 N-웰이 배치되고, 비트라인이 지나가는 방향으로 센스 증폭기를 위한 N-웰이 배치된다.
딥 N-웰(90) 내에 PMOS 트랜지스터용 N-웰(70)이 형성되고, 그 일측 및 다른 측에 NMOS를 위한 P-웰(60 및 80)이 형성된다.
셀 어레이 및 코아 영역(100)의 P-웰(30)에는 셀 트랜지스터, 서브 워드라인용 NMOS 트랜지스터 및 센스 증폭기용 NMOS 트랜지스터가 형성된다. 서브 워드라인을 위한 N-웰(20)에는 PMOS 트랜지스터가 형성되고 센스 증폭기를 위한 N-웰(40)에도 PMOS 트랜지스터가 형성된다.
셀 어레이 및 코어 영역(100)에 있어서, P-웰(30)은 바이어스 전압으로 VBB를 사용하고, N-웰(20)은 바이어스 전압으로 VPP를 사용하는 반면에 센스 증폭기를 위한 N-웰(40)은 바이어스 전압으로 VDD를 사용한다. N-웰(20 및 40)의 바이어스 전압은 PMOS 트랜지스터의 벡 바이어스(back bias)가 되고, P-웰(30)의 바이어스 전압은 NMOS 트랜지스터의 벡 바이어스가 된다. 딥 P-웰(310)에는 VBB를 바이어스로 사용한다. 주변 회로 영역(200)의 P-웰(60)은 VSS를 바이어스로 사용하고, N-웰(70)은 VDD를 바이어스로 사용하며 P-웰(80)은 VSS2를 바이어스로 사용한다.
제 2 실시예에서도 센스 증폭기용 N-웰(40)의 바이어스 전압이 VPP 보다 낮은 VDD가 되므로 센스 증폭기용 PMOS 트랜지스터의 문턱 전압이 낮아지게 된다. 그러므로 PMOS 트랜지스터의 풀업(Pull-Up)이 빨라지게 된다.
제 1 실시예와 비교해볼 때 제 2 실시예는 P형기판이 딥 P-웰로 바뀌어 있는 것을 확인할 수 있다. P형기판은 웰에 비해 상태가 불안할 수 있다. 웨이퍼의 농도는 아무라 잘 만든 것이라고 할 지라도 극소적인 지역에 생성되는 웰에 비해서는 균일도(Uniformity)와 디펙트(Defect)면에서 단점이 있을 수밖에 없기 때문이다. 따라서 직접적으로 MOS 트랜지스터에 영향을 주지는 못한다고 할지라도 미세한 데이터를 저장하고 있는 셀 영역의 P-웰을 P형기판이 아닌 딥 P-웰로 감싸 준다면 특성이 우수 해 질수도 있다. 또한 딥 P-웰은 마스크가 필요 없이 전체 웨이퍼에 임프랜트를 시행하여 생성되므로 상대적으로 비용이 저렴하다고 할 수 있다.
도 8 은 본 발명의 제 3 실시예에 따른 디램의 웰 구조를 나타내는 평면도이다.
딥 P-웰(330 및 340)이 N형 기판(320) 내에 서로 이격된 채로 형성된다. 셀 어레이 및 코어 영역(100)은 딥 P-웰(330)에 형성되고, 주변 회로 영역(200)은 딥 P-웰(340) 및 그 양측의 N형 기판(320)내에 형성된다.
셀 어레이를 위한 P-웰(30)이 셀 어레이 및 코어 영역(100)의 대략 중앙에 형성된다. 셀 어레이용 P-웰(30)의 일측에는 서브 워드 라인을 위한 N-웰(20)이 형성되고, 다른 측에는 센스 증폭기용 N-웰(40)이 형성된다. 바람직하게는 셀 어레이 주변으로 워드라인이 지나가는 방향으로 서브워드라인을 위한 N-웰이 배치되고, 비트라인이 지나가는 방향으로 센스 증폭기를 위한 N-웰이 배치된다.
주변 회로 영역(200)의 딥 P-웰(340) 내에 PMOS 트랜지스터용 N-웰(70)이 형성되고, 그 일측에 NMOS 트랜지스터를 위한 P-웰(80)이 형성된다. 또한 주변 회로 영역(200)의 딥 P-웰(340)의 일측 및 다른 측의 N형 기판(320)내에 NMOS 트랜지스터를 위한 P-웰(60) 및 PMOS 트랜지스터를 위한 N-웰(335)이 형성된다.
셀 어레이 및 코아 영역(100)의 P-웰(30)에는 셀 트랜지스터, 서브 워드라인용 NMOS 트랜지스터 및 센스 증폭기용 NMOS 트랜지스터가 형성된다. 서브 워드라인을 위한 N-웰(20)에는 PMOS 트랜지스터가 형성되고 센스 증폭기를 위한 N-웰(40)에도 PMOS 트랜지스터가 형성된다.
셀 어레이 및 코어 영역(100)에 있어서, P-웰(30)은 바이어스 전압으로 VBB를 사용하고, N-웰(20)은 바이어스 전압으로 VPP를 사용하는 반면에 센스 증폭기를 위한 N-웰(40)은 바이어스 전압으로 VDD를 사용한다. N-웰(20 및 40)의 바이어스 전압은 PMOS 트랜지스터의 벡 바이어스(back bias)가 되고, P-웰(30)의 바이어스 전압은 NMOS 트랜지스터의 벡 바이어스가 된다. 딥 P-웰(330)에는 VBB를 바이어스로 사용한다. 또한, N형 기판((320)에는 VDD2를 바이어스로 사용한다. 주변 회로 영역(200)에 있어서, N형 기판(320)상에 형성된 P-웰(60)은 VSS를 바이어스로 사용 하고 N-웰(335)은 VDD2를 바이어스로 사용한다. 또한 딥 P-웰(340)내에 형성된 N-웰(70)에서는 VDD를 바이어스로 사용하고, P-웰(80)에서는VSS2를 바이어스로 사용한다.
제 3 실시예서는 제 1 실시예서에서 사용하던 P형 기판 대신에 N형 기판을 사용하고 딥 N-웰이 아닌 딥 P-웰을 사용한다. 이 경우에는 딥 N-웰이 딥 P-웰로 바뀌고 P형기판이 N형 기판으로 바뀌는 것이므로 공정의 추가가 없다고 할 수 있다. 따라서 공정 비용의 증가가 없으면서 센스 증폭기의 성능을 향상시킨다.
또한, 도 8에서 보는 바와 같이 주변 회로 영역에서도 PMOS 트랜지스터의 벡 바이어스를 두가지 이상으로 사용할 수 있는 장점이 생긴다.
현재, 디램은 점점 작아지면서 표면 채널(surface channel)을 사용하는 NMOS 트랜지스터에 비하여 버리드 채널을 사용하는 PMOS트랜지스터는 점점 더 콘트롤하기 어려워져 가고 있다. 따라서 PMOS 트랜지스터의 경우도 표면 채널을 사용할 필요성이 제기되고, 이는 공정 스텝의 증가에 따른 비용의 증가로 이어진다. 그러나 이구조에서는 PMOS 트랜지스터의 바이어스를 두가지 이상으로 사용할 수 있으므로 벡 바이어스 효과(back bias effect)를 이용하여 PMOS 트랜지스터의 제어를 용이하게 할 수 있다.
도 9 는 본 발명의 제 4 실시예에 따른 디램의 웰 구조를 나타내는 평면도이다.
제 4 실시예는 제 3 실시예와 비교해 볼 때 N형 기판이 딥 N-웰(350)로 변경된 것을 제외하고는 제 3 실시예와 동일하다. 이는 앞서 설명한 것처럼 상대적으로 안정적인 웰로 기판을 대체하는 것이다. 또한, 이때에는 기판의 상태가 N형 인지 P형인지 구분할 필요가 없다. 이 공정 또한 전체 웨이퍼에 마스크 없이 임플랜트를 시행하여 생성되는 공정이므로 상대적으로 비용이 저렴한 공정이라 할 수 있다.
도 10 은 본 발명의 제 5 실시예에 따른 디램의 웰 구조를 나타내는 평면도이다.
딥 N-웰(370 및 380)이 P형 기판(390) 내에 서로 이격된 채로 형성된다. 셀 어레이 및 코어 영역(100)은 딥 N-웰(370)에 형성되고, 주변 회로 영역(200)은 딥 N-웰(380) 및 그 좌측의 P형 기판(390)내에 형성된다.
셀 어레이를 위한 P-웰(30)이 셀 어레이 및 코어 영역(100)의 대략 중앙에 형성된다. 셀 어레이용 P-웰(30)의 일측에는 서브 워드 라인을 위한 N-웰(20)이 형성되고, 다른 측에는 센스 증폭기용 N-웰(40)이 형성된다. 또한, 센스 증폭기용 N-웰(40)하부에 센스 증폭기의 N-웰과 서브 워드라인용 N-웰을 분리하기 위해 P-웰(360)이 형성된다. 주변 회로 영역(200)의 딥 N-웰(380) 내에 PMOS 트랜지스터용 N-웰(70)이 형성되고, 그 일측에 NMOS 트랜지스터를 위한 P-웰(80)이 형성된다. 또한 주변 회로 영역(200)의 딥 P-웰(340)의 일측의 P형 기판(390)내에 NMOS 트랜지스터를 위한 P-웰(60)이 형성된다.
셀 어레이 및 코아 영역(100)의 P-웰(30)에는 셀 트랜지스터, 서브 워드라인용 NMOS 트랜지스터 및 센스 증폭기용 NMOS 트랜지스터가 형성된다. 서브 워드라인을 위한 N-웰(20)에는 PMOS 트랜지스터가 형성되고 센스 증폭기를 위한 N-웰(40)에도 PMOS 트랜지스터가 형성된다.
셀 어레이 및 코어 영역(100)에 있어서, P-웰(30)은 바이어스 전압으로 VBB를 사용하고, N-웰(20)은 바이어스 전압으로 VPP를 사용하는 반면에 센스 증폭기를 위한 N-웰(40)은 바이어스 전압으로 VDD를 사용한다. N-웰(20 및 40)의 바이어스 전압은 PMOS 트랜지스터의 벡 바이어스(back bias)가 되고, P-웰(30)의 바이어스 전압은 NMOS 트랜지스터의 벡 바이어스가 된다. 딥 N-웰(370)은 VPP를 바이어스로 사용한다. 또한, P형 기판((390)은 VDD2를 바이어스로 사용한다. 주변 회로 영역(200)에 있어서, P형 기판(390)내에 형성된 P-웰(60)은 VSS를 바이어스로 사용하고 딥 N-웰(380)내에 형성된 N-웰(70)에서는 VDD를 바이어스로 사용하고, P-웰(80)에서는VSS2를 바이어스로 사용한다. P형기판(390)은 VSS를 바이어스로 사용한다.
제 5 실시예에서는 센스 증폭기의 N-웰과 서브 워드 라인의 N-웰을 분리하기 위해 P-웰(360)이 추가되었다. 즉, 이 구조는 현재의 웰 구조에 변화를 최소한으로 하면서 센스 증폭기의 N-웰 바이어스를 서브 워드 라인의 N-웰 바이어스와 다르게 할 수 있는 장점이 있다.
그러나 P-웰(360)을 만들기 위해 마스크 공정 1 스텝의 추가와 임플래트 공정 1 스텝의 추가가 필요하다. 이는 다른 실시예에서 보여주는 임플래트 공정만의 추가와 비교할 때 비용이 증가하는 단점이 있으나 웰 마스크 공정은 다른 마스크 공정들과는 다르게 비용이 저렴한 공정이므로 큰 비용의 증가는 없다고 판단된다.
한편, VDD는 통상 전원 전압을, VSS는 접지 전압을, VBB는 VSS 전압을, VPP는 VDD 보다 높은 전압을 의미한다. VSS2는 VSS를 변화시킨 전압이며, VDD2는 VDD 전압을 변화시킨 전압이다.
기존 대램의 셀 어레이와 코아의 웰 구조에서는 센스 증폭기의 N-웰과 서브 워드라인의 N-웰이 모두 딥 N-웰로 감싸져 있어어서 웰 분리가 될 수 없었다. 따라서 서브 워드라인에서 워드라인에 VPP를 공급해야 하기 때문에 센스 증폭기와 서브 워드라인의 N-웰에 모두 VPP를 바이어싱한다. 그러나 센스 증폭기의 N-웰에서는 VPP가 아닌, VPP보다 낮은 전압인 VDD 혹은 VCORE를 바이어싱하면 센스 증폭기의 PMOS 트랜지스터의 문턱 전압이 낮아져 tRCD를 향상시킬 수 있다.
따라서 본 발명에 의하면 셀 어레이와 코어 영역에서 서브 워드라인과 센스 증폭기의 N-웰 바이어스를 다르게 할 수 있으면서 비용의 증가를 감소시킨 웰 구조의 제조가 가능하다.또한, 디램이 점점 작아지면서 표면 채널을 사용하는 NMOS 트랜지스터에 비하여 버리드 채널을 사용하는 PMOS 트랜지스터는 점점 콘트롤하기 어려워진다. 따라서 PMOS 트랜지스터의 경우도 표면 채널을 사용할 필요성이 제기되고, 이는 공정 스텝의 증가에 따른 비용의 증가로 이어진다. 그러나 본 발명의 제 3 실시예와 제 4 실시예에 의하면 벡 바이어스 효과를 이용하여 PMOS 트랜지스터의 콘트롤이 용이해지는 장점이 있다.

Claims (12)

  1. 센스 증폭기와 서브 워드라인용 N-웰을 서로 다르게 바이어싱하기 위해 셀 어레이 및 코어 영역을 P 형기판에 형성하고 주변 회로 영역은 상기 P형 기판 내의 딥 N-웰에 형성되고,
    상기 셀 어레이 및 코어 영역은,
    서브 워드라인용 N-웰;
    서브 워드라인, 셀 어레이 및 센스 증폭기를 위한 P-웰; 및
    센스 증폭기용 N-웰로 이루어지며
    상기 서브 워드라인용 N-웰은 제 1 전압을 바이어스로 사용하고 상기 P-웰은 제 2 전압을 바이어스로 사용하며 상기 센스 증폭기용 N-웰은 상기 제 1 전압보다 낮은 제 3 전압을 바이어스로 사용하는 반도체 메모리 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 주변 회로 영역은 NMOS 트랜지스터를 위한 제 1 P-웰;
    PMOS 트랜지스터를 위한 N-웰; 및
    NMOS 트랜지스터를 위한 제 2 P-웰로 이루어지며 상기 제 1 P-웰은 VSS를 바이어스로 사용하고, 상기 N-웰은 VDD를 바이어스로 사용하며 상기 제 2 P-웰은 VSS2를 바이어스로 사용하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 P형 기판은 VBB를 바이어스로 사용하는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 딥 N-웰은 VDD를 바이어스로 사용하는 반도체 메모리 소자.
  6. 센스 증폭기와 서브 워드라인용 N-웰을 서로 다르게 바이어싱하기 위해 셀 어레이 및 코어 영역을 딥 P-웰에 형성하고 주변 회로 영역은 상기 딥 P-웰 내의 딥 N-웰 내에 형성되고,
    상기 셀 어레이 및 코어 영역은,
    서브 워드라인용 N-웰;
    서브 워드라인, 셀 어레이 및 센스 증폭기를 위한 P-웰; 및
    센스 증폭기용 N-웰로 이루어지며
    상기 서브 워드라인용 N-웰은 제 1 전압을 바이어스로 사용하고 상기 P-웰은 제 2 전압을 바이어스로 사용하며 상기 센스 증폭기용 N-웰은 상기 제 1 전압보다 낮은 제 3 전압을 바이어스로 사용하는 반도체 메모리 소자
  7. 센스 증폭기와 서브 워드라인용 N-웰을 서로 다르게 바이어싱하기 위해 셀 어레이 및 코어 영역을 N 형 기판 내의 제 1 딥 P-웰에 형성하고 주변 회로 영역은 상기 N 형 기판과 상기 N 형 기판내의 제 2 딥 P-웰 내에 형성되고,
    상기 셀 어레이 및 코어 영역은,
    서브 워드라인용 N-웰;
    서브 워드라인, 셀 어레이 및 센스 증폭기를 위한 P-웰; 및
    센스 증폭기용 N-웰로 이루어지며
    상기 서브 워드라인용 N-웰은 제 1 전압을 바이어스로 사용하고 상기 P-웰은 제 2 전압을 바이어스로 사용하며 상기 센스 증폭기용 N-웰은 상기 제 1 전압보다 낮은 제 3 전압을 바이어스로 사용하는 반도체 메모리 소자
  8. 삭제
  9. 제 7 항에 있어서,
    상기 주변 회로 영역은 NMOS 트랜지스터를 위해 상기 N형 기판 내에 형성된 제 1 P-웰;
    상기 제 2 딥 P-웰 내에 형성되며 PMOS 트랜지스터를 위한 제 1 N-웰;
    상기 제 2 딥 P-웰 내에 형성되며 NMOS 트랜지스터를 위한 제 2 P-웰;
    상기 N형 기판 내에 형성되며 PMOS 트랜지스터를 위한 제 2 N-웰로 이루어지며 상기 제 1 P-웰은 VSS를 바이어스로 사용하고, 상기 제 1 N-웰은 VDD를 바이어스로 사용하고, 상기 제 2 P-웰은 VSS2를 바이어스로 사용하며 상기 제 2 N-웰은 VDD2를 바이어스로 사용하는 반도체 메모리 소자.
  10. 제 7 항에 있어서,
    상기 N형 기판은 VDD2를 바이어스로 사용하는 반도체 메모리 소자.
  11. 제 7 항에 있어서, 상기 제 1 딥 P-웰은 VBB를 바이어스로 사용하고 상기 제 2 딥 P-웰은 VSS2를 바이어스로 사용하는 반도체 메모리 소자.
  12. 센스 증폭기와 서브 워드라인용 N-웰을 서로 다르게 바이어싱하기 위해 셀 어레이 및 코어 영역을 P 형 기판 내의 제 1 딥 N-웰에 형성하고 주변 회로 영역은 상기 P 형 기판과 상기 P 형 기판내의 제 2 딥 N-웰 내에 형성되고,
    상기 셀 어레이 및 코어 영역은,
    서브 워드라인용 N-웰;
    서브 워드라인, 셀 어레이 및 센스 증폭기를 위한 P-웰; 및
    센스 증폭기용 N-웰로 이루어지며
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