KR20000047592A - 반도체 기억장치 - Google Patents

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고가도루
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아끼구사 나오유끼
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Abstract

본 발명은 컬렉터가 접지되는 PNP 트랜지스터를 주변회로에 갖고, 메모리셀의 누설특성을 개선하는 것을 과제로 한다.
본 발명의 반도체 기억장치는 P형의 반도체 기판의 표면에 형성된 P형의 제1 웰영역 내에 메모리셀 트랜지스터를 설치하고, 그 P형의 제1 웰영역과 P형의 기판을 백바이어스 전위로 유지한다. 또한, 높은 에너지에 의해 N형의 불순물을 주입하여 형성하는 N형의 레트로그레이드 영역을 이용하여, 보다 깊은 N형의 제2 웰영역을 형성하며, 또한 그 N형의 제2 웰영역 내에 P형의 제3 웰영역을 형성한다. 그리고 N형의 제2 웰영역 내에 형성한 P형 이미터 영역과, N형의 제2 웰영역과, P형의 제3 웰영역으로 횡방향의 PNP 트랜지스터를 구성한다. 컬렉터 영역이 되는 P형의 제3 웰영역은 접지전위로 유지된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 다이나믹램(DRAM) 등의 반도체 기억장치에 관한 것으로서, 컬렉터 접지의 트랜지스터를 가짐과 동시에 메모리셀의 전하누설 특성을 향상시킨 반도체 기억장치에 관한 것이다.
셀 트랜지스터와 셀 커패시터로 된 메모리셀을 갖는 다이나믹램은, 대용량의 고속 메모리로서 널리 이용되고 있다. 이러한 반도체 기억장치는, 반도체 기판의 표면에 복수의 메모리셀이 형성된 메모리셀 영역과, 그 주변회로가 형성된 영역을 가진다. 메모리셀 영역에는 비트선(bit line)과 워드선(word line)에 접속된 MOS형의 셀 트랜지스터와, 그것에 접속되는 셀 커패시터가 설치된다. 또 주변회로 형성영역에는 CMOS회로와 PNP형의 바이폴라 트랜지스터를 이용한 기준전압 발생회로 등이 설치된다.
주변회로로서 CMOS회로를 설치하기 위해서는, 예를 들어 P형의 반도체 기판에 P형 웰영역과 N형 웰영역이 형성되고, 각각의 웰영역에 N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터가 설치된다. 또 메모리셀 영역은 셀 트랜지스터의 임계치전압을 높여서 오프상태의 누설전류를 적게 하고, 또 소오스 또는 드레인 영역으로부터 채널 영역으로의 누설전류를 적게 하기 위하여 채널 영역에 접지전위보다도 낮은 백바이어스 전압(back bias voltage)을 인가한다. 따라서 메모리셀 영역은 주변회로가 형성되는 웰영역으로부터 분리된 다른 P형 웰영역에 형성되고, 그 P형 웰영역에 백바이어스 전압이 인가된다.
도 1은 종래의 반도체 기억장치의 구성을 도시한 단면도이다. 이 종래예는 P형의 반도체 기판(10) 내에 P형 웰영역(P-WellA)과, N형 웰영역(N-WellB)이 형성된다. 이 웰영역에는 도시되지는 않지만, 각각 N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터가 설치된다. 또 N형의 웰영역(N-WellB) 내에 P형의 이미터 영역(12)과 N형의 베이스 콘택트 영역(13)을 P형의 웰영역(P-WellA)에 근접하여 형성하고, P형의 웰영역(P-WellA) 내에 P형의 컬렉터 콘택트 영역을 형성하여, 횡방향의 PNP 트랜지스터가 설치된다. 이러한 횡방향의 PNP 트랜지스터는 후술하는 바와 같이 기준전압 발생회로에 이용된다. 이 경우 컬렉터 콘택트 영역(14)은 접지전위에 접속되고, 그 결과 P형의 기판(10)도 접지전위로 유지된다.
메모리셀 영역이 되는 P형 웰영역(P-WellC)은 N형의 웰영역(N-WellB) 내에 형성되고, P형의 기판(10)으로부터 상기적으로 분리된다. 그것에 의해 P형의 웰영역(P-WellC)은 전술한 바와 같이 접지전위보다도 낮은 백바이어스 전위(VBB)로 유지된다. P형의 웰영역(P-WellC) 내에는 셀 트랜지스터(Tc)의 드레인 영역(15)과 소오스 영역(16)이 형성되고, 백바이어스용 콘택트 영역(17)을 개재하여 P형 웰영역(P-WellC)에 백바이어스 전위(VBB)가 인가된다. 셀 트랜지스터(Tc)의 소오스 영역(16)에는 셀 커패시터(Qc)가 접속된다.
도 1에 도시한 종래의 구조에서는 메모리셀이 설치되는 P형 웰영역(P-WellC)이, N형 웰영역(N-WellB) 내에 이온주입법과 열확산법에 의해 형성된다. 따라서 P형 웰영역(P-WellC) 내의 불순물 농도를 그다지 높게 할 수가 없다. 그 때문에 N형의 소오스 영역(16)과 P형 웰영역(P-WellC) 사이의 PN 접합의 에너지 장벽을 그다지 높게 하는 것이 불가능하므로, 누설전류 발생을 억제할 수 없다.
메모리셀이 정보를 기억하는 것은 셀 커패시터(Qc)에 축적한 전하의 유무로 이루어진다. 따라서 전술한 소오스 영역(16)과 P형 웰영역(P-WellC) 사이의 누설전류는 리프레시(refresh)시의 기억정보의 소실(消失)을 초래하므로, 이를 방지하기 위해서는 리프레시 사이클을 짧게 할 필요가 생긴다.
그래서, 본 발명의 목적은 메모리셀의 누설특성을 높게 한 반도체 기억장치를 제공하는 것이다.
또한 본 발명의 목적은 컬렉터가 접지되는 PNP 트랜지스터를 주변회로에 가지며, 메모리셀의 누설특성을 개선한 반도체 기억장치의 신규의 구성을 제공하는 것이다.
도 1은 종래의 반도체 장치의 단면도.
도 2는 본 발명의 실시예의 반도체 장치의 단면도.
도 3은 도 2에 대응하는 평면도.
도 4는 실시예의 바이폴라 트랜지스터를 이용한 기준전위 발생회로를 도시한 도면.
도 5는 본 실시예의 반도체 기억장치의 제조공정을 도시한 단면도.
도 6은 도 5에 대응하는 평면도.
[부호의 설명]
10 : 반도체 기판 P-WellA : P형의 제1 웰영역
N-Rwell: N형의 레트로그레이드 영역
N-WellB, N-WellC : N형의 제2 웰영역
P-WellD : P형의 제3 웰영역 12 : 이미터 영역
13 : 베이스 콘택트 영역 14 : 컬렉터 콘택트 영역
15 : 드레인 영역 16 : 소오스 영역
Tc : 셀 트랜지스터 VBB: 백바이어스 전압
전술한 목적을 달성하기 위하여 본 발명의 반도체 기억장치는 P형의 반도체 기판의 표면에 형성된 P형의 제1 웰영역 내에 메모리셀 트랜지스터를 설치하고, 그 P형의 제1 웰영역과 P형 기판을 백바이어스 전위로 유지한다. 또한 높은 에너지에 의해 N형의 불순물을 주입하여 형성하는 N형 레트로그레이드(retrograde) 영역을 이용하여, 보다 깊은 N형의 제2 웰영역을 형성하고, 또한 그 N형의 제2 웰영역 내에 P형의 제3 웰영역을 형성한다. 그리고 N형의 제2 웰영역내에 형성한 P형 이미터 영역과, N형의 제2 웰영역과, P형의 제3 웰영역으로 횡방향의 PNP 트랜지스터를 구성한다. 컬렉터 영역이 되는 P형의 제3 웰영역은 접지전위로 유지된다.
전술한 구성으로 함으로써, 메모리셀 영역이 되는 P형의 제1 웰영역은 종래와 같이 다른 N형의 웰영역 내에 형성하는 구성이 아니므로, 충분히 고농도로 형성할 수 있어서, 셀 트랜지스터의 접합 누설전류를 낮게 억제하는 것이 가능하다. 또 보다 깊은 N형의 제2 웰영역은 높은 에너지에 의해 N형 불순물을 주입하는 기술로 실현되므로, 고온의 어닐링 처리를 필요로 하지 않고, 대구경(大口徑)의 반도체 웨이퍼를 이용할 수 있어서, 제조 단가를 낮추는 것이 가능하다. 그래서 PNP 트랜지스터의 컬렉터의 P형 웰영역을 기판으로부터 분리하여, 접지전위로 유지하는 것이 가능하다.
전술한 목적을 달성하기 위하여, 본 발명은 비트선 및 워드선에 접속된 셀 트랜지스터와 이것에 접속된 셀 커패시터를 포함하는 메모리셀과, 적어도 컬렉터가 접지된 PNP 트랜지스터를 갖는 반도체 기억장치에 있어서,
P형의 반도체 기판과,
상기 반도체 기판의 표면에 형성된 P형의 제1 웰영역과,
상기 반도체 기판의 표면에, 상기 제1의 웰영역에 인접하여 형성되고, 상기 제1 웰영역보다도 깊은 N형의 제2 웰영역과,
상기 제2 웰영역 내에 형성되고, 접지전위에 접속된 P형의 제3 웰영역과,
상기 제2 웰영역 내에, 상기 P형의 제3 웰영역과 소정의 거리로 떨어져 형성된 P형 이미터 영역을 가지고,
상기 제1 웰영역이 상기 접지전위보다 낮은 백바이어스 전위에 접속되고, 상기 제1 웰영역 내에 상기 셀 트랜지스터가 설치되며,
상기 P형의 제3 웰영역, 상기 P형 이미터 영역 및 상기 N형의 제2 웰영역으로 상기 PNP 트랜지스터가 구성되는 것을 특징으로 한다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 2는 본 발명의 실시예의 반도체장치의 단면도이다. 또 도 3은 도 2에 대응하는 평면도이다. 도 3 중에 도시한 X-X 부분의 단면도가 도 2에 도시되어 있다. 본 실시예에서는 P형 기판(10)의 표면에 P형의 제1 웰영역(P-WellA)가 형성되고, 이 웰영역 내에 메모리셀이 형성된다. 즉, P형의 제1 웰영역(P-WellA) 내에 셀 트랜지스터(Tc)의 N형의 드레인 영역(15), 소오스 영역(16)이 형성되고, 접지전위보다 낮은 백바이어스 전압(VBB)이 P형 콘택트 영역(17)을 개재하여 P형의 제1 웰영역(P-WellA)에 접속된다. 따라서 P형 기판(10)도 백바이어스 전압으로 유지된다. 이 P형의 제1 웰영역(P-WellA)은 P형 기판(10)의 표면에 통상의 주입에너지에 의한 이온주입법에 의해 형성되고, 그 불순물 농도를 충분히 높일 수 있고, 소오스 영역(16)과 채널 영역이 되는 제1 웰영역(P-WellA)과의 사이의 PN 접합 장벽을 충분히 높일 수 있어서, 접합 누설전류를 작게 억제하는 것이 가능하다.
또한, 셀 트랜지스터(TC)의 게이트는 워드선(WL)에 접속되고, 소오스 영역(16)에는 셀 커패시터(Qc)가 접속되며, 드레인 영역(16)은 비트선(BL)에 접속된다.
메모리셀 영역 이외의 주변회로는 N형의 제2 웰영역(N-WellB, C) 내와, 그 제2 웰영역 내에 형성되는 P형의 제3 웰영역(P-WellD) 내에 형성된다. 도 2, 3에는, 제2 웰영역과 제3 웰영역을 이용하여 횡형의 PNP형의 바이폴라 트랜지스터가 도시된다. 도 2, 3의 예에서는, N형의 제2 웰영역(N-WellB, C)이 직사각형의 P형의 제3 웰영역(P-WellD)에 의해 웰영역(N-WellB)과 웰영역(N-WellC)으로 분리된다. 그리고 기판(10) 내의 깊은 위치에 매설된 N형의 레트로그레이드 영역(N-Rwell)에 의해, 분리된 웰영역(N-WellB)와 웰영역(N-WellD)이 이어져서, P형의 제1 웰영역(P-WellA)보다도 깊은 N형의 제2 웰영역이 형성된다.
따라서, 보다 깊은 N형의 제2 웰영역 내에 그것보다 옅은 P형의 제3 웰영역(P-WellD)이 형성된 구성으로 된다. 중앙의 N형의 웰영역(N-WellC) 내에는 횡방향 바이폴라 트랜지스터의 P형 이미터 영역(12)과, N형 베이스 콘택트 영역(13)이 형성된다. 또 P형의 제3 웰영역(P-WellD) 내에 컬렉터 콘택트 영역(14)이 형성되고, 베이스와 함께 접지전위(GND)에 접속된다. 따라서 P형의 제3 웰영역(P-WellD)은 접지전위로 유지된다. 다만, 이 제3 웰영역(P-WellD)은 N형 웰영역(N-WellB)과 N형의 레트로그레이드 영역(N-Rwell)을 개재하여, P형의 기판(10)과 전기적으로 분리된다.
도 2와 도 3에는 도시되어 있지 않지만, N형의 제2 웰영역(N-WellB, C) 내에는 주변회로의 P채널 트랜지스터가 설치되고, P형의 제3 웰영역(P-WellD) 내에는 주변회로의 N채널 트랜지스터가 설치된다.
도 4는 실시예의 바이폴라 트랜지스터를 이용한 기준전위 발생회로를 도시한 도면이다. 베이스와 컬렉터가 각각 접지전위에 접속된 PNP 트랜지스터(Q01, Q02, Q03)와, 저항(R1, R2)과, P채널 트랜지스터(P1∼P6) 및 N채널 트랜지스터(N7, N8)를 갖는다. 그리고 저항(R1)과 P채널 트랜지스터(P2)의 접속점에 일정한 기준전압(Vref)이 생성된다. 이 기준전압 발생회로는 PNP 트랜지스터의 베이스, 이미터 사이의 밴드갭 전압(VBE)를 이용하여 생성되는 일정 전압에 따라서, 트랜지스터(P3∼P6) 등의 전류미러회로에 의해 일정 전류를 생성한다. 그리고 그 생성된 전류가 트랜지스터(P1, P2)를 통하여 저항(R1)으로 흘러서, 출력단에 일정한 기준전압(Vref)이 생성된다. 이 기준전압(Vref)은, 예를 들어 입력버퍼의 기준전위로서 이용된다.
도 4 중의 PNP 트랜지스터는 도 2, 도 3에 도시한 횡방향의 PNP 트랜지스터에 대응한다. 또한 도 4 중의 P채널 트랜지스터나 N채널 트랜지스터는 메모리의 주변회로 영역 내에 있는 N형의 제2 웰영역(N-WellB) 및 P형의 제3 웰영역(P-WellD) 내에 각각 설치된다.
도 5는 본 실시예의 반도체 기억장치의 제조공정을 도시하는 단면도이다. 또 도 6은 그것에 대응하는 평면도이다.
우선, 도 5a, 도 6a에 도시한 바와 같이, 예를 들어 불순물농도 1.0×1015/㎠ 정도의 P형 실리콘 반도체 기판(10)의 표면에 레지스트층(19)을 형성하고, 통상의 리소그래피 기술에 의해 레트로그레이드 영역에 대응하는 위치에 개구부를 형성한다. 그 레지스트층(19)을 마스크로 하여, 예를 들어, 인(P)를 도즈량 1.5×1013㎠, 주입에너지 600KeV의 고에너지로 이온주입한다. 그 결과 기판(10)의 약 1㎛ 정도의 위치에 레트로그레이드 영역(20)이 매설된다. 이온주입 후의 고온 어닐링 공정은 필요하지 않다. 이 레트로그레이드 영역(N-Rwell)은 기판(10)의 깊은 위치로부터 표면을 향하여 그 불순물 농도가 낮아지는 프로파일(profile)을 갖는다. 따라서 레트로그레이드 영역(20)의 상측의 P형 기판의 표면은 최초의 상태와 동등 또는 그것에 가까운 상태 그대로이다.
다음에 도 5b, 도 6b에 도시된 바와 같이, 레트로그레이드 영역(20)의 외주(外周) 위 및 내측을 리소그래피 기술에 의해 개구(開口)한 다른 레지스트층(18)을 마스크로 하여, 예를 들어 인(P)을 도즈량 3.0×1012/㎠, 주입에너지 100KeV의 에너지로 이온주입하여, N형의 웰영역(21)(N-WellB, N-WellC)을 형성한다. 이들 웰영역(21)은 매설한 레트로그레이드 영역(20)과 이어져서, N형의 제2 웰영역을 형성한다.
또한, 도시하지 않은 마스크막을 형성하여, 예를 들어, 붕소(B)를 도즈량 1.5×1013/㎠, 주입에너지 150KeV로 이온주입함으로써, P형의 제3 웰영역(22)(P-WellD) 및 P형의 제1 웰영역(23)(P-WellA)dmf 형성한다.
이 P형의 제1 웰영역(P-WellA)은 다음에 셀 트랜지스터가 설치되고, 백바이어스 전위(VBB)가 인가된다. P형의 제1 웰영역(P-WellA)은 레트로그레이드 영역(20)보다도 낮은 에너지로 이온주입되어 형성되고, 그 깊이는 레트로그레이드 영역(20)보다도 얕다. 그리고 이 P형 제1 웰영역(P-WellA)은 P형의 기판(10)의 표면에 직접 형성하므로, 그 불순물농도는 3.0×1017/㎠ 정도로 되어, 충분히 높게 하는 것이 가능하다.
도 5c, 도 6c에 도시된 바와 같이, 통상의 리소그래피 기술에 의해 형성된 레지스트층을 마스크로 하여, N형의 웰영역(N-WellC) 내에 P형의 이미터 영역(12)을, P형의 제3 웰영역(P-WellD) 내에 컬렉터 콘택트 영역(14)을 각각 형성한다. 또한 다른 레지스트층을 마스크로 하여, N형의 웰영역(N-WellC) 내에 베이스 콘택트 영역(13)을 형성한다.
마지막으로, 도 5d, 도 6d에 도시된 바와 같이, 기판(10)의 표면에 실리콘 산화막(24)을 형성하고, 이미터 영역(12), 베이스 콘택트 영역(13) 및 컬렉터 콘택트 영역(14)의 위치에 콘택트용의 구멍을 형성하고, 그 위에 각각의 전극(10)을 형성한다. 그리고 컬렉터와 베이스는 접지전위에 접속된다.
또 도시하지는 않았지만, P형의 제1 웰영역(23)(P-WellA) 내에는 도 2에 도시된 바와 같이, 셀 트랜지스터로서 N채널 MOS 트랜지스터(Tc)가 형성되고, 또한 백바이어스 전위의 콘택트 영역이 형성된다.
이상과 같이, 본 실시예에서는 N형의 레트로그레이드 영역을 형성하는 프로세스 기술을 이용하여, 최적의 구조의 반도체 기억장치를 제공하는 것이 가능하다. 즉, 고에너지로 이온주입하여 레트로그레이드 영역을 형성함으로써, 고온의 어닐링 공정을 수행하는 일이 없이, 깊은 N형의 제2 웰영역을 형성하는 것이 가능하다. 그리고 그 안에 저에너지로 이온주입하여 P형의 제3 웰영역을 형성하는 것이 가능하다. 이 제3 웰영역의 형성도, 고온의 어닐링 공정을 필요로 하지 않는다. 또한 P형의 기판의 표면에 직접 P형의 제1 웰영역을, 높은 불순물 농도로써 형성하는 것이 가능하다.
이러한 웰 구성으로 하여, 셀 트랜지스터가 형성되는 P형의 제1 웰영역(P-WellA)을 높은 농도로 하여, 백바이어스 전위에 접속함으로써, 셀 트랜지스터의 임계치 전압을 높게 하여 오프상태 누설전류를 억제하고, 또한 소오스 영역으로부터 P형의 제1 웰영역(P-WellA)으로의 누설전류도 낮게 하는 것이 가능하다. 한편, PNP 트랜지스터를 N형의 제2 웰영역과 그 안에 형성한 P형의 제3 웰영역으로 형성하고, P형의 기판(10)으로부터 전기적으로 분리된 P형의 제3 웰영역(P-WellD)를 접지전위로 유지할 수 있다.
이와 같이, 고온 어닐링 공정을 필요로 하지 않으므로, 상기의 구조는, 예를 들어 12인치 대구경의 실리콘 웨이퍼에 대하여도 적용하는 것이 가능하다. 따라서 칩의 제조경비를 대폭 낮출 수 있다.
이상, 본 발명에 의하면 메모리셀의 누설특성을 향상시키고, 주변회로에 컬렉터가 접지된 PNP 트랜지스터를 설치할 수 있는 반도체 기억장치를 제공한다.

Claims (4)

  1. 비트선 및 워드선에 접속된 셀 트랜지스터와 그것에 접속된 셀 커패시터를 포함하는 메모리셀과, 적어도 컬렉터가 접지된 PNP 트랜지스터를 갖는 반도체 기억장치에 있어서,
    P형의 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 P형의 제1 웰영역과,
    상기 반도체 기판의 표면에, 상기 제1 웰영역에 인접하여 형성되고, 상기 제1 웰영역보다도 깊은 N형의 제2 웰영역과,
    상기 제2 웰영역 내에 형성되고, 접지전위에 접속된 P형의 제3 웰영역과,
    상기 제2 웰영역 내에, 상기 P형의 제3 웰영역과 소정 거리 떨어져서 형성된 P형 이미터 영역을 가지고,
    상기 제1 웰영역이 상기 접지전위보다 낮은 백바이어스 전위에 접속되고, 상기 제1 웰영역 내에 상기 셀 트랜지스터가 설치되며,
    상기 P형의 제3 웰영역, 상기 P형 이미터 영역 및 상기 N형의 제2 웰영역으로써 상기 PNP 트랜지스터가 구성되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서,
    상기 제2 웰영역이 상기 기판의 소정의 깊이로 매설된 N형의 레트로그레이드 영역과, 상기 기판의 표면으로부터 상기 레트로그레이드 영역에 달하는 N형 웰영역을 갖는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서,
    상기 P형의 이미터 영역이 상기 P형의 제3 웰영역으로 둘러싸여 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항 또는 제2항에 있어서,
    PN 접합의 밴드갭에 대응하는 전압을 이용하여 소정의 기준전압을 발생하는 기준전압 발생회로를 더 가지며, 상기 기준전압 발생회로는 상기 PNP 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억장치.
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