JP4376325B2 - 半導体記憶装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置及びその製造方法に関するものである。さらに詳しくは、半導体記憶装置におけるデータ記憶ノードの改良に関するものである。
【0002】
【従来の技術】
図5は、従来の半導体メモリデバイスの構造と動作について説明するための図である。図5(a)は、その構造の要部を示す断面図であり、Q1,Q2はMOSトランジスタ、NDはデータ記憶ノードを示す。この半導体メモリデバイスでは、シリコン基板1の上のP型ウェル2が、フィールド分離酸化膜3により分離されている。その表面には、ゲート酸化膜4、ゲート電極5及びゲートサイドウォール6が形成されている。
【0003】
さらに、MOSトランジスタQ1のソース/ドレインSD1が、N-領域7とN+領域9により形成されている。また、MOSトランジスタQ2のソース/ドレインSD2は、N-領域8とN+領域9により形成されている。また、データ記憶ノードNDにはN-領域8が形成され、Pウェル2との間でN-/P接合を形成している。ここで、MOSトランジスタQ2のN-領域8とデータ記憶ノードNDのN-領域8とは、同時に形成され、同じ不純物プロファイルをもっている。
【0004】
図6は、図5(a)に示した従来の半導体メモリデバイスの製造方法を説明するための図である。
製造工程について説明すると、先ず図6(a)に示すように、シリコン基板1のP型ウェル2の上にフィールド分離酸化膜3を形成する。次に、MOSトランジスタQ1,Q2の形成領域にゲート酸化膜4及びゲート電極5を形成する。
次に、MOSトランジスタQ2及びデータ記憶ノードNDの領域をレジスト11aで覆い、MOSトランジスタQ1の領域に燐Pをイオン注入し、N-領域7を形成する。
【0005】
次に、図6(b)に示すように、MOSトランジスタQ1の領域をレジスト11bで覆い、MOSトランジスタQ2の領域とデータ記憶ノードNDの領域に砒素Asをイオン注入し、それぞれN-領域8を形成する。
次に、図6(c)に示すように、ゲート電極5にサイドウォール6を形成した後、データ記憶ノード部NDの領域をレジスト11cで覆い、MOSトランジスタQ1,Q2の領域に砒素Asをイオン注入し、それぞれN+領域9を形成する。N+領域9は、高エネルギー注入により、深く、また高濃度に砒素Asを注入して形成する。
以上のような製造工程により、図5(a)に示した構造の半導体メモリデバイスが製造される。
【0006】
以上説明した従来の半導体メモリデバイスでは、データ記憶部ノードNDならびにその同一電位部に用いるPN接合は、図6(b)に示すように、NチャネルMOSトランジスタQ2のN-領域8の形成と同時に形成し、かつ、近接したMOSトランジスタQ2のN-領域8に用いるイオン種一種で形成していた。
この場合、N-領域8の不純物濃度及びプロファイルは、MOSトランジスタQ2のトランジスタパフォーマンス重視で決定されていることから、データ記憶ノードNDのN-領域8としては必ずしも十分でないという問題があり、PN接合特性にリーク電流成分が発生していた。
【0007】
【発明が解決しようとする課題】
図5(b)は、図5(a)のデータ記憶部ノードNDのPN接合部のP型不純物/N型不純物濃度及びプロファイルと空乏層の状態を示す図である。図5(b)の上図は、バイアスがないときの空乏層の状態、図5(b)の下図は、バイアスを例えば3V印加したときの空乏層の状態を示している。PN接合部のP型不純物/N型不純物濃度及びプロファイルが不充分な状態にあるため、図5(b)の下図に示すように、バイアスがある程度(ここでは2.5V)になると空乏層が基板表面部まで伸びてしまいリークパスを含んでしまうようになる。このため、図5(c)に示すようにPN接合特性にリーク電流成分が発生し、リーク電流が正常時の2桁程度まで増大している。
【0008】
この発明はこのような従来の問題を解決するためになされたもので、データ記憶部ノードのリーク電流を抑制した半導体記憶装置及びその製造方法を提供しようとするものである。さらに、この発明は、製造工程におけるマスク枚数およびイオン注入工程数を増加させることなしに不純物プロファイルならびに濃度を変更することにより、データ記憶部ノードのリーク電流を抑制した半導体記憶装置及びその製造方法を提供しようとするものである。また、これを適用して、各種の特性が改善されたSRAMなどの半導体記憶装置を提供しようとするものである。
【0009】
【課題を解決するための手段】
この発明の半導体記憶装置は、半導体基板に形成されるメモリセル領域と周辺回路領域を有する半導体記憶装置であって、
前記メモリセル領域において、高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部に第1の不純物としてリンを含むアクセストランジスタとしての第1の種類のMOSトランジスタと、
前記周辺回路領域において、高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部に前記第1の不純物とは異なり、前記第1の不純物より浅く分布している第2の不純物として砒素を含む第2の種類のMOSトランジスタと、
前記第1の種類のMOSトランジスタの前記ソースとつながるとともに、前記第1の種類のMOSトランジスタの前記低濃度部と同じ不純物プロファイルを有する前記第1の不純物と、前記第2の種類のMOSトランジスタの前記低濃度部と同じ不純物プロファイルを有する前記第2の不純物とを含むデータ記憶ノードとを備え、
前記第1の種類のMOSトランジスタ及び前記第2の種類のMOSトランジスタは、それぞれの前記ソースおよびドレインの前記高濃度部に、前記第1の不純物及び前記第2の不純物より高濃度でかつ深く分布している第3の不純物として砒素をさらに含み、前記データ記憶ノードは、前記第3の不純物を含まないことを特徴とするものである。
【0010】
この発明の半導体記憶装置の製造方法は、半導体基板のメモリセル領域に第1の種類のMOSトランジスタとデータ記憶ノードを有し、前記半導体基板の周辺回路領域に第2の種類のMOSトランジスタを有する半導体記憶装置の製造方法であって、
アクセストランジスタとしての前記第1の種類のMOSトランジスタの高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部用の領域と前記ソースとつながるデータ記憶ノード用の領域とに第1の不純物としてリンを注入する第1工程と、
前記第2の種類のMOSトランジスタの高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部用の領域と上記データ記憶ノード用の領域とに前記第1の不純物とは異なる第2の不純物として砒素を、前記第1の不純物より浅く分布するように注入する第2工程と、
前記第1の種類のMOSトランジスタの前記ソースおよびドレインの前記高濃度部用の領域と前記第2の種類のMOSトランジスタの前記ソースおよびドレインの前記高濃度部用の領域とに第3の不純物として砒素を前記第1工程及び前記第2工程より深く注入してそれぞれ前記ソースおよびドレインの前記高濃度部を形成する第3工程とを含むことを特徴とするものである。
【0011】
また、この発明の半導体記憶装置の製造方法は、前記半導体基板の前記メモリセル領域及び前記周辺回路領域として、シリコン半導体基板のP型領域を用いることを特徴とするものである。
【0018】
【発明の実施の形態】
以下、この発明の実施の形態について説明する。なお、図中、同一の符号はそれぞれ同一又は相当部分を示す。
実施の形態1.
図1は、この発明の実施の形態1による半導体記憶装置の構造と動作を説明するための図である。この実施の形態1では、半導体記憶装置が2種類のNチャネルMOSトランジスタを持ち、そのN-領域の形成に複数のイオン種を用いる場合を例にとって説明する。
図1(a)は、この発明の実施の形態1による半導体記憶装置の要部構成を示す断面図である。図1(a)において、Q1は第1の種類のMOSトランジスタ、Q2は第2の種類のMOSトランジスタ、NDはデータ記憶ノードを示す。また、1はシリコン基板、2はP型ウェル、3はフィールド分離酸化膜、4はゲート酸化膜、5はゲート電極、6はゲートサイドウォールを示す。
【0019】
さらに、7は第1の種類のMOSトランジスタQ1のソース/ドレインSD1ならびにデータ記憶ノードNDに第1の不純物により形成したN-領域(ここでは燐Pの注入で形成)、8は第2の種類のMOSトランジスタQ2のソース/ドレインND2ならびにデータ記憶ノードNDに第2の不純物により形成したN-領域(ここでは砒素Asの注入で形成)、9はMOSトランジスタQ1及びQ2のそれぞれのソース/ドレインSD1,SD2に第3の不純物により形成したN+領域(ここでは砒素Asの注入で形成)を示す。
【0020】
図1に示した構造において、MOSトランジスタQ1のN-領域7とデータ記憶ノードNDのN-領域7とは、好適な第1の不純物の例として、燐Pの注入により同時に形成され、同じ不純物プロファイルをもつ。また、MOSトランジスタQ2のN-領域8とデータ記憶ノードNDのN-領域8とは、好適な第2の不純物の例として、砒素Asの注入により同時に形成され、同じ不純物プロファイルをもつ。さらに、MOSトランジスタQ1及びQ2のそれぞれのN+領域9は、好適な第3の不純物の例として、砒素Asの注入により形成され、同じ不純物プロファイルをもつ。N+領域9の形成のための砒素Asの注入はより高いエネルギーでなされ、N-領域7及び8よりも深く、かつ高濃度に形成される。
データ記憶ノードNDにおいて、N-領域7はN-領域8より深く形成され二重の層をなしている。
【0021】
この実施の形態では、以上のように、データ記憶ノードNDのN-領域を、不純物の異なる複数の層を用いて形成し、これによりN-/P接合を形成している。このため、通常使用バイアスの印可時において、N-/P接合が形成する空乏層が基板表面に達することがなくなる。従って、N-/P接合のリーク電流のリーク成分を大幅に抑制することができる。
【0022】
図1(b)は、図1(a)のデータ記憶ノードNDの不純物プロファイルと空乏層の形成状態を示す図である。図1(b)の上図は、バイアスが印可されていないときの状態、図1(b)の下図は、例えば3Vのバイアスが印可されている時の状態を示す。バイアス印可時においても、図1(b)の下図のように、空乏層は表面に達しない。
図1(c)は、データ記憶ノードNDのN-/P接合リーク特性を示す図である。図5(c)と比較して分かるように、リーク電流を約1/50に低減できることが示されている。
【0023】
以上説明したように、この実施の形態によれば、データ記憶部ノードの不純物プロファイルが適切に形成され、リーク電流を抑制した半導体記憶装置及びその製造方法を得ることができる。
【0024】
実施の形態2.
図2は、この発明の実施の形態による半導体記憶装置の製造方法の要部を示す図である。
製造方法について説明すると、先ず、図2(a)に示すように、シリコン基板1のP型ウェル2の上にフィールド分離酸化膜3を形成する。次に、MOSトランジスタQ1,Q2の形成領域にゲート酸化膜4及びゲート電極5を形成する。ここまでは、通常の製造工程である。
【0025】
次に、MOSトランジスタQ2の領域をレジストマスク10aで覆い、MOSトランジスタQ1(第1の種類のMOSトランジスタ)のソース/ドレイン形成領域とデータ記憶ノードNDの領域に、第1の不純物として燐Pをイオン注入し、それぞれN-領域7を形成する(第1工程)。
【0026】
次に、図2(b)に示すように、MOSトランジスタQ1の領域をレジストマスク10bで覆い、MOSトランジスタQ2(第2の種類のMOSトランジスタ)のソース/ドレイン形成領域とデータ記憶ノードNDの領域に、第2の種類の不純物として砒素Asをイオン注入し、それぞれN-領域8を形成する(第2工程)。データ記憶ノードNDにおいて、N-領域8はN-領域7よりも浅くなるように形成する。
【0027】
次に、図2(c)に示すように、MOSトランジスタQ1,Q2のゲートサイドウォール6を形成した後、データ記憶ノードNDの領域をレジストマスク10cで覆い、MOSトランジスタQ1,Q2のソース/ドレイン形成領域に、第3の不純物として砒素Asをイオン注入し、それぞれN+領域9を形成する(第3工程)。N+領域9には、高エネルギーでより深く、また高濃度に砒素Asを注入する。
これにより、MOSトランジスタQ1のソース/ドレインSD1が、N-領域7とN+領域9とにより形成され、MOSトランジスタQ2のソース/ドレインSD2が、N-領域8とN+領域9とにより形成される。
以上のような製造工程により、図1に示した構造の半導体記憶装置を製造することができる。
【0028】
以上のような、製造方法によれば、MOSトランジスタQ1,Q2のソース/ドレインSD1,SD2及びデータ記憶ノードNDの不純物領域の形成のためのイオン注入は3回行っている。したがって、イオン注入のレジストマスク(10a,10b,10c)は、3回施している。この回数は、図6で示した従来例の製造方法と変わらない。すなわち、この実施の形態の製造方法では、従来と同じレジストマスクの枚数とイオン注入の工程数によって、レジストマスクのパターンの設定を変えるだけで、この実施の形態の半導体記憶装置の不純物プロファイルを形成することができる。
【0029】
以上説明したように、この実施の形態によれば、メモリデバイスで行う異なるイオン注入による複数回のN-領域の形成を用いて、データ記憶ノードに複数のイオン種を注入してN-領域を形成し、もってN-/P接合を形成する。これにより、イオン注入マスクの開口方法のみを変更し、形成マスク枚数および形成工程数を従来より増加させることなく、所望のN-領域のプロファイルを形成することができる。これにより、データ記憶部ノードにおけるN-/P接合のリーク電流を抑制した半導体記憶装置及びその製造方法を得ることができる。
【0030】
実施の形態3.
次に、この発明の実施の形態3として、実施の形態1〜2で説明したN-/P接合をデータ記憶ノードに用いた半導体メモリデバイスのうち、特にSRAMを例にとって説明する。
図3は、この発明の実施の形態3による、半導体記憶装置としてのSRAMの要部構造を示す図である。図3(a)は、左半部にSRAMのメモリセル部の一部の平面図を、右半部に周辺回路部の一部の平面図を示している。また、図3(b)は左半部にメモリセル部のA−A線の断面図を、右半部に周辺回路部のB−B線の断面図を示している。
【0031】
図3において、Q1はメモリセル部のアクセスMOSトランジスタ、Q1’はドライバMOSトランジスタ、NDはデータ記憶ノードを示す。また、Q2は、周辺回路部のMOSトランジスタを示す。
この図3の構造では、メモリセル部でアクセスMOSトランジスタQ1のソース/ドレインSD1とデータ記憶ノードNDとがつながって形成されている。この点を除き図1の構造と同様であるから、詳細な説明は省略する。
【0032】
SRAMにおいては、その使用用途からの要求により、低消費電力および低電圧動作が必須項目となる。これを表現するパラメータとして、(イ)データHold下限電圧、(ロ)動作Vcc下限電圧、ならびに(ハ)データ保持時のスタンバイ消費電流があり重要な3大要素である。
この実施の形態においては、データ記憶ノードNDにおいて、複数層の異なる不純物によりN-領域を形成し、これによりN-/P接合状態を形成するようにしたので、Vcc下限電圧を向上させることができる(上記(ロ)を満足)。さらに、N-/P接合リーク電流が大幅に抑制されるので、データHold下限電圧、データ保持時のスタンバイ消費電流の特性を向上させることが可能となる(上記(イ)(ハ)を満足)。
【0033】
図4は、従来のSRAM(図示の従来製品)とこの発明の実施の形態によるSRAM(図示の改善製品)とのデバイスパフォーマンスを比較したテーブルである。図4において、動作下限電圧が上記のVcc下限電圧に相当し、データ保持下限がデータHold下限電圧に相当し、電源電流ICC3及びICC5がデータ保持時のスタンバイ消費電流に相当する。図4から明らかなように、デバイスパフォーマンスが改善され、この発明の効果が出ている事が分かる。
又、図3に示した構造のSRAMは、実施の形態2で示した製造方法を適用して製造することができる。重複を避けるため、詳細な説明は省略する。
このような製造方法によると、レジストマスク枚数ならびにイオン注入工程数を増加させる事なく、この実施の形態の半導体記憶装置を製造できるという効果がある。
【0034】
以上説明したように、この実施の形態によれば、SRAMデバイスにおいて、デバイスパフォーマンスのうち特に重要な、Hold下限電圧、Vcc下限電圧、および保持時スタンバイ電流を同時に向上させる事ができる。
以上では、SRAMを例にとって説明したが、DRAMおよびSRAMによって代表される半導体メモリデバイスでは、データ記憶部ならびにその同一電位部をPN接合部で形成している。この発明は、このようなPN接合部の形成に広く用いることができるものである。
【0035】
【発明の効果】
以上説明したように、この発明によれば、第1の種類のMOSトランジスタと、第2の種類のMOSトランジスタのそれぞれのソース/ドレイン形成に用いられる異なる種類の不純物を用いて、データ記憶ノードを形成するので、データ記憶ノードの不純物プロファイルを適切に形成することがでる。したがって、データ記憶ノードにおける接合リーク電流を低減することができ、半導体記憶装置のパーフォーマンスを向上させることができる。
【0036】
また、この発明によれば、メモリセル部と周辺回路部とを有する半導体記憶装置において、第1の種類のMOSトランジスタとデータ記憶ノードとがメモリセル部に含まれ、第2の種類のMOSトランジスタが周辺回路部に含まれ、データ記憶ノードが異なる複数の不純物によって形成される。これにより、データ記憶ノードにおける接合リーク電流を低減することができ、半導体記憶装置のパーフォーマンスを向上させることができる
【0037】
また、この発明によれば、第1の種類及び第2の種類のMOSトランジスタ並びにデータ記憶ノードの形成に、マスク枚数及びイオン注入回数を従来より増加させることなく、マスクパターン及びイオン注入パターンの改善により、上述のような半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体記憶装置の構造と動作を説明するための図であり、(a)は構造、(b)は不純物プロファイルならびに電気伝導キャリアプロファイル、(c)は電気的特性の一例を示す。
【図2】 この発明の実施の形態2による半導体記憶装置の製造方法の工程の要部を示す図である。
【図3】 この実施の形態3による、半導体記憶装置としてのSRAMの構造要部を示す図である。
【図4】 この実施の形態3による、半導体記憶装置としてのSRAMのデバイスパフォーマンスを従来のものと比較して示すテーブルである。
【図5】 従来の半導体メモリデバイスの構造と動作について説明するための図であり、(a)は構造、(b)は不純物プロファイルならびに電気伝導キャリアプロファイル、(c)は電気的特性の一例を示す。
【図6】 従来の半導体メモリデバイスの製造方法を説明するための図である。
【符号の説明】
Q1,Q1’ 第1の種類のMOSトランジスタ、Q2 第2の種類のMOSトランジスタ、ND データ記憶ノード、SD1,SD2 ソース/ドレイン、S ソース、D ドレイン、1 シリコン基板、2 P型ウェル、3 フィールド分離酸化膜、4 ゲート酸化膜、5 ゲート電極、6 ゲートサイドウォール、7 N-領域(第1の不純物を含む)、8 N-領域(第2の不純物を含む)、9 N+領域(第3の不純物を含む)、10a〜10c レジストマスク。
Claims (3)
- 半導体基板に形成されるメモリセル領域と周辺回路領域を有する半導体記憶装置であって、
前記メモリセル領域において、高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部に第1の不純物としてリンを含むアクセストランジスタとしての第1の種類のMOSトランジスタと、
前記周辺回路領域において、高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部に前記第1の不純物とは異なり、前記第1の不純物より浅く分布している第2の不純物として砒素を含む第2の種類のMOSトランジスタと、
前記第1の種類のMOSトランジスタの前記ソースとつながるとともに、前記第1の種類のMOSトランジスタの前記低濃度部と同じ不純物プロファイルを有する前記第1の不純物と、前記第2の種類のMOSトランジスタの前記低濃度部と同じ不純物プロファイルを有する前記第2の不純物とを含むデータ記憶ノードとを備え、
前記第1の種類のMOSトランジスタ及び前記第2の種類のMOSトランジスタは、それぞれの前記ソースおよびドレインの前記高濃度部に、前記第1の不純物及び前記第2の不純物より高濃度でかつ深く分布している第3の不純物として砒素をさらに含み、前記データ記憶ノードは、前記第3の不純物を含まないことを特徴とする半導体記憶装置。 - 半導体基板のメモリセル領域に第1の種類のMOSトランジスタとデータ記憶ノードを有し、前記半導体基板の周辺回路領域に第2の種類のMOSトランジスタを有する半導体記憶装置の製造方法であって、
アクセストランジスタとしての前記第1の種類のMOSトランジスタの高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部用の領域と前記ソースとつながるデータ記憶ノード用の領域とに第1の不純物としてリンを注入する第1工程と、
前記第2の種類のMOSトランジスタの高濃度部と低濃度部を有するソースおよびドレインの前記低濃度部用の領域と上記データ記憶ノード用の領域とに前記第1の不純物とは異なる第2の不純物として砒素を、前記第1の不純物より浅く分布するように注入する第2工程と、
前記第1の種類のMOSトランジスタの前記ソースおよびドレインの前記高濃度部用の領域と前記第2の種類のMOSトランジスタの前記ソースおよびドレインの前記高濃度部用の領域とに第3の不純物として砒素を前記第1工程及び前記第2工程より深く注入してそれぞれ前記ソースおよびドレインの前記高濃度部を形成する第3工程とを含むことを特徴とする半導体記憶装置の製造方法。 - 前記半導体基板の前記メモリセル領域及び前記周辺回路領域として、シリコン半導体基板のP型領域を用いることを特徴とする請求項2に記載の半導体記憶装置の製造方法。
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