JPH08204030A

JPH08204030A - Ｓｒａｍ装置およびその製造方法

Info

Publication number: JPH08204030A
Application number: JP7030197A
Authority: JP
Inventors: Ikuo Yoshihara; 郁夫吉原; Koichi Nakamura; 耕一中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-01-27
Filing date: 1995-01-27
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】周辺回路の電源ラインコンタクト部のコンタ
クト抵抗の増大とメモリセル領域のシェアード・コンタ
クト部のコンタクト抵抗の増大とを共に防止する。【構成】メモリセル形成領域１１の平坦化絶縁膜（シ
リコン酸化膜４５）に設けられた開口部４６を覆うよう
にして負荷用の薄膜トランジスタ１５のゲート電極（多
結晶シリコン層４７）を形成して、ＮＭＯＳトランジス
タ１４のゲート電極（ポリサイド層２７）とＮＭＯＳト
ランジスタ１３のソース・ドレイン領域（Ｎ^-型不純物
領域２９、Ｎ⁺型不純物領域３６）の双方に対するシェ
アード・コンタクト部を形成する。周辺回路部１２の電
源ラインコンタクト１９の周囲には平坦化絶縁膜（シリ
コン酸化膜４５）からの不純物拡散を防護するシリコン
ナイトライド側壁５１−１を形成する。開口部４６のシ
ェアード・コンタクト部には絶縁膜側壁は形成されず、
多結晶シリコン層４７の上にシリコンナイトライド側壁
５１−２が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えばＳＲＡＭ（スタテ
ィック・ランダム・アクセス・メモリ）等のＳＲＡＭ装
置およびその製造方法に関する。

【０００２】

【従来の技術】例えば、「1994 Symposium on VLSI Tec
hnology Dygest of Tecnical Paperspp99-100」に示さ
れているように、従来のＳＲＡＭの多くは、メモリセル
のドライバ・トランジスタのゲート電極および拡散層に
同時にコンタクト部を形成し、ＴＦＴ（薄膜トランジス
タ）のゲート電極でコンタクトをとるシェアード・コン
タクトを用いている。一方、ＴＦＴのゲート電極やチャ
ネル層となるポリシリコン層（多結晶シリコン層）をリ
ソグラフィ技術により微細なパターンで形成するには、
パターンの高さを揃えて焦点深度のばらつきを抑え、焦
点を合わせる必要があるため、ＴＦＴ形成前の平坦化工
程が必須となっている。しかし、平坦化絶縁膜として最
も広く用いられているＢＰＳＧ、ＰＳＧ、ＡｓＳＧ等の
リフロー膜は、Ｎ型の不純物を含む材料が多く、ＳＲＡ
Ｍ周辺部におけるＰ型のポリシリコン層とＰ型の拡散層
とを接続するための電源ラインコンタクト部において、
Ｎ型の不純物がリフロー膜からＰ型のポリシリコン層に
拡散し、コンタクト抵抗を増大させる原因となってい
る。そこで、電源ラインコンタクト用開口部の内側壁
に、上記したＮ型不純物の拡散を防止するための絶縁膜
側壁（サイド・ウォール）を形成する方法が考案されて
いる。

【０００３】

【発明が解決しようとする課題】しかしながら、この場
合、最も微細なデザイン・ルールを用いているメモリセ
ルのシェアード・コンタクトの内側壁にも絶縁膜側壁が
形成されてしまうため、コンタクト面積が減少し、コン
タクト抵抗が増大する。このため、低電圧での動作特性
やデータの保持特性において問題があった。

【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、リフロー膜から周辺回路の電源ライ
ンコンタクト部への不純物拡散を阻止してコンタクト抵
抗の増大を防止できると共に、メモリセル領域のシェア
ード・コンタクト部における抵抗増大をも防止すること
ができるＳＲＡＭ装置およびその製造方法を提供するこ
とにある。

【０００５】

【課題を解決するための手段】請求項１記載のＳＲＡＭ
装置は、一対の第１導電型のドライバ用ＭＯＳトランジ
スタ、一対の第１導電型のアクセス用ＭＯＳトランジス
タ、および一対の第２導電型の負荷用薄膜トランジスタ
を含むメモリセル領域と、電源ラインコンタクト領域を
含む周辺回路領域と、これらの各トランジスタおよび電
源ラインコンタクト領域を覆うように形成された平坦化
絶縁膜とを備えたＳＲＡＭ装置であって、前記メモリセ
ル領域の平坦化絶縁膜に形成されたシェアード・コンタ
クト用開口部と、このシェアード・コンタクト用開口部
を覆って形成され、前記ドライバ用ＭＯＳトランジスタ
のゲート電極および前記アクセス用ＭＯＳトランジスタ
のソース・ドレイン領域の双方に対して同時に電気的に
接続された前記負荷用薄膜トランジスタのゲート電極
と、前記周辺回路領域における電源ラインコンタクト領
域の周囲に形成され、前記平坦化絶縁膜からの不純物拡
散を防護する絶縁膜側壁とを備えている。

【０００６】請求項２記載のＳＲＡＭ装置は、第１導電
型の半導体基体上に形成された第２導電型の半導体層を
含むメモリセル領域と、前記第１導電型の半導体基体上
に形成された電源ラインコンタクト領域を含む周辺回路
領域とを備えると共に、前記メモリセル領域の第２導電
型半導体層上に形成された一対の第１導電型のドライバ
用ＭＯＳトランジスタおよび一対の第１導電型のアクセ
ス用ＭＯＳトランジスタ、並びに前記メモリセル領域に
設けられた一対の第２導電型の負荷用薄膜トランジスタ
を備えるＳＲＡＭ装置であって、前記周辺回路領域にお
ける第１導電型の半導体基体の表面近傍に形成された第
２導電型の不純物拡散層と、前記ドライバ用ＭＯＳトラ
ンジスタおよびアクセス用ＭＯＳトランジスタ並びに前
記不純物拡散層を覆うように選択的に形成された平坦化
絶縁膜と、前記ドライバ用ＭＯＳトランジスタのゲート
電極および前記アクセス用ＭＯＳトランジスタのソース
・ドレイン領域の双方に対して同時に電気的に接続させ
るために前記平坦化絶縁膜に選択的に設けられた第１の
開口部と、この第１の開口部を覆うように形成された前
記負荷用薄膜トランジスタのゲート電極と、前記平坦化
絶縁膜の周辺回路部に対応する領域に設けられた第２の
開口部と、この第２の開口部によってその底部に形成さ
れた、前記第２導電型の不純物拡散層に対する電源ライ
ンコンタクト領域と、この電源ラインコンタクト領域が
形成された前記第２の開口部の内側壁に、前記平坦化絶
縁膜からの不純物拡散を防護するために形成された絶縁
膜側壁と、前記メモリセル領域の負荷用薄膜トランジス
タのゲート電極を含む平坦化絶縁膜上に形成された絶縁
膜と、この絶縁膜の前記メモリセル領域における負荷用
薄膜トランジスタのゲート電極に対応する領域に選択的
に形成された第３の開口部と、前記絶縁膜の周辺回路領
域における電源ラインコンタクト領域に対応する領域に
選択的に形成された第４の開口部と、前記第３の開口部
および第４の開口部を覆うように形成され、前記負荷用
薄膜トランジスタのチャネル領域、ソース・ドレイン領
域および電源ラインとなる導電層とを備えている。

【０００７】請求項３記載のＳＲＡＭ装置は、請求項２
記載のＳＲＡＭ装置において、さらに、前記負荷用薄膜
トランジスタのゲート電極のエッジ部に絶縁膜側壁を設
けたものである。

【０００８】請求項４記載のＳＲＡＭ装置は、請求項１
ないし３のいずれか１に記載のＳＲＡＭ装置において、
前記平坦化絶縁膜を第１導電型の不純物を含むリフロー
膜で構成したものである。

【０００９】請求項５記載のＳＲＡＭ装置の製造方法
は、一対の第１導電型のドライバ用ＭＯＳトランジスタ
と一対の第１導電型のアクセス用ＭＯＳトランジスタと
一対の第２導電型の負荷用薄膜トランジスタとを含むメ
モリセル領域と、第１導電型の半導体基体に形成された
第２導電型不純物拡散層と前記負荷用薄膜トランジスタ
の配線層との電源ラインコンタクト領域を含む周辺回路
領域とを備えたＳＲＡＭ装置の製造方法であって、前記
メモリセル領域の前記半導体基体上に前記ドライバ用Ｍ
ＯＳトランジスタとアクセス用ＭＯＳトランジスタとを
形成する工程と、前記ドライバ用ＭＯＳトランジスタお
よびアクセス用ＭＯＳトランジスタ、並びに周辺回路領
域の前記第２導電型不純物拡散層を覆うように平坦化絶
縁膜を形成する工程と、前記平坦化絶縁膜に、前記ドラ
イバ用ＭＯＳトランジスタのゲート電極および前記アク
セス用ＭＯＳトランジスタのソース・ドレイン領域の双
方に対して同時に電気的に接続させるための第１の開口
部を形成する工程と、前記第１の開口部を覆うように前
記負荷用薄膜トランジスタのゲート電極を選択的に形成
する工程と、前記平坦化絶縁膜の前記周辺回路部に対応
する領域に第２の開口部を形成して前記第２導電型不純
物拡散層に対する電源ラインコンタクト領域を形成する
工程と、前記電源ラインコンタクト領域が形成された前
記第２の開口部の内側壁に、前記平坦化絶縁膜からの不
純物拡散を防護するための絶縁膜側壁を選択的に形成す
る工程と、前記メモリセル領域の負荷用薄膜トランジス
タのゲート電極を含む平坦化膜上に絶縁膜を形成する工
程と、前記絶縁膜のメモリセル領域における負荷用薄膜
トランジスタのゲート電極領域に対応する領域に第３の
開口部、また、前記絶縁膜の周辺回路領域における電源
ラインコンタクト領域に対応する領域に第４の開口部を
それぞれ選択的に形成する工程と、前記第３の開口部お
よび第４の開口部を覆うようにして、前記負荷用薄膜ト
ランジスタのチャネル領域、ソース・ドレイン領域およ
び電源ラインとなる導電層を形成する工程とを含んでい
る。

【００１０】請求項６記載のＳＲＡＭ装置の製造方法
は、請求項５記載のＳＲＡＭ装置の製造方法において、
前記第１の開口部の形成と、前記第２の開口部の形成と
を同一の工程で行うように構成したものである。

【００１１】請求項７記載のＳＲＡＭ装置の製造方法
は、請求項５記載のＳＲＡＭ装置の製造方法において、
前記絶縁膜側壁を形成する工程において同時に前記負荷
用薄膜トランジスタのゲート電極のエッジ部にも絶縁膜
側壁を設けるように構成したものである。

【００１２】請求項８記載のＳＲＡＭ装置の製造方法
は、請求項５または６記載のＳＲＡＭ装置の製造方法に
おいて、前記平坦化絶縁膜を第１導電型の不純物を含む
リフロー膜で構成したものである。

【００１３】

【作用】請求項１記載のＳＲＡＭ装置では、前記負荷用
薄膜トランジスタのゲート電極はシェアード・コンタク
ト用開口部を覆って形成され、このゲート電極がドライ
バ用ＭＯＳトランジスタのゲート電極およびアクセス用
ＭＯＳトランジスタのソース・ドレイン領域の双方に対
して同時かつ直接に接続している。すなわち、シェアー
ド・コンタクト部では絶縁膜側壁が形成されていないた
め、従来構造に比べてコンタクト面積が大きくなる。

【００１４】請求項２記載のＳＲＡＭ装置または請求項
５記載のＳＲＡＭ装置の製造方法で製造されたＳＲＡＭ
装置では、第１の開口部において、ドライバ用ＭＯＳト
ランジスタのゲート電極および前記アクセス用ＭＯＳト
ランジスタのソース・ドレイン領域の双方と、負荷用薄
膜トランジスタのゲート電極との間は直接接続されてお
り、このコンタクト部には絶縁膜側壁が形成されていな
いため、コンタクト面積が大きくなる。

【００１５】請求項３記載のＳＲＡＭ装置または請求項
６記載のＳＲＡＭ装置の製造方法で製造されたＳＲＡＭ
装置では、さらに、負荷用薄膜トランジスタのゲート電
極のエッジ部にも第２の絶縁膜側壁が設けられているた
め、このエッジ部に丸みができ、この上に形成されるゲ
ート絶縁膜がこのエッジ部で薄くなることがない。

【００１６】請求項４記載のＳＲＡＭ装置または請求項
７記載のＳＲＡＭ装置の製造方法で製造されたＳＲＡＭ
装置では、平坦化絶縁膜を第１導電型の不純物を含むリ
フロー膜で構成した場合であっても、この不純物の拡散
は絶縁膜側壁によって阻止され、第２導電型の電源ライ
ンコンタクトに対しコンタクト抵抗の増大という悪影響
を与えることがない。

【００１７】請求項６記載のＳＲＡＭ装置の製造方法で
は、前記第１の開口部の形成と、前記第２の開口部の形
成とが同一の工程で行われるため、工程を削減できる。

【００１８】請求項７記載のＳＲＡＭ装置の製造方法で
は、第２の絶縁膜側壁は、第２の開口部の内側壁に形成
される絶縁膜側壁と同時に形成されるため、工程が増え
ることがない。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。

【００２０】図１は本発明の一実施例に係るＳＲＡＭ装
置の断面構成を表し、図２はこのＳＲＡＭ装置の回路構
成を表すものである。なお、図２において符合ＷＬはワ
ードライン、符合ＢＬおよび／ＢＬはそれぞれビットラ
イン、ビットバーライン、符合Ｖｄｄは電源ラインを示
す。

【００２１】このＳＲＡＭ装置は、メモリセル形成領域
１１と周辺回路部１２とを含んでいる。メモリセル形成
領域１１には、アクセス用ＭＯＳトランジスタであるＮ
ＭＯＳトランジスタ１３（１３′）と、ゲート・拡散領
域自己整合型のドライバ・トランジスタであるＮＭＯＳ
トランジスタ１４（１４′）と、負荷トランジスタとし
てのＰ型のＴＦＴ１５（１５′）とが形成され、周辺回
路部１２には、電源ライン（Ｖｄｄ）としての多結晶シ
リコン層５６とＰ⁺型不純物領域３７との電源ラインコ
ンタクト１９と、Ｐ⁺型不純物領域３７に対するプラグ
領域としてのコンタクト電極１６と、積層アルミニウム
配線層１７が形成されている。これらの各部分はシリコ
ン基体２１を基板として形成されている。

【００２２】メモリセル形成領域１１のシリコン基体２
１上にはＰ型ウェル領域２３が形成され、このＰ型ウェ
ル領域２３および周辺回路部１２のシリコン基体２１上
には、部分的に素子分離領域としてのシリコン酸化膜２
２が形成されている。このシリコン酸化膜２２によって
区画されたメモリセル形成領域１１のＰ型ウェル領域２
３上には、いわゆるＬＤＤ(Lightly Doped Drain) 構造
のＮＭＯＳトランジスタ１３が形成されている。すなわ
ち、Ｐ型ウェル領域２３上に形成されたシリコン酸化膜
２４（ゲート絶縁膜）を介してＮＭＯＳトランジスタの
ゲート電極としてのポリサイド層２７が形成され、パタ
ーニングされたゲート電極に隣接するＰ型ウェル領域２
３の表面近傍には、低濃度の不純物拡散領域であるＮ^-
型不純物領域２９が形成されている。ゲート電極として
のポリサイド層２７の側面にはシリコン酸化膜側壁３５
が形成され、これと自己整合的にＰ型ウェル領域２３表
面近傍に高濃度不純物拡散領域であるＮ⁺型不純物領域
３６が形成されている。

【００２３】ポリサイド層２７の上部には、層間絶縁膜
としてのシリコン酸化膜３８を介してポリサイド層４３
が接地ラインとして設けられ、さらにこれを覆ってシリ
コン酸化膜４５（平坦化絶縁膜）が形成されている。そ
して、このシリコン酸化膜４５、シリコン酸化膜３８を
貫通してシェアード・コンタクト用開口部４６（第１の
開口部）が形成されている。

【００２４】シリコン酸化膜４５（平坦化絶縁膜）上に
は、ＴＦＴ１５のゲート電極となる多結晶シリコン層４
７が形成されている。この多結晶シリコン層４７はシェ
アード・コンタクト用開口部４６まで延びて、ＮＭＯＳ
トランジスタのゲート電極としてのポリサイド層２７お
よびＮＭＯＳトランジスタ１３のソース・ドレイン領域
としての拡散領域（Ｎ^-型不純物領域２９、Ｎ⁺型不純
物領域３６）に対して同時に接続されている。

【００２５】多結晶シリコン層４７上には一部に開口部
（第３の開口部）５３を有するシリコン酸化膜５２が形
成され、さらにその上にはＴＦＴ１５のチャネル領域、
ソース・ドレイン領域および電源ラインとしての多結晶
シリコン層５６が形成され、開口部５３において多結晶
シリコン層４７と接続している。シェアード・コンタク
ト用開口部４６における多結晶シリコン層４７上の一部
には、シリコンナイトライド側壁５１−２が形成されて
いる。

【００２６】そして、以上の素子構造を覆うようにして
層間絶縁膜としてのシリコン酸化膜５７が形成されてい
る。

【００２７】一方、周辺回路部１２においては、素子分
離領域であるシリコン酸化膜２２によって区画されたシ
リコン基体２１の表面近傍に、電源ラインコンタクト領
域としてのＰ⁺型不純物領域３７が形成されている。こ
のＰ⁺型不純物領域３７上にはシリコン酸化膜３８，４
５，５２が形成されている。そして、これらのシリコン
酸化膜３８，４５，５２を貫通するようにして電源ライ
ンコンタクト用開口部４８（第２の開口部）が形成され
ている。シリコン酸化膜５２上には、メモリセル形成領
域１１において電源ラインとして用いられる多結晶シリ
コン層５６が形成され、電源ラインコンタクト用開口部
４８の内部にまで延びてＰ⁺型不純物領域３７と直接接
続している。この電源ラインコンタクト用開口部４８の
内側壁と多結晶シリコン層５６との間には、ＢＰＳＧ
（ボロン・リン・シリケート・ガラス）等のリフロー膜
であるシリコン酸化膜４５に含まれるＮ型不純物のリン
がＰ型の多結晶シリコン層５６に拡散するのを防止する
ためのシリコンナイトライド側壁５１−１が形成されて
いる。

【００２８】メモリセル形成領域１１の多結晶シリコン
層５６の上にはシリコン酸化膜５７が形成されている。
シリコン酸化膜５７，５２，４５，３８には、これらを
貫通してＰ⁺型不純物領域３７に達するコンタクト孔５
８が形成され、チタン／チタンナイトライド層６１等と
タングステン層６２とによって埋められている。そし
て、タングステン層６２は、チタン／チタンナイトライ
ド層６３、アルミニウム層６４およびチタンナイトライ
ド層６５からなる所定パターンの第１層目の積層アルミ
ニウム配線に接続されている。

【００２９】本実施例のＳＲＡＭ装置では、負荷用薄膜
トランジスタ５６のゲート電極（多結晶シリコン層４
７）はシェアード・コンタクト用開口部４６を覆って形
成され、このゲート電極（多結晶シリコン層４７）がド
ライバ用ＭＯＳトランジスタ１４のゲート電極（ポリサ
イド層２７）およびアクセス用ＭＯＳトランジスタ１３
のソース・ドレイン領域（Ｎ^-型不純物領域２９、Ｎ⁺
型不純物領域３６）の双方に対して同時かつ直接に接続
している。すなわち、シェアード・コンタクト部には絶
縁膜側壁が形成されていないため、コンタクト面積が大
きくなる。

【００３０】次に、以上のような構成のＳＲＡＭ装置の
製造方法を説明する。

【００３１】まず、図３に示すように、膜厚が４００ｎ
ｍ程度のシリコン酸化膜２２をＬＯＣＯＳ(Local Oxida
tion of Silicon)法によってＮ型のシリコン基体２１の
表面に選択的に形成する。これにより、シリコン酸化膜
２２が形成された素子分離領域とシリコン酸化膜２２に
囲まれた素子活性領域との区画がなされる。

【００３２】次に、図４に示すように、メモリセル形成
領域１１のシリコン基体２１中にボロン（Ｂ）を選択的
にイオン注入してＰ型ウェル領域２３を形成した後、ゲ
ート絶縁膜としてのシリコン酸化膜２４を素子活性領域
の表面に形成する。そして、ＣＶＤ（Chemical Vapour
Deposition) 法やスパッタリング法等によって、膜厚が
共に７０〜１５０ｎｍ程度である多結晶シリコン層２５
とタングステンシリコン層２６等のシリサイド層とを順
次に堆積させてポリサイド層２７を形成し、さらにこの
ポリサイド層２７をパターニングしてＮＭＯＳトランジ
スタ１３のゲート電極を形成する。周辺回路部１２のポ
リサイド層２７は除去する。そして、メモリセル形成領
域１１では、ゲート電極と自己整合的にＮ^-型不純物領
域２９を形成する。すなわち、メモリセル形成領域１１
のソース・ドレイン形成領域２８以外の部分をレジスト
（図示せず）で覆い、このレジストをマスクにして砒素
（Ａ_S）をイオン注入し、低濃度のＮ^-型不純物領域２
９を形成する。同様にして、周辺回路部１２の電源ライ
ンコンタクト部領域３１には、ボロンをイオン注入して
低濃度のＰ^-型不純物領域３２を形成する。

【００３３】次に、図５に示すように、全面にＣＶＤ法
でシリコン酸化膜を堆積させた後、これを異方性エッチ
ングしてゲート電極としてのポリサイド層２７の側面に
シリコン酸化膜側壁３５を形成し、さらにこのシリコン
酸化膜側壁３５と自己整合的に高濃度のＮ⁺型不純物領
域３６を形成する。すなわち、メモリセル形成領域１１
のソース・ドレイン形成領域２８以外の部分を再びレジ
スト（図示せず）で覆い、このレジストおよびシリコン
酸化膜側壁３５をマスクにして高濃度の砒素をイオン注
入し、Ｎ⁺型不純物領域３６を形成する。こうして、Ｌ
ＤＤ構造のＮＭＯＳトランジスタ１３が形成される。同
様にして、周辺回路部１２の電源ラインコンタクト領域
３１には、高濃度のボロンをイオン注入してＰ⁺型不純
物領域３７を形成する。

【００３４】次に、図６に示すように、シリコン酸化膜
３８等の層間絶縁膜を形成した後、ＣＶＤ法やスパッタ
リングにより、膜厚が共に３０〜１００ｎｍ程度である
多結晶シリコン層４１とタングステンシリコン層４２等
のシリサイド層とを順次に堆積させて、ポリサイド層４
３を形成し、さらにこのポリサイド層４３をパターニン
グしてメモリセル形成領域１１の接地ライン（Ｖｓｓ）
層とする。

【００３５】次に、図７に示すように、平坦化絶縁膜
（シリコン酸化膜４５）としてＢＰＳＧ（ボロン・リン
・シリケートガラス）等を２００〜５００ｎｍ形成し、
８５０〜９００°Ｃの温度でアニールして、リフローに
より平坦化させる。

【００３６】次に、図８に示すように、メモリセル形成
領域１１において、ＮＭＯＳトランジスタ１３のゲート
電極としてのポリサイド層２７並びにソース・ドレイン
領域（拡散層）としてのＮ^-型不純物領域２９およびＮ
⁺型不純物領域３６に対して同時にコンタクトをとるた
めのシェアード・コンタクト用開口部４６（第１の開口
部）を形成する。そして、図９に示すように、ＴＦＴの
ゲート電極となる多結晶シリコン層４７を３０〜７０ｎ
ｍ程度の膜厚で形成し、さらにその全面にＮ型不純物で
ある砒素をイオン注入したのち、これをパターニングす
る。この時点で、シェアード・コンタクト用開口部４６
において、ＮＭＯＳトランジスタ１３のゲート電極とし
てのポリサイド層２７とＴＦＴのゲート電極としての多
結晶シリコン層４７との電気的接続が完了する。

【００３７】次に、図１０に示すように、周辺回路部１
２の電源ラインコンタクト領域３１の一部に、レジスト
（図示せず）をマスクとしたエッチングにより、電源
（Ｖｄｄ）ラインコンタクト用開口部４８（第２の開口
部）を形成する。

【００３８】次に、図１１に示すように、全面にシリコ
ンナイトライド（Ｓｉ₃Ｎ₄）層を５〜２０ｎｍ程度の
膜厚で形成し、これを全面ＲＩＥ(Reactive Ion Etchin
g ；反応性イオンエッチング）によりエッチングするこ
とにより、電源ラインコンタクト用開口部４８の内側壁
にシリコンナイトライド側壁５１−１を形成する。この
シリコンナイトライド側壁５１−１の存在により、リフ
ロー膜としてのシリコン酸化膜４５に含まれるＮ型のリ
ンが後述するＰ型の多結晶シリコン層５６に拡散する現
象を防止することができる。また、このＲＩＥ工程にお
いては、メモリセル形成領域１１のシェアード・コンタ
クト用開口部４６の内側壁にもシリコンナイトライド側
壁５１−２が形成されるが、ＮＭＯＳトランジスタ１３
のゲート電極としてのポリサイド層２７とＴＦＴのゲー
ト電極としての多結晶シリコン層４７との接続は既に完
了しているため、従来のようにコンタクト面積の減少に
伴う接触抵抗の増大という問題は生じない。また、この
ＲＩＥ工程においては、ＴＦＴのゲート電極としての多
結晶シリコン層４７のエッジ部側壁にもシリコンナイト
ライド側壁５１−３，５１−４が形成される。

【００３９】次に、図１２に示すように、ＴＦＴ１５の
ゲート絶縁膜となるシリコン酸化膜５２をＣＶＤ等によ
り２０〜５０ｎｍ程度の膜厚で全面に形成する。このと
き、上記のように多結晶シリコン層４７のエッジ部側壁
にもシリコンナイトライド側壁５１−３，５１−４が形
成され、エッジ部が丸みを帯びているため、このエッジ
部におけるゲート絶縁膜（シリコン酸化膜５２）の膜厚
が薄くなるという不具合がなく、ＴＦＴ１５のゲート耐
圧が向上する。

【００４０】次に、図１３に示すように、メモリセル形
成領域１１に、ＴＦＴ１５のゲート電極（多結晶シリコ
ン層４７）とコンタクトをとるための開口部５３（第３
の開口部）を形成する。これと同時に、周辺回路部１２
の電源ラインコンタクト用開口部４８を含む領域にシリ
コン基体２１とコンタクトをとるための開口部５４（第
４の開口部）を形成する。これにより、電源ラインコン
タクト用開口部４８の底部のシリコン酸化膜５２が除去
される。

【００４１】次に、図１４に示すように、ＣＶＤ等によ
り、ＴＦＴ１５のチャネル領域およびソース・ドレイン
領域となる多結晶シリコン層５６を１０〜２０ｎｍ程度
の膜厚で形成し、これをパターニングした後、ＴＦＴ１
５のソース・ドレイン領域の多結晶シリコン層５６およ
び周辺回路部１２の電源ラインコンタクト部の多結晶シ
リコン層５６にＰ型不純物であるボロンをイオン注入
し、Ｐ型の高濃度不純物領域を形成する。これにより、
ＴＦＴ１５のチャネル領域および電源ラインの形成が完
了する。なお、ゲートに対してドレイン領域を離間させ
て形成したオフセット領域を設けると共に、低濃度のＰ
型領域をドレイン側に形成することにより、ドレイン電
界を緩和させることができ、オン電流を低下させずにオ
フ電流を低減することができる。多結晶シリコン層５６
は、メモリセル形成領域１１においてＴＦＴ１５のゲー
ト電極を構成する多結晶シリコン層４７と接続される。
この多結晶シリコン層５６は、メモリセル形成領域１１
において電源ラインとして用いられると共に、周辺回路
部１２の電源ラインコンタクト領域３１まで引き出さ
れ、電源ラインコンタクト用開口部４８の底部におい
て、シリコン基体２１に形成されたＰ⁺型不純物領域３
７に直接接続される。

【００４２】次に、層間絶縁膜としてＢＰＳＧ等のリフ
ロー膜５７を形成し、これを平坦化した後、周辺回路部
１２に選択的にコンタクト孔５８を形成する。そして、
このコンタクト孔５８をバリアメタル層及び密着層とし
てのチタン／チタンナイトライド（Ｔｉ／ＴｉＮ）層６
１等とタングステン層６２とからなるプラグで埋め込ん
だ後、バリアメタル層等としてのチタン／チタンナイト
ライド層６３とＣｕを含有するアルミニウム層６４とを
形成し、さらに反射防止層等としてのチタンナイトライ
ド層６５を形成した後、これらをパターニングして、第
１層目の積層アルミニウム配線を形成する。こうして、
図１に示したＳＲＡＭ装置が出来上がる。さらにこの
後、図示はしないが、層間絶縁膜と第２層目の積層アル
ミニウム配線とを形成し、さらにプラズマＣＶＤ法によ
ってオーバコート膜としてのシリコンナイトライド（Ｓ
ｉＮ）層を形成することによって全製造工程を終了す
る。

【００４３】なお、本実施例では、従来の工程に比べて
マスクを１枚削減することができる。その理由を以下に
説明する。

【００４４】従来は、ＴＦＴのゲート電極となる多結晶
シリコン層４７に対して２枚のマスクを用いてイオン注
入により２種類（Ｐ型／Ｎ型）の不純物を注入し、２種
類の多結晶シリコン層を作り分けていた。具体的には、
メモリセル形成領域１１では多結晶シリコン層４７をＮ
型にしてＴＦＴのゲートを形成し、これをポリサイド層
２７およびＮ型の拡散層（Ｎ⁺型不純物領域３６）に接
続させていた。これは、多結晶シリコン層４７をＰ型に
するとＰＮ接合が逆方向になり、コンタクト抵抗が増大
するからである。一方、周辺回路部１２の電源ラインコ
ンタクト領域では多結晶シリコン層４７をＰ型にし、こ
れを介してＰ型拡散層（Ｐ⁺型不純物領域３７）と電源
ラインとしての多結晶シリコン層５６とを接続してい
た。

【００４５】これに対し本実施例では、電源ラインとし
ての多結晶シリコン層５６からＰ型拡散層（Ｐ⁺型不純
物領域３７）に対するコンタクトを形成するのにマスク
を１枚用いるものの、多結晶シリコン層４７をＰ／Ｎ２
種類の導電型に作り分けるという方法をとらず、多結晶
シリコン層５６とＰ型拡散層（Ｐ⁺型不純物領域３７）
とを直接接続する方法をとるようにしている。このた
め、２種類の導電型への作り分けに必要な２枚のマスク
を削減することができ、結局マスクを１枚削減すること
ができる。

【００４６】次に本発明の他の実施例に係るＳＲＡＭ装
置の製造方法を説明する。本製造方法の前半部分（図３
〜図７）は上記の製造方法と同様であるので、その説明
は省略する。

【００４７】本実施例の製造方法では、図７に示したよ
うに、シリコン酸化膜４５を形成してリフローにより平
坦化させた後、図１５に示すように、レジスト（図示せ
ず）をマスクとした選択的エッチングにより、メモリセ
ル形成領域１１にシェアード・コンタクト用開口部４６
を形成すると同時に、周辺回路部１２の電源ラインコン
タクト領域３１上の一部に電源ラインコンタクト用開口
部４８を形成する。

【００４８】そして、図１６に示すように、ＴＦＴのゲ
ート電極となる多結晶シリコン層４７を３０〜７０ｎｍ
程度の膜厚で形成し、さらにその全面にＮ型不純物であ
る砒素をイオン注入したのち、これをパターニングす
る。このとき、周辺回路部１２の多結晶シリコン層４７
はエッチングによって除去する。この際、図示のよう
に、電源ラインコンタクト用開口部４８の底部のＰ⁺型
不純物領域３７も削られるため、この削られる量が大き
い場合には、後の工程で形成される多結晶シリコン層５
６との間で電源ラインコンタクトがとれなくなるおそれ
がある。この問題は、後述するように、後の工程で形成
される多結晶シリコン層５６からのＰ型不純物（ボロ
ン）の拡散によって新たなコンタクト領域を形成するこ
とにより解消される。

【００４９】以下の工程は上記の実施例の場合（図１１
〜図１４）と同様である。すなわち、図１１に示すよう
に、電源ラインコンタクト用開口部４８の内側壁にシリ
コンナイトライド側壁５１−１を形成し、リフロー膜と
してのシリコン酸化膜４５に含まれるＮ型不純物のリン
のＰ型の多結晶シリコン層５６への拡散を防止すると共
に、図１２に示すように、ＴＦＴ１５のゲート絶縁膜と
なるシリコン酸化膜５２を全面に形成し、さらに図１３
に示すように、メモリセル形成領域１１に開口部５３を
形成すると同時に、周辺回路部１２に開口部５４を形成
して電源ラインコンタクト用開口部４８の底部のシリコ
ン酸化膜５２を除去する。そして、図１４に示すよう
に、多結晶シリコン層５６を形成し、これをパターニン
グした後、ＴＦＴ１５のソース・ドレイン領域の多結晶
シリコン層５６および周辺回路部１２の電源ラインコン
タクト部の多結晶シリコン層５６にボロンをイオン注入
し、Ｐ型の高濃度不純物領域を形成することによって、
ＴＦＴ１５のチャネル領域および電源ラインの形成を完
了する。このとき、上記のように、多結晶シリコン層５
６にイオン注入したＰ型不純物としてのボロンがシリコ
ン基体２１に拡散し、電源ラインコンタクト用開口部４
８の底部の削られた部分に新たなＰ⁺型不純物領域３７
が形成されるため、ここに電源ラインコンタクトが良好
に形成される。そして、この後、リフロー膜５７を形成
して平坦化した後、周辺回路部１２にコンタクト孔５８
を形成してタングステン層６２等のプラグで埋め、各層
の積層アルミニウム配線を形成する工程等も上記実施例
と同様である。

【００５０】本実施例では、図１５に示したように、メ
モリセル形成領域１１におけるシェアード・コンタクト
用開口部４６の形成と同時に周辺回路部１２における電
源ラインコンタクト用開口部４８を形成するようにした
ので、上記実施例の場合に比べてマスクをさらに１枚削
減することができ、結局従来に比べて２枚のマスクを削
減することができることになる。

【００５１】

【発明の効果】以上説明したように、本発明のＳＲＡＭ
装置およびその製造方法によれば、負荷用薄膜トランジ
スタのゲート電極をシェアード・コンタクト用開口部を
覆うように形成して、このゲート電極がドライバ用ＭＯ
Ｓトランジスタのゲート電極およびアクセス用ＭＯＳト
ランジスタのソース・ドレイン領域の双方に対して同時
かつ直接に接続するようにしたので、このシェアード・
コンタクト部には絶縁膜側壁が形成されず、コンタクト
面積が小さくなることがない。このため、コンタクト抵
抗の増大を防止することができ、低電圧ドレイン特性や
データ保持特性を向上させることができるという効果が
ある。

【００５２】特に、請求項３記載のＳＲＡＭ装置または
請求項６記載のＳＲＡＭ装置の製造方法では、さらに、
負荷用薄膜トランジスタのゲート電極のエッジ部にも第
２の絶縁膜側壁を設けるようにしたので、このエッジ部
におけるゲート絶縁膜の膜厚が薄くなることが防止され
る。したがって、負荷用薄膜トランジスタのゲート耐圧
を向上させることができるという効果がある。

【００５３】また、請求項４記載のＳＲＡＭ装置または
請求項７記載のＳＲＡＭ装置の製造方法では、平坦化絶
縁膜を第１導電型の不純物を含むリフロー膜で構成した
場合であっても、この不純物の拡散は絶縁膜側壁によっ
て阻止されるため、第２導電型の電源ラインコンタクト
に対しコンタクト抵抗の増大という悪影響を与えること
がなく、高信頼性のＳＲＡＭ装置を得ることができる。

【００５４】また、請求項７記載のＳＲＡＭ装置の製造
方法では、ドライバ用ＭＯＳトランジスタのゲート電極
およびアクセス用ＭＯＳトランジスタのソース・ドレイ
ン領域の双方に対して同時にコンタクトをとるための第
１の開口部の形成と同時に、周辺回路部における電源ラ
インコンタクト領域を形成するための第２の開口部を形
成することとしたので、工程を削減でき、製造コストを
低減することができる。

【００５５】また、請求項７記載のＳＲＡＭ装置の製造
方法では、第２の絶縁膜側壁は、第２の開口部の内側壁
に形成される絶縁膜側壁と同時に形成されるため、工程
が増えることがない。したがって、製造コストを増大さ
せることなく、高信頼性の負荷用薄膜トランジスタを製
造することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＳＲＡＭ装置を表す側
断面図である。

【図２】このＳＲＡＭ装置の回路構成を表す回路図であ
る。

【図３】図１のＳＲＡＭ装置の製造方法の最初の工程を
説明するための側断面図である。

【図４】図３に続く工程を説明するための側断面図であ
る。

【図５】図４に続く工程を説明するための側断面図であ
る。

【図６】図５に続く工程を説明するための側断面図であ
る。

【図７】図６に続く工程を説明するための側断面図であ
る。

【図８】図７に続く工程を説明するための側断面図であ
る。

【図９】図８に続く工程を説明するための側断面図であ
る。

【図１０】図９に続く工程を説明するための側断面図で
ある。

【図１１】図１０に続く工程を説明するための側断面図
である。

【図１２】図１１に続く工程を説明するための側断面図
である。

【図１３】図１２に続く工程を説明するための側断面図
である。

【図１４】図１３に続く工程を説明するための側断面図
である。

【図１５】本発明の他の実施例に係るＳＲＡＭ装置の製
造方法の一部の工程を説明するための側断面図である。

【図１６】図１５に続く工程を説明するための側断面図
である。

【符号の説明】

１１メモリセル形成領域１２周辺回路部１３ＮＭＯＳトランジスタ（アクセス用ＭＯＳトラン
ジスタ）１４ＮＭＯＳトランジスタ（ドライバ用ＭＯＳトラン
ジスタ）１５ＴＦＴ（負荷用薄膜トランジスタ）１６コンタクト電極１７積層アルミニウム配線層２１シリコン基体２２シリコン酸化膜（素子分離膜）２３Ｐ型ウェル領域２４シリコン酸化膜（ゲート絶縁膜）２７ポリサイド層２９Ｎ^-型不純物領域３１電源ラインコンタクト領域３２Ｐ^-型不純物領域３５シリコン酸化膜側壁３６Ｎ⁺型不純物領域（ソース・ドレイン領域）３７Ｐ⁺型不純物領域３８シリコン酸化膜４３ポリサイド層４５シリコン酸化膜４６シェアード・コンタクト用開口部（第１の開口
部）４７多結晶シリコン層４８電源ラインコンタクト用開口部（第２の開口部）５１−１〜５１−４シリコンナイトライド側壁（絶縁
膜側壁）５２シリコン酸化膜（絶縁膜）５３開口部（第３の開口部）５４開口部（第４の開口部）５６多結晶シリコン層（導電層）５７シリコン酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１３Ｂ

Claims

【特許請求の範囲】

【請求項１】一対の第１導電型のドライバ用ＭＯＳト
ランジスタ、一対の第１導電型のアクセス用ＭＯＳトラ
ンジスタ、および一対の第２導電型の負荷用薄膜トラン
ジスタを含むメモリセル領域と、電源ラインコンタクト
領域を含む周辺回路領域と、これらの各トランジスタお
よび電源ラインコンタクト領域を覆うように形成された
平坦化絶縁膜とを備えたＳＲＡＭ装置であって、前記メモリセル領域の平坦化絶縁膜に形成されたシェア
ード・コンタクト用開口部と、このシェアード・コンタクト用開口部を覆って形成さ
れ、前記ドライバ用ＭＯＳトランジスタのゲート電極お
よび前記アクセス用ＭＯＳトランジスタのソース・ドレ
イン領域の双方に対して同時に電気的に接続された前記
負荷用薄膜トランジスタのゲート電極と、前記周辺回路領域における電源ラインコンタクト領域の
周囲に形成され、前記平坦化絶縁膜からの不純物拡散を
防護する絶縁膜側壁とを備えたことを特徴とするＳＲＡ
Ｍ装置。
【請求項２】第１導電型の半導体基体上に形成された
第２導電型の半導体層を含むメモリセル領域と、前記第
１導電型の半導体基体上に形成された電源ラインコンタ
クト領域を含む周辺回路領域とを備えると共に、前記メ
モリセル領域の第２導電型半導体層上に形成された一対
の第１導電型のドライバ用ＭＯＳトランジスタおよび一
対の第１導電型のアクセス用ＭＯＳトランジスタ、並び
に前記メモリセル領域に設けられた一対の第２導電型の
負荷用薄膜トランジスタを備えるＳＲＡＭ装置であっ
て、前記周辺回路領域における第１導電型の半導体基体の表
面近傍に形成された第２導電型の不純物拡散層と、前記ドライバ用ＭＯＳトランジスタおよびアクセス用Ｍ
ＯＳトランジスタ並びに前記不純物拡散層を覆うように
形成された平坦化絶縁膜と、前記ドライバ用ＭＯＳトランジスタのゲート電極および
前記アクセス用ＭＯＳトランジスタのソース・ドレイン
領域の双方に対して同時に電気的に接続させるために前
記平坦化絶縁膜に選択的に設けられた第１の開口部と、この第１の開口部を覆うように形成された前記負荷用薄
膜トランジスタのゲート電極と、前記平坦化絶縁膜の周辺回路部に対応する領域に選択的
に設けられた第２の開口部と、この第２の開口部によってその底部に形成された、前記
第２導電型の不純物拡散層に対する電源ラインコンタク
ト領域と、この電源ラインコンタクト領域が形成された前記第２の
開口部の内側壁に、前記平坦化絶縁膜からの不純物拡散
を防護するために形成された絶縁膜側壁と、前記メモリセル領域の負荷用薄膜トランジスタのゲート
電極を含む平坦化絶縁膜上に形成された絶縁膜と、この絶縁膜の前記メモリセル領域における負荷用薄膜ト
ランジスタのゲート電極に対応する領域に選択的に形成
された第３の開口部と、前記絶縁膜の周辺回路領域における電源ラインコンタク
ト領域に対応する領域に選択的に形成された第４の開口
部と、前記第３の開口部および第４の開口部を覆うように形成
され、前記負荷用薄膜トランジスタのチャネル領域、ソ
ース・ドレイン領域および電源ラインとなる導電層とを
備えたことを特徴とするＳＲＡＭ装置。
【請求項３】さらに、前記負荷用薄膜トランジスタの
ゲート電極のエッジ部にも絶縁膜側壁が設けられたこと
を特徴とする請求項２記載のＳＲＡＭ装置。
【請求項４】前記平坦化絶縁膜は第１導電型の不純物
を含むリフロー膜であることを特徴とする請求項１ない
し３のいずれか１に記載のＳＲＡＭ装置。
【請求項５】一対の第１導電型のドライバ用ＭＯＳト
ランジスタと一対の第１導電型のアクセス用ＭＯＳトラ
ンジスタと一対の第２導電型の負荷用薄膜トランジスタ
とを含むメモリセル領域と、第１導電型の半導体基体に
形成された第２導電型不純物拡散層と前記負荷用薄膜ト
ランジスタの配線層との電源ラインコンタクト領域を含
む周辺回路領域とを備えたＳＲＡＭ装置の製造方法であ
って、前記メモリセル領域の前記半導体基体上に前記ドライバ
用ＭＯＳトランジスタとアクセス用ＭＯＳトランジスタ
とを形成する工程と、前記ドライバ用ＭＯＳトランジスタおよびアクセス用Ｍ
ＯＳトランジスタ、並びに周辺回路領域の前記第２導電
型不純物拡散層を覆うように平坦化絶縁膜を形成する工
程と、前記平坦化絶縁膜に、前記ドライバ用ＭＯＳトランジス
タのゲート電極および前記アクセス用ＭＯＳトランジス
タのソース・ドレイン領域の双方に対して同時に電気的
に接続させるための第１の開口部を形成する工程と、前記第１の開口部を覆うように前記負荷用薄膜トランジ
スタのゲート電極を選択的に形成する工程と、前記平坦化絶縁膜の前記周辺回路部に対応する領域に第
２の開口部を形成して前記第２導電型不純物拡散層に対
する電源ラインコンタクト領域を形成する工程と、前記電源ラインコンタクト領域が形成された前記第２の
開口部の内側壁に、前記平坦化絶縁膜からの不純物拡散
を防護するための絶縁膜側壁を選択的に形成する工程
と、前記メモリセル領域の負荷用薄膜トランジスタのゲート
電極を含む平坦化絶縁膜上に絶縁膜を形成する工程と、前記絶縁膜のメモリセル領域における負荷用薄膜トラン
ジスタのゲート電極領域に対応する領域に第３の開口
部、また、前記絶縁膜の周辺回路領域における電源ライ
ンコンタクト領域に対応する領域に第４の開口部をそれ
ぞれ選択的に形成する工程と、前記第３の開口部および第４の開口部を覆うようにし
て、前記負荷用薄膜トランジスタのチャネル領域、ソー
ス・ドレイン領域および電源ラインとなる配線層を形成
する工程とを含むことを特徴とするＳＲＡＭ装置の製造
方法。
【請求項６】前記第１の開口部の形成と、前記第２の
開口部の形成とを同一の工程で行うことを特徴とする請
求項５記載のＳＲＡＭ装置の製造方法。
【請求項７】前記絶縁膜側壁を形成する工程におい
て、同時に、前記負荷用薄膜トランジスタのゲート電極
のエッジ部にも絶縁膜側壁を設けることを特徴とする請
求項５記載のＳＲＡＭ装置。
【請求項８】前記平坦化絶縁膜は第１導電型の不純物
を含むリフロー膜であることを特徴とする請求項５また
は６記載のＳＲＡＭ装置の製造方法。