JP3036456B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP3036456B2 JP3036456B2 JP9024977A JP2497797A JP3036456B2 JP 3036456 B2 JP3036456 B2 JP 3036456B2 JP 9024977 A JP9024977 A JP 9024977A JP 2497797 A JP2497797 A JP 2497797A JP 3036456 B2 JP3036456 B2 JP 3036456B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- memory cell
- insulating film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000000758 substrate Substances 0.000 claims description 94
- 230000015572 biosynthetic process Effects 0.000 claims description 67
- 230000002093 peripheral effect Effects 0.000 claims description 52
- 239000011229 interlayer Substances 0.000 claims description 48
- 239000010410 layer Substances 0.000 claims description 21
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000002844 melting Methods 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 8
- 230000008018 melting Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 43
- 229910052710 silicon Inorganic materials 0.000 description 43
- 239000010703 silicon Substances 0.000 description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 238000000034 method Methods 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000010936 titanium Substances 0.000 description 15
- 238000003860 storage Methods 0.000 description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 12
- 239000005380 borophosphosilicate glass Substances 0.000 description 12
- 239000007789 gas Substances 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- WRECIMRULFAWHA-UHFFFAOYSA-N trimethyl borate Chemical compound COB(OC)OC WRECIMRULFAWHA-UHFFFAOYSA-N 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に半導体基板のメモリセル
形成領域に形成されるビット線と同一の導電体膜で周辺
回路形成領域に信号配線を形成するようなダイナミック
・ランダム・アクセス・メモリ(DRAM)の構造およ
びその製造方法に関する。
よびその製造方法に関し、特に半導体基板のメモリセル
形成領域に形成されるビット線と同一の導電体膜で周辺
回路形成領域に信号配線を形成するようなダイナミック
・ランダム・アクセス・メモリ(DRAM)の構造およ
びその製造方法に関する。
【0002】
【従来の技術】DRAMは、1つのNチャネル型MOS
トランジスタと1つの容量素子とからなるメモリセルが
行列状に配置されたセルアレイと、その周辺回路とを有
してP型シリコン基板に形成されている。この種のDR
AMには、微細化,低消費電力化および高速化という要
求からスタック型容量素子とCMOSトランジスタから
なる周辺回路とが採用されつつある。このようなDRA
Mの概要は、次のようになっている。
トランジスタと1つの容量素子とからなるメモリセルが
行列状に配置されたセルアレイと、その周辺回路とを有
してP型シリコン基板に形成されている。この種のDR
AMには、微細化,低消費電力化および高速化という要
求からスタック型容量素子とCMOSトランジスタから
なる周辺回路とが採用されつつある。このようなDRA
Mの概要は、次のようになっている。
【0003】メモリセルを構成する第1のNチャネル型
MOSトランジスタは、ゲート酸化膜を介してP型シリ
コン基板上に設けられたワード線を兼ねる第1のゲート
電極と、P型シリコン基板表面に設けられたN-型ソー
ス領域並びにN-型ドレイン領域とからなる。
MOSトランジスタは、ゲート酸化膜を介してP型シリ
コン基板上に設けられたワード線を兼ねる第1のゲート
電極と、P型シリコン基板表面に設けられたN-型ソー
ス領域並びにN-型ドレイン領域とからなる。
【0004】メモリセルを構成する容量素子は、ストレ
ージノード電極と、容量絶縁膜と、セルプレート電極と
からなる。N-型ソース領域には、ビット線が接続さ
れ、N-型ドレイン領域には、ストレージノード電極が
接続されている。
ージノード電極と、容量絶縁膜と、セルプレート電極と
からなる。N-型ソース領域には、ビット線が接続さ
れ、N-型ドレイン領域には、ストレージノード電極が
接続されている。
【0005】CMOSトランジスタを構成する第2のN
チャネル型MOSトランジスタは、ゲート酸化膜を介し
てP型シリコン基板上に設けられた第2のゲート電極
と、P型シリコン基板表面に設けられたN+型ソース領
域並びにN+型ドレイン領域(以後、N+型ソース・ドレ
イン領域という)とからなる。
チャネル型MOSトランジスタは、ゲート酸化膜を介し
てP型シリコン基板上に設けられた第2のゲート電極
と、P型シリコン基板表面に設けられたN+型ソース領
域並びにN+型ドレイン領域(以後、N+型ソース・ドレ
イン領域という)とからなる。
【0006】CMOSトランジスタを構成する第2のP
チャネル型MOSトランジスタは、P型シリコン基板表
面に形成されたNウェル上にゲート酸化膜を介して設け
られた第2のゲート電極と、Nウェル表面に設けられた
第2のP+型ソース領域並びに第2のP+型ドレイン領域
(以下、P+型ソース・ドレイン領域という)とからな
る。第2のNチャネル型MOSトランジスタのN+型ソ
ース・ドレイン領域、あるいは第2のPチャネル型MO
SトランジスタのP+型ソース・ドレイン領域には、信
号配線が接続されている。
チャネル型MOSトランジスタは、P型シリコン基板表
面に形成されたNウェル上にゲート酸化膜を介して設け
られた第2のゲート電極と、Nウェル表面に設けられた
第2のP+型ソース領域並びに第2のP+型ドレイン領域
(以下、P+型ソース・ドレイン領域という)とからな
る。第2のNチャネル型MOSトランジスタのN+型ソ
ース・ドレイン領域、あるいは第2のPチャネル型MO
SトランジスタのP+型ソース・ドレイン領域には、信
号配線が接続されている。
【0007】通常、これらのビット線と信号配線は、同
一の導電体膜を用いて同一の膜厚に構成されている。
一の導電体膜を用いて同一の膜厚に構成されている。
【0008】このような構造を持つ半導体記憶装置が特
公平6−91219号公報に記載されている。上記公報
に開示された半導体記憶装置を基盤にして従来のスタッ
ク型容量素子を有する半導体記憶装置の製造方法を説明
する。図8及び図9は、従来の半導体記憶装置の製造方
法を工程順に示す断面図である。
公平6−91219号公報に記載されている。上記公報
に開示された半導体記憶装置を基盤にして従来のスタッ
ク型容量素子を有する半導体記憶装置の製造方法を説明
する。図8及び図9は、従来の半導体記憶装置の製造方
法を工程順に示す断面図である。
【0009】まず、図8(a)に示されるように、P型
シリコン基板1の所要の領域に、Nウェル(図示せず)
が形成される。P型シリコン基板およびNウェル表面の
素子分離領域には、フィールド絶縁膜としてLOCOS
型のフィールド酸化膜3が形成される。P型シリコン基
板1およびNウェルの表面の素子形成領域には、ゲート
絶縁膜として熱酸化によるゲート酸化膜4が形成され
る。ワード線を兼ねた第1のゲート電極5AがP型シリ
コン基板1の表面のメモリセル形成領域上に形成され
る。
シリコン基板1の所要の領域に、Nウェル(図示せず)
が形成される。P型シリコン基板およびNウェル表面の
素子分離領域には、フィールド絶縁膜としてLOCOS
型のフィールド酸化膜3が形成される。P型シリコン基
板1およびNウェルの表面の素子形成領域には、ゲート
絶縁膜として熱酸化によるゲート酸化膜4が形成され
る。ワード線を兼ねた第1のゲート電極5AがP型シリ
コン基板1の表面のメモリセル形成領域上に形成され
る。
【0010】P型シリコン基板1表面の素子形成領域に
は、ゲート電極5Aおよびフィールド酸化膜3に自己整
合的にリン等のイオン注入等により、ソース・ドレイン
領域となるN-型拡散層6A,6Bが形成される。
は、ゲート電極5Aおよびフィールド酸化膜3に自己整
合的にリン等のイオン注入等により、ソース・ドレイン
領域となるN-型拡散層6A,6Bが形成される。
【0011】一方、周辺回路形成領域のP型シリコン基
板表面およびNウェル表面の素子形成領域には、第2の
ゲート電極5Bが形成される。
板表面およびNウェル表面の素子形成領域には、第2の
ゲート電極5Bが形成される。
【0012】さらに、P型シリコン基板1表面の素子形
成領域には、第2のゲート電極5Bおよびフィールド酸
化膜3に自己整合的に、リン(P)および砒素(As)
等のイオンにより、N+型ソース・ドレイン領域7が形
成される。また、Nウェル2表面の素子形成領域には、
第2のゲート電極5Bおよびフィールド酸化膜3に自己
整合的に、ボロン(B)又は2弗化ボロン(BF2)等
のイオン注入により、P+型ソース・ドレイン領域(図
示せず)が形成される。
成領域には、第2のゲート電極5Bおよびフィールド酸
化膜3に自己整合的に、リン(P)および砒素(As)
等のイオンにより、N+型ソース・ドレイン領域7が形
成される。また、Nウェル2表面の素子形成領域には、
第2のゲート電極5Bおよびフィールド酸化膜3に自己
整合的に、ボロン(B)又は2弗化ボロン(BF2)等
のイオン注入により、P+型ソース・ドレイン領域(図
示せず)が形成される。
【0013】次に図8(b)に示されるように、全面に
酸化シリコン系の絶縁膜からなる平坦化された層間絶縁
膜9が形成される。フォトレジスト10をマスクにした
異方性エッチング等により、メモリセル形成領域のN-
型ソース領域6Aおよび周辺回路形成予定領域のN+型
ソース・ドレイン領域7に達するコンタクト孔15が形
成される。
酸化シリコン系の絶縁膜からなる平坦化された層間絶縁
膜9が形成される。フォトレジスト10をマスクにした
異方性エッチング等により、メモリセル形成領域のN-
型ソース領域6Aおよび周辺回路形成予定領域のN+型
ソース・ドレイン領域7に達するコンタクト孔15が形
成される。
【0014】その後、図8(c)に示されるように、全
面に膜厚200nm程度のタングステン・シリサイド
(WSi)膜あるいはタングステン・ポリサイド(WS
i/poly−Si)が形成され、この導電体膜をパタ
ーンニングしてメモリセル形成領域にビット線16Aお
よび周辺回路形成領域に信号配線16Bを形成される。
面に膜厚200nm程度のタングステン・シリサイド
(WSi)膜あるいはタングステン・ポリサイド(WS
i/poly−Si)が形成され、この導電体膜をパタ
ーンニングしてメモリセル形成領域にビット線16Aお
よび周辺回路形成領域に信号配線16Bを形成される。
【0015】その後、図9(a)に示されるように、全
面に酸化シリコン系の絶縁膜からなる平坦化された層間
絶縁膜12が形成され、フォトレジスト膜13をマスク
にして層間絶縁膜12を異方性エッチングしてN-型ド
レイン領域6Bに達するノード・コンタクト孔18が形
成される。
面に酸化シリコン系の絶縁膜からなる平坦化された層間
絶縁膜12が形成され、フォトレジスト膜13をマスク
にして層間絶縁膜12を異方性エッチングしてN-型ド
レイン領域6Bに達するノード・コンタクト孔18が形
成される。
【0016】次に図9(b)に示されるように、全面に
膜厚700nm程度のN+型の多結晶シリコン膜が形成
され、この多結晶シリコン膜をパターンニングしてスト
レージ・ノード電極19が形成される。洗浄およびバフ
ァード弗酸液等によりストレージ・ノード電極19表面
の自然酸化膜が除去された後に、全面に膜厚7nm程度
のシリコン窒化膜(図に明示せず)が形成され、800
℃程度でのスチーム酸化を行って容量絶縁膜20が形成
される。全面に膜厚150nm程度のN+型多結晶シリ
コン膜(図に明示せず)が形成され、少なくとも周辺回
路が形成される領域の上記N 型多結晶シリコン膜およ
び容量絶縁膜20が順次エッチングされ、メモリセル形
成領域に多結晶シリコン膜からなるセルプレート電極2
1と容量絶縁膜19とが残置形成される。
膜厚700nm程度のN+型の多結晶シリコン膜が形成
され、この多結晶シリコン膜をパターンニングしてスト
レージ・ノード電極19が形成される。洗浄およびバフ
ァード弗酸液等によりストレージ・ノード電極19表面
の自然酸化膜が除去された後に、全面に膜厚7nm程度
のシリコン窒化膜(図に明示せず)が形成され、800
℃程度でのスチーム酸化を行って容量絶縁膜20が形成
される。全面に膜厚150nm程度のN+型多結晶シリ
コン膜(図に明示せず)が形成され、少なくとも周辺回
路が形成される領域の上記N 型多結晶シリコン膜およ
び容量絶縁膜20が順次エッチングされ、メモリセル形
成領域に多結晶シリコン膜からなるセルプレート電極2
1と容量絶縁膜19とが残置形成される。
【0017】その後は、公知の製造方法により、層間絶
縁膜,コンタクト孔,上部金属配線,表面保護膜等が形
成され、半導体記憶装置が完成する。
縁膜,コンタクト孔,上部金属配線,表面保護膜等が形
成され、半導体記憶装置が完成する。
【0018】
【発明が解決しようとする課題】上記特公平6−912
19号公報に記載の半導体記憶装置の製造方法によれ
ば、メモリセルの縮小が容易であり、微細化または高集
積化という要求を満足する半導体記憶装置が完成され
る。
19号公報に記載の半導体記憶装置の製造方法によれ
ば、メモリセルの縮小が容易であり、微細化または高集
積化という要求を満足する半導体記憶装置が完成され
る。
【0019】しかしながら、上記半導体記憶装置では、
メモリセル領域のビット線の寄生容量の低減と周辺回路
領域の信号配線の寄生抵抗の低減を両立させることがで
きず、低消費電力化と高速化の達成が困難であった。
メモリセル領域のビット線の寄生容量の低減と周辺回路
領域の信号配線の寄生抵抗の低減を両立させることがで
きず、低消費電力化と高速化の達成が困難であった。
【0020】図10は、ビット線容量の配線膜厚依存性
を示すものであり、配線材料はタングステン・シリサイ
ド(WSi)膜であり、配線の線幅/間隔は0.35/
0.35μmであり、ビット線長さが200μmの場合
を示すものである。
を示すものであり、配線材料はタングステン・シリサイ
ド(WSi)膜であり、配線の線幅/間隔は0.35/
0.35μmであり、ビット線長さが200μmの場合
を示すものである。
【0021】図10から明らかなように、ビット線の配
線膜厚が増加するにつれてビット線容量が増加する。こ
れは、ビット線の寄生容量がビット線と半導体基板やワ
ード線等の他の導電体層との間の容量だけでなく、隣同
士のビット線間の寄生容量が占める割合が微細化の進展
とともに無視できないこと、及び配線膜厚の増加により
フリンジ容量が増加するためである。ビット線容量の低
減のためには、配線膜厚を減少させることが必要と考え
られる。
線膜厚が増加するにつれてビット線容量が増加する。こ
れは、ビット線の寄生容量がビット線と半導体基板やワ
ード線等の他の導電体層との間の容量だけでなく、隣同
士のビット線間の寄生容量が占める割合が微細化の進展
とともに無視できないこと、及び配線膜厚の増加により
フリンジ容量が増加するためである。ビット線容量の低
減のためには、配線膜厚を減少させることが必要と考え
られる。
【0022】一方、図11は、配線抵抗の配線膜厚依存
性を示すものである。高速化の達成のためには、周辺回
路領域の信号配線の寄生抵抗を低減することが必要であ
る。配線材料をより低抵抗の材料に変更しない場合は、
配線の膜厚を増加させることが必要になる。
性を示すものである。高速化の達成のためには、周辺回
路領域の信号配線の寄生抵抗を低減することが必要であ
る。配線材料をより低抵抗の材料に変更しない場合は、
配線の膜厚を増加させることが必要になる。
【0023】本発明の目的は、メモリセル領域のビット
線と周辺回路領域の信号配線を同一の導電体層で形成す
るような半導体記憶装置において、ビット線の寄生容量
の低減と信号配線の低抵抗化を同時に実現でき、かつメ
モリセル領域と周辺回路領域との段差が生じることがな
い半導体記憶装置及びその製造方法を提供することにあ
る。
線と周辺回路領域の信号配線を同一の導電体層で形成す
るような半導体記憶装置において、ビット線の寄生容量
の低減と信号配線の低抵抗化を同時に実現でき、かつメ
モリセル領域と周辺回路領域との段差が生じることがな
い半導体記憶装置及びその製造方法を提供することにあ
る。
【0024】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、MOSトランジス
タと、ビット線と、信号配線とから構成される半導体記
憶装置において、半導体基板のメモリセル形成領域及び
周辺回路形成領域にゲート電極と不純物拡散層とをそれ
ぞれ形成して構成されたMOSトランジスタと、前記半
導体基板の前記メモリセル形成領域に形成された層間絶
縁膜上に形成され、前記層間絶縁膜のコンタクト孔を介
して前記半導体基板の前記メモリセル形成領域の前記不
純物拡散層に接続して構成されたビット線と、前記半導
体基板の前記周辺回路形成領域に形成された層間絶縁膜
上に形成され、前記層間絶縁膜のコンタクト孔を介して
前記半導体基板の前記周辺回路形成領域の前記不純物拡
散層に接続して構成された信号配線とを具備し、前記層
間絶縁膜は、前記半導体基板の前記メモリセル形成領域
と前記周辺回路形成領域の膜厚が異なり、かつ表面の高
さが異なるように段差を設けて成膜され、前記ビット線
及び前記信号配線は、表面が平坦化され、かつ膜厚が異
なるように形成されたものである。
め、本発明に係る半導体記憶装置は、MOSトランジス
タと、ビット線と、信号配線とから構成される半導体記
憶装置において、半導体基板のメモリセル形成領域及び
周辺回路形成領域にゲート電極と不純物拡散層とをそれ
ぞれ形成して構成されたMOSトランジスタと、前記半
導体基板の前記メモリセル形成領域に形成された層間絶
縁膜上に形成され、前記層間絶縁膜のコンタクト孔を介
して前記半導体基板の前記メモリセル形成領域の前記不
純物拡散層に接続して構成されたビット線と、前記半導
体基板の前記周辺回路形成領域に形成された層間絶縁膜
上に形成され、前記層間絶縁膜のコンタクト孔を介して
前記半導体基板の前記周辺回路形成領域の前記不純物拡
散層に接続して構成された信号配線とを具備し、前記層
間絶縁膜は、前記半導体基板の前記メモリセル形成領域
と前記周辺回路形成領域の膜厚が異なり、かつ表面の高
さが異なるように段差を設けて成膜され、前記ビット線
及び前記信号配線は、表面が平坦化され、かつ膜厚が異
なるように形成されたものである。
【0025】また前記半導体基板の前記メモリセル形成
領域の前記ビット線の上方に容量素子を形成したもので
ある。
領域の前記ビット線の上方に容量素子を形成したもので
ある。
【0026】また前記半導体基板の前記メモリセル形成
領域の前記ビット線の下方に容量素子を形成したもので
ある。
領域の前記ビット線の下方に容量素子を形成したもので
ある。
【0027】また、前記ビット線および信号配線は、高
融点金属膜,高融点シリサイド膜,高融点ポリサイド膜
もしくは、金属膜から構成されたものである。
融点金属膜,高融点シリサイド膜,高融点ポリサイド膜
もしくは、金属膜から構成されたものである。
【0028】また本発明に係る半導体記憶装置の製造方
法は、MOSトランジスタと、ビット線と、信号配線と
から構成される半導体記憶装置の製造方法において、半
導体基板のメモリセル形成領域及び周辺回路形成領域に
ゲート電極と不純物拡散層とをそれぞれ形成し、前記M
OSトランジスタを形成する工程と、前記半導体基板の
前記メモリセル形成領域及び前記周辺回路形成領域に層
間絶縁膜を形成する工程と、前記周辺回路形成領域の前
記層間絶縁膜を所定量エッチングし、前記メモリセル形
成領域と前記周辺回路形成領域の前記層間絶縁膜の表面
に段差を形成する工程と、表面に段差が形成された前記
層間絶縁膜全面に導電体膜を堆積し、堆積した前記導電
体膜の表面を研磨することにより平坦化し、膜厚の異な
る前記層間絶縁膜の段差を利用してビット線と信号配線
とを膜厚を異ならせて形成する工程と、前記ビット線を
前記半導体基板の前記メモリセル形成領域の前記不純物
拡散層に接続する工程と、前記信号配線を前記半導体基
板の前記周辺回路形成領域の前記不純物拡散層に接続す
る工程とを具備するものである。
法は、MOSトランジスタと、ビット線と、信号配線と
から構成される半導体記憶装置の製造方法において、半
導体基板のメモリセル形成領域及び周辺回路形成領域に
ゲート電極と不純物拡散層とをそれぞれ形成し、前記M
OSトランジスタを形成する工程と、前記半導体基板の
前記メモリセル形成領域及び前記周辺回路形成領域に層
間絶縁膜を形成する工程と、前記周辺回路形成領域の前
記層間絶縁膜を所定量エッチングし、前記メモリセル形
成領域と前記周辺回路形成領域の前記層間絶縁膜の表面
に段差を形成する工程と、表面に段差が形成された前記
層間絶縁膜全面に導電体膜を堆積し、堆積した前記導電
体膜の表面を研磨することにより平坦化し、膜厚の異な
る前記層間絶縁膜の段差を利用してビット線と信号配線
とを膜厚を異ならせて形成する工程と、前記ビット線を
前記半導体基板の前記メモリセル形成領域の前記不純物
拡散層に接続する工程と、前記信号配線を前記半導体基
板の前記周辺回路形成領域の前記不純物拡散層に接続す
る工程とを具備するものである。
【0029】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0030】(実施形態1)図1は、本発明の実施形態
1に係るスタック型の容量素子を有するDRAMのメモ
リセル形成領域と周辺回路形成領域を示す断面図であ
る。
1に係るスタック型の容量素子を有するDRAMのメモ
リセル形成領域と周辺回路形成領域を示す断面図であ
る。
【0031】図1(a)に示す本発明の実施形態1に係
る半導体記憶装置、特にDRAMにおいて、メモリセル
を構成する第1のNチャネル型MOSトランジスタは、
ゲート酸化膜4を介してP型シリコン基板1のメモリセ
ル形成領域上に設けられたワード線を兼ねる第1のゲー
ト電極5Aと、P型シリコン基板1のメモリセル形成領
域表面に設けられたN-型ソース領域6A並びにN-型ド
レイン領域6Bとからなる。
る半導体記憶装置、特にDRAMにおいて、メモリセル
を構成する第1のNチャネル型MOSトランジスタは、
ゲート酸化膜4を介してP型シリコン基板1のメモリセ
ル形成領域上に設けられたワード線を兼ねる第1のゲー
ト電極5Aと、P型シリコン基板1のメモリセル形成領
域表面に設けられたN-型ソース領域6A並びにN-型ド
レイン領域6Bとからなる。
【0032】メモリセルを構成するスタック型容量素子
は、ストレージノード電極19と、容量絶縁膜20と、
セルプレート電極21とからなり、P型シリコン基板1
のメモリセル形成領域に形成されている。また、メモリ
セルを構成するスタック型容量素子は、ビット線16A
の上方に位置させて設けられている。
は、ストレージノード電極19と、容量絶縁膜20と、
セルプレート電極21とからなり、P型シリコン基板1
のメモリセル形成領域に形成されている。また、メモリ
セルを構成するスタック型容量素子は、ビット線16A
の上方に位置させて設けられている。
【0033】N-型ソース領域6Aには、例えば膜厚2
00nm程度のタングステン・シリサイド(WSi)膜
あるいはタングステン・ポリサイド(WSi/poly
−Si)膜からなるビット線16Aがコンタクトを介し
て接続され、N-型ドレイン領域6Bには、膜厚700
nm程度のN+型の多結晶シリコン膜からなるストレー
ジ・ノード電極19がノード・コンタクト18を介して
接続されている。ビット線の線幅は0.35μm程度で
あり、ビット線の間隔は0.35μm程度である。
00nm程度のタングステン・シリサイド(WSi)膜
あるいはタングステン・ポリサイド(WSi/poly
−Si)膜からなるビット線16Aがコンタクトを介し
て接続され、N-型ドレイン領域6Bには、膜厚700
nm程度のN+型の多結晶シリコン膜からなるストレー
ジ・ノード電極19がノード・コンタクト18を介して
接続されている。ビット線の線幅は0.35μm程度で
あり、ビット線の間隔は0.35μm程度である。
【0034】周辺回路領域のCMOSトランジスタを構
成する第2のNチャネル型MOSトランジスタは、ゲー
ト酸化膜4を介してP型シリコン基板1上に設けられた
第2のゲート電極5Bと、P型シリコン基板1表面に設
けられたN+型ソース・ドレイン領域7とからなる。
成する第2のNチャネル型MOSトランジスタは、ゲー
ト酸化膜4を介してP型シリコン基板1上に設けられた
第2のゲート電極5Bと、P型シリコン基板1表面に設
けられたN+型ソース・ドレイン領域7とからなる。
【0035】周辺回路領域のCMOSトランジスタを構
成する第2のPチャネル型MOSトランジスタは、P型
シリコン基板1の表面に形成されたNウェル2上にゲー
ト酸化膜4を介して設けられた第2のゲート電極5B
と、Nウェル2表面に設けられたP+型ソース・ドレイ
ン領域8とからなる。
成する第2のPチャネル型MOSトランジスタは、P型
シリコン基板1の表面に形成されたNウェル2上にゲー
ト酸化膜4を介して設けられた第2のゲート電極5B
と、Nウェル2表面に設けられたP+型ソース・ドレイ
ン領域8とからなる。
【0036】第2のNチャネル型MOSトランジスタの
N+型ソース・ドレイン領域7には、例えば膜厚500
nm程度のタングステン・シリサイド(WSi)膜もし
くはタングステン・ポリサイド(WSi/poly−S
i)膜からなる信号配線16Bが接続されている。ここ
で、信号配線の幅は0.35〜0.8μm程度であり、
信号配線の間隔は0.35〜10μm程度である。
N+型ソース・ドレイン領域7には、例えば膜厚500
nm程度のタングステン・シリサイド(WSi)膜もし
くはタングステン・ポリサイド(WSi/poly−S
i)膜からなる信号配線16Bが接続されている。ここ
で、信号配線の幅は0.35〜0.8μm程度であり、
信号配線の間隔は0.35〜10μm程度である。
【0037】また図1(b)においては、信号配線16
Bは、周辺回路形成領域の導電型の異なるトランジスタ
のソース・ドレイン領域7とソース・ドレイン領域8と
に接続させた構造にしている。
Bは、周辺回路形成領域の導電型の異なるトランジスタ
のソース・ドレイン領域7とソース・ドレイン領域8と
に接続させた構造にしている。
【0038】このように、ビット線16Aと信号配線1
6Bとは、同一の配線材料で、膜厚が信号配線のほうが
大きくなるように形成され、同一平面上に位置する表面
を持つように平坦化されている。また、ビット線16A
ならびに信号配線16Bは、タングステン・シリサイド
膜もしくはタングステン・ポリサイド膜とから形成され
ることに限定されるものではなく、例えばタングステン
(W)膜と窒化チタン(TiN)膜およびチタン(T
i)膜の複合膜等の高融点金属膜もしくはアルミ(A
l)膜や銅(Cu)膜などの金属膜と窒化チタン(Ti
N)膜およびチタン(Ti)膜との複合膜とから構成し
てもよい。この場合、周辺回路領域の信号配線領域にお
いて、N+型ソース・ドレイン領域中のリン(P)など
の不純物とP+型ソース・ドレイン領域中のボロン
(B)などの不純物同士が相互拡散してコンタクト抵抗
が上昇することを窒化チタン(TiN)膜などのバリア
メタル膜を挾むことにより、抑制することができるた
め、第2のNチャネルMOSトランジスタのN+型ソー
ス・ドレイン領域7と第2のPチャネルMOSトランジ
スタのP+型ソース・ドレイン領域8の両方に上記信号
配線16Bを接続することができる。
6Bとは、同一の配線材料で、膜厚が信号配線のほうが
大きくなるように形成され、同一平面上に位置する表面
を持つように平坦化されている。また、ビット線16A
ならびに信号配線16Bは、タングステン・シリサイド
膜もしくはタングステン・ポリサイド膜とから形成され
ることに限定されるものではなく、例えばタングステン
(W)膜と窒化チタン(TiN)膜およびチタン(T
i)膜の複合膜等の高融点金属膜もしくはアルミ(A
l)膜や銅(Cu)膜などの金属膜と窒化チタン(Ti
N)膜およびチタン(Ti)膜との複合膜とから構成し
てもよい。この場合、周辺回路領域の信号配線領域にお
いて、N+型ソース・ドレイン領域中のリン(P)など
の不純物とP+型ソース・ドレイン領域中のボロン
(B)などの不純物同士が相互拡散してコンタクト抵抗
が上昇することを窒化チタン(TiN)膜などのバリア
メタル膜を挾むことにより、抑制することができるた
め、第2のNチャネルMOSトランジスタのN+型ソー
ス・ドレイン領域7と第2のPチャネルMOSトランジ
スタのP+型ソース・ドレイン領域8の両方に上記信号
配線16Bを接続することができる。
【0039】次に図1(a)に示す半導体記憶装置の製
造方法を、図2,図3および図4を参照して説明する。
造方法を、図2,図3および図4を参照して説明する。
【0040】まず、図2(a)に示すように、P型シリ
コン基板1の周辺回路形成領域に、Nウェル2を形成す
る。P型シリコン基板1およびNウェル2表面の素子分
離領域には、フィールド絶縁膜としてLOCOS型の膜
厚300nm程度のフィールド酸化膜3を形成する。P
型シリコン基板1およびNウェル2の表面の素子分離領
域には、ゲート絶縁膜として熱酸化による膜厚8〜20
nm程度のゲート酸化膜4を形成する。全面に膜厚20
0nm程度のN+型の多結晶シリコン膜を形成し、多結
晶シリコンをパターンニングする。そして、P型シリコ
ン基板1のメモリセル形成領域上に、ワード線を兼ねた
第1のゲート電極5Aを形成する。
コン基板1の周辺回路形成領域に、Nウェル2を形成す
る。P型シリコン基板1およびNウェル2表面の素子分
離領域には、フィールド絶縁膜としてLOCOS型の膜
厚300nm程度のフィールド酸化膜3を形成する。P
型シリコン基板1およびNウェル2の表面の素子分離領
域には、ゲート絶縁膜として熱酸化による膜厚8〜20
nm程度のゲート酸化膜4を形成する。全面に膜厚20
0nm程度のN+型の多結晶シリコン膜を形成し、多結
晶シリコンをパターンニングする。そして、P型シリコ
ン基板1のメモリセル形成領域上に、ワード線を兼ねた
第1のゲート電極5Aを形成する。
【0041】P型シリコン基板1表面のメモリセル形成
領域の素子形成領域において、Nウェル2を覆うフォト
レジスト膜(図示せず)をマスクとして、ゲート電極5
Aおよびフィールド酸化膜3に自己整合的に、40Ke
V,1x1013〜5X1013cm-2程度のリン等のイオ
ン注入等を行ない、ソース・ドレイン領域となるN-型
拡散層6A,6Bを形成する。
領域の素子形成領域において、Nウェル2を覆うフォト
レジスト膜(図示せず)をマスクとして、ゲート電極5
Aおよびフィールド酸化膜3に自己整合的に、40Ke
V,1x1013〜5X1013cm-2程度のリン等のイオ
ン注入等を行ない、ソース・ドレイン領域となるN-型
拡散層6A,6Bを形成する。
【0042】一方、P型シリコン基板1の周辺回路形成
領域の素子形成領域において、P型シリコン基板表面1
およびNウェル2表面のゲート酸化膜4上、第2のゲー
ト電極5Bを形成する。さらに、P型シリコン基板1表
面の素子形成領域には、第2のゲート電極5Bおよびフ
ィールド酸化膜3に自己整合的に、50KeV,3X1
015cm-2程度のリン(P)または砒素(As)等のイ
オン注入等を行ない、N+型ソース・ドレイン領域7を
形成する。
領域の素子形成領域において、P型シリコン基板表面1
およびNウェル2表面のゲート酸化膜4上、第2のゲー
ト電極5Bを形成する。さらに、P型シリコン基板1表
面の素子形成領域には、第2のゲート電極5Bおよびフ
ィールド酸化膜3に自己整合的に、50KeV,3X1
015cm-2程度のリン(P)または砒素(As)等のイ
オン注入等を行ない、N+型ソース・ドレイン領域7を
形成する。
【0043】また、P型シリコン基板1の周辺回路形成
領域の素子形成領域において、Nウェル2表面の素子形
成領域には、P型シリコン基板1表面を覆うレジスト
(図示せず)をマスクとして、第2のゲート電極5Bお
よびフィールド酸化膜3に自己整合的に、50KeV,
3X1015cm-2程度のボロン(B)または2弗化ボロ
ン(BF2)等のイオン注入等を行ない、P+型ソース
・ドレイン領域8を形成する。
領域の素子形成領域において、Nウェル2表面の素子形
成領域には、P型シリコン基板1表面を覆うレジスト
(図示せず)をマスクとして、第2のゲート電極5Bお
よびフィールド酸化膜3に自己整合的に、50KeV,
3X1015cm-2程度のボロン(B)または2弗化ボロ
ン(BF2)等のイオン注入等を行ない、P+型ソース
・ドレイン領域8を形成する。
【0044】次に図2(b)に示すように、基板全面に
酸化シリコン系の絶縁膜からなる平坦化された(第1
の)層間絶縁膜9を形成する。層間絶縁膜9がHTO膜
とBPSG膜とからなる場合、これらの形成方法の一例
は次のようになっている。すなわち、シラン(Si
H4)と亜酸化窒素(N2O)とを原料とした800℃程
度でのLPCVDにより、基板全面に膜厚100nm程
度のHTO膜を形成する。さらに、TEOS(Si(O
C2H5)4)ガスとホスフィン(PH3)ガスとトリ・メ
チル・ボレイト(B(OCH3)3)ガスと酸素(O2)
とを原料ガスとしたLPCVDにより、膜厚800nm
程度のBPSG膜を基板全面に形成する。750℃〜9
00℃の温度でPBSG膜をリフローした後、化学機械
研磨法(CMP)によりBPSG膜表面を300nm程
度研磨し、平坦化してこれらHTO膜およびBPSG膜
からなる層間絶縁膜9を形成する。
酸化シリコン系の絶縁膜からなる平坦化された(第1
の)層間絶縁膜9を形成する。層間絶縁膜9がHTO膜
とBPSG膜とからなる場合、これらの形成方法の一例
は次のようになっている。すなわち、シラン(Si
H4)と亜酸化窒素(N2O)とを原料とした800℃程
度でのLPCVDにより、基板全面に膜厚100nm程
度のHTO膜を形成する。さらに、TEOS(Si(O
C2H5)4)ガスとホスフィン(PH3)ガスとトリ・メ
チル・ボレイト(B(OCH3)3)ガスと酸素(O2)
とを原料ガスとしたLPCVDにより、膜厚800nm
程度のBPSG膜を基板全面に形成する。750℃〜9
00℃の温度でPBSG膜をリフローした後、化学機械
研磨法(CMP)によりBPSG膜表面を300nm程
度研磨し、平坦化してこれらHTO膜およびBPSG膜
からなる層間絶縁膜9を形成する。
【0045】次に、フォトレジスト膜10でメモリセル
形成領域を覆い、バファード弗酸溶液によるウェットエ
ッチングあるいはフルオロ・カーボン系のエッチングガ
スを用いた異方性エッチングにより、周辺回路形成領域
の層間絶縁膜9を膜厚300nm程度エッチングし30
0nm程度の段差を形成する。
形成領域を覆い、バファード弗酸溶液によるウェットエ
ッチングあるいはフルオロ・カーボン系のエッチングガ
スを用いた異方性エッチングにより、周辺回路形成領域
の層間絶縁膜9を膜厚300nm程度エッチングし30
0nm程度の段差を形成する。
【0046】次に図2(c)に示すように、フォトレジ
スト膜10を除去後、基板全面にLPCVDによりシリ
コン窒化膜11を膜厚100nm程度形成する。
スト膜10を除去後、基板全面にLPCVDによりシリ
コン窒化膜11を膜厚100nm程度形成する。
【0047】次に、図3(a)に示すように、基板全面
に(第2の)層間絶縁膜12を形成する。層間絶縁膜1
2がBPSG膜からなる場合、これの形成方法は、上記
層間絶縁膜9と同様に、膜厚500nm程度のBPSG
膜を基板全面に形成し、リフローした後、CMPにより
表面を300nm程度研磨し、平坦化する。
に(第2の)層間絶縁膜12を形成する。層間絶縁膜1
2がBPSG膜からなる場合、これの形成方法は、上記
層間絶縁膜9と同様に、膜厚500nm程度のBPSG
膜を基板全面に形成し、リフローした後、CMPにより
表面を300nm程度研磨し、平坦化する。
【0048】次に図3(b)に示すように、ビット線お
よび信号配線のパターンを有するフォトレジスト膜13
をマスクとして層間絶縁膜12をシリコン窒化膜に対す
る高いエッチング選択比(18程度)が取れるフルオロ
・カーボン系の異方性エッチングをしてシリコン窒化膜
11を露出させ、層間絶縁膜12に溝状のパターンを形
成する。このとき、溝の深さは、第2の層間絶縁膜12
の膜厚で決まり、ビット線形成領域では、200nm,
信号配線形成領域では500nm程度になる。このよう
な異方性エッチング条件としては、例えばパワー600
W,圧力8PaのもとでCHF3ガスとCOガスとをエ
ッチングガスとして行われるマグネトロン型反応性イオ
ンエッチング(マグネトロンRIE)がある。これらエ
ッチングガスの流量比は、例えばCHF3/CO=20
sccm/80sccmである。また、磁場は400ガ
ウスである。
よび信号配線のパターンを有するフォトレジスト膜13
をマスクとして層間絶縁膜12をシリコン窒化膜に対す
る高いエッチング選択比(18程度)が取れるフルオロ
・カーボン系の異方性エッチングをしてシリコン窒化膜
11を露出させ、層間絶縁膜12に溝状のパターンを形
成する。このとき、溝の深さは、第2の層間絶縁膜12
の膜厚で決まり、ビット線形成領域では、200nm,
信号配線形成領域では500nm程度になる。このよう
な異方性エッチング条件としては、例えばパワー600
W,圧力8PaのもとでCHF3ガスとCOガスとをエ
ッチングガスとして行われるマグネトロン型反応性イオ
ンエッチング(マグネトロンRIE)がある。これらエ
ッチングガスの流量比は、例えばCHF3/CO=20
sccm/80sccmである。また、磁場は400ガ
ウスである。
【0049】次に図3(c)に示すように、フォトレジ
スト膜13を除去した後、コンタクトパターンを有する
フォトレジスト膜14をマスクにした異方性エッチング
等により、メモリセル形成領域のN 型ソース領域6A
および周辺回路形成領域のN+型ソース・ドレイン領域
7に達するコンタクト孔15を形成する。
スト膜13を除去した後、コンタクトパターンを有する
フォトレジスト膜14をマスクにした異方性エッチング
等により、メモリセル形成領域のN 型ソース領域6A
および周辺回路形成領域のN+型ソース・ドレイン領域
7に達するコンタクト孔15を形成する。
【0050】その後、図4(a)に示すように、基板全
面に膜厚800nm程度のタングステン・シリサイド
(WSi)膜をLPCVD法あるいはスパッタ法にて形
成する。あるいは、膜厚700nm程度のタングステン
シリサイド膜をLPCVDによる膜厚100nm程度の
N+型多結晶シリコン膜上に形成した複合膜であるタン
グステン・ポリサイド(WSi/poly−Si)を堆
積し、化学的機械研磨(CMP)法にて研磨し、溝内に
導電体膜としてのタングステン・ポリサイド(WSi/
poly−Si)を埋込み、該導電体膜の表面を平坦に
し、メモリセル形成領域にビット線16Aおよび周辺回
路形成領域に信号配線16Bをそれぞれ形成する。
面に膜厚800nm程度のタングステン・シリサイド
(WSi)膜をLPCVD法あるいはスパッタ法にて形
成する。あるいは、膜厚700nm程度のタングステン
シリサイド膜をLPCVDによる膜厚100nm程度の
N+型多結晶シリコン膜上に形成した複合膜であるタン
グステン・ポリサイド(WSi/poly−Si)を堆
積し、化学的機械研磨(CMP)法にて研磨し、溝内に
導電体膜としてのタングステン・ポリサイド(WSi/
poly−Si)を埋込み、該導電体膜の表面を平坦に
し、メモリセル形成領域にビット線16Aおよび周辺回
路形成領域に信号配線16Bをそれぞれ形成する。
【0051】その後、図4(b)に示すように、基板全
面に酸化シリコン系の絶縁膜からなる平坦化された層間
絶縁膜17を形成し、フォトレジスト膜(図示せず)を
マスクとして層間絶縁膜17を異方性エッチングしてN
-型ドレイン領域6Bに達するノード・コンタクト孔1
8を形成する。
面に酸化シリコン系の絶縁膜からなる平坦化された層間
絶縁膜17を形成し、フォトレジスト膜(図示せず)を
マスクとして層間絶縁膜17を異方性エッチングしてN
-型ドレイン領域6Bに達するノード・コンタクト孔1
8を形成する。
【0052】次に、基板全面に膜厚700nm程度のN
+型の多結晶シリコン膜を形成し、この多結晶シリコン
膜をパターンニングしてストレージ・ノード電極19を
形成する。洗浄およびバファード弗酸液等によりストレ
ージノード電極19表面の自然酸化膜を除去した後に、
基板全面に厚膜7nm程度のシリコン窒化膜(図に明示
せず)を形成し、800℃程度でのスチーム酸化を行っ
て容量絶縁膜20を形成する。
+型の多結晶シリコン膜を形成し、この多結晶シリコン
膜をパターンニングしてストレージ・ノード電極19を
形成する。洗浄およびバファード弗酸液等によりストレ
ージノード電極19表面の自然酸化膜を除去した後に、
基板全面に厚膜7nm程度のシリコン窒化膜(図に明示
せず)を形成し、800℃程度でのスチーム酸化を行っ
て容量絶縁膜20を形成する。
【0053】次に基板全面に膜厚150nm程度のN+
型の多結晶シリコン膜(図に明示せず)を形成し、少な
くとも周辺回路が形成される領域の多結晶シリコンおよ
び容量絶縁膜20を順次エッチングし、メモリセル形成
領域に多結晶シリコン膜からなるセルプレート電極21
と容量絶縁膜19とを残置形成する。
型の多結晶シリコン膜(図に明示せず)を形成し、少な
くとも周辺回路が形成される領域の多結晶シリコンおよ
び容量絶縁膜20を順次エッチングし、メモリセル形成
領域に多結晶シリコン膜からなるセルプレート電極21
と容量絶縁膜19とを残置形成する。
【0054】その後は、公知の製造方法により、層間絶
縁膜,コンタクト孔,上部金属配線,表面保護膜等を形
成し、半導体記憶装置を完成させる(図に明示せず)。
縁膜,コンタクト孔,上部金属配線,表面保護膜等を形
成し、半導体記憶装置を完成させる(図に明示せず)。
【0055】なお、ビット線16Aおよび信号配線16
Bを構成する導電体材料として高融点金属あるいは金属
材料を用いても良い。この場合、容量素子を形成する工
程のプロセス温度を少なくとも配線材料の融点以下にし
なければならない。
Bを構成する導電体材料として高融点金属あるいは金属
材料を用いても良い。この場合、容量素子を形成する工
程のプロセス温度を少なくとも配線材料の融点以下にし
なければならない。
【0056】以下に、ビット線および信号配線の形成以
後の製造方法を説明する。まず、N-型ソース・ドレイ
ン領域6AとN+型ソース・ドレイン領域およびP+型ソ
ース・ドレイン領域に達するコンタクト孔15を開口
後、基板全面にスパッタもしくはCVDにて膜厚60n
m程度のチタン(Ti)膜(図示せず)を堆積し、続い
てスパッタもしくはCVDにて膜厚100nm程度の窒
化チタン(TiN)膜(図示せず)を堆積し、さらにス
パッタもしくはCVDにて膜厚500〜1000nm程
度のアルミ(Al)または銅(Cu)膜(図示せず)を
堆積後、化学的機械研磨(CMP)法にて研磨して、溝
内に上記導電体膜を埋め込み、導電体膜表面を平坦に
し、メモリセル形成領域にビット線16Aおよび周辺回
路形成領域に信号配線16Bを形成する。
後の製造方法を説明する。まず、N-型ソース・ドレイ
ン領域6AとN+型ソース・ドレイン領域およびP+型ソ
ース・ドレイン領域に達するコンタクト孔15を開口
後、基板全面にスパッタもしくはCVDにて膜厚60n
m程度のチタン(Ti)膜(図示せず)を堆積し、続い
てスパッタもしくはCVDにて膜厚100nm程度の窒
化チタン(TiN)膜(図示せず)を堆積し、さらにス
パッタもしくはCVDにて膜厚500〜1000nm程
度のアルミ(Al)または銅(Cu)膜(図示せず)を
堆積後、化学的機械研磨(CMP)法にて研磨して、溝
内に上記導電体膜を埋め込み、導電体膜表面を平坦に
し、メモリセル形成領域にビット線16Aおよび周辺回
路形成領域に信号配線16Bを形成する。
【0057】その後、基板全面に酸化シリコン系の絶縁
膜からなる平坦化された層間絶縁膜17を形成し、フォ
トレジスト膜(図示せず)をマスクとして層間絶縁膜1
7を異方性エッチングして、N-型ドレイン領域6Bに
達するノード・コンタクト孔18を形成する。次に、基
板全面にCVDまたはスパッタによる膜厚60nmのチ
タン(Ti)膜と同様に膜厚100nmの窒化チタン
(TiN)膜を堆積後、LPCVDによる膜厚700n
m程度のタングステン膜を形成し、このタングステン膜
をパターンニングしてストレージ・ノード電極19を形
成する。その後、CVDにより基板全面に膜厚8nm程
度のTa2O5膜(図に明示せず)を形成し、100〜4
00℃程度での酸素プラズマアニール処理を行って容量
絶縁膜20を形成する。次に基板全面にCVDあるいは
スパッタによる膜厚150nm程度の窒化チタン(Ti
N)膜(図に明示せず)を形成し、少なくとも周辺回路
が形成される領域の窒化チタン(TiN)膜および容量
絶縁膜20を順次エッチングし、メモリセル形成領域に
窒化チタン膜からなるセルプレート電極21と容量絶縁
膜19とを残置形成する(図4(b))。
膜からなる平坦化された層間絶縁膜17を形成し、フォ
トレジスト膜(図示せず)をマスクとして層間絶縁膜1
7を異方性エッチングして、N-型ドレイン領域6Bに
達するノード・コンタクト孔18を形成する。次に、基
板全面にCVDまたはスパッタによる膜厚60nmのチ
タン(Ti)膜と同様に膜厚100nmの窒化チタン
(TiN)膜を堆積後、LPCVDによる膜厚700n
m程度のタングステン膜を形成し、このタングステン膜
をパターンニングしてストレージ・ノード電極19を形
成する。その後、CVDにより基板全面に膜厚8nm程
度のTa2O5膜(図に明示せず)を形成し、100〜4
00℃程度での酸素プラズマアニール処理を行って容量
絶縁膜20を形成する。次に基板全面にCVDあるいは
スパッタによる膜厚150nm程度の窒化チタン(Ti
N)膜(図に明示せず)を形成し、少なくとも周辺回路
が形成される領域の窒化チタン(TiN)膜および容量
絶縁膜20を順次エッチングし、メモリセル形成領域に
窒化チタン膜からなるセルプレート電極21と容量絶縁
膜19とを残置形成する(図4(b))。
【0058】その後は、公知の製造方法により、層間絶
縁膜,コンタクト孔,上部金属配線,表面保護膜等を形
成し、半導体記憶装置を完成させる(図に明示せず)。
縁膜,コンタクト孔,上部金属配線,表面保護膜等を形
成し、半導体記憶装置を完成させる(図に明示せず)。
【0059】図1〜図4を参照して説明したように、実
施形態1では、メモリセル形成領域のビット線16Aと
周辺回路形成領域の信号配線16Bの膜厚をそれぞれ所
望の異なる膜厚に設定することができるため、ビット線
16Aの膜厚を200nm程度に薄く、信号配線16B
の膜厚を500nm程度に形成することができ、ビット
線16Aの容量の低減と信号配線16Bの寄生抵抗の低
減を両立させることができるという効果がある。
施形態1では、メモリセル形成領域のビット線16Aと
周辺回路形成領域の信号配線16Bの膜厚をそれぞれ所
望の異なる膜厚に設定することができるため、ビット線
16Aの膜厚を200nm程度に薄く、信号配線16B
の膜厚を500nm程度に形成することができ、ビット
線16Aの容量の低減と信号配線16Bの寄生抵抗の低
減を両立させることができるという効果がある。
【0060】さらに、実施形態1によれば、ビット線1
6Aの膜厚と信号配線16Bの膜厚が異なるとしても、
その表面をCMPを用いて平坦にしているために、後工
程の容量素子を形成するフォトリソグラフィ工程での焦
点深度の余裕度が大きく取れ、製造マージンを広げるこ
とができる。
6Aの膜厚と信号配線16Bの膜厚が異なるとしても、
その表面をCMPを用いて平坦にしているために、後工
程の容量素子を形成するフォトリソグラフィ工程での焦
点深度の余裕度が大きく取れ、製造マージンを広げるこ
とができる。
【0061】(実施形態2)図7は、本発明の実施形態
2に係るスタック型の容量素子を有するDRAMのメモ
リセル領域と周辺回路領域を示す断面図である。
2に係るスタック型の容量素子を有するDRAMのメモ
リセル領域と周辺回路領域を示す断面図である。
【0062】図7に示す本発明の実施形態2において、
メモリセルを構成するスタック型容量素子は、ストレー
ジノード電極19と、容量絶縁膜20と、セルプレート
電極21とからなり、P型シリコン基板1のメモリセル
形成領域に形成されている点は、実施形態1と同様であ
るが、本発明の実施形態2は、実施形態1では容量素子
をビット線16Aの上方に位置させて設けたのに対し
て、容量素子をビット線16Aの下方に位置させて設け
た点で相違する。
メモリセルを構成するスタック型容量素子は、ストレー
ジノード電極19と、容量絶縁膜20と、セルプレート
電極21とからなり、P型シリコン基板1のメモリセル
形成領域に形成されている点は、実施形態1と同様であ
るが、本発明の実施形態2は、実施形態1では容量素子
をビット線16Aの上方に位置させて設けたのに対し
て、容量素子をビット線16Aの下方に位置させて設け
た点で相違する。
【0063】メモリセルを構成する第1のNチャネル型
MOSトランジスタは、ゲート酸化膜4を介してP型シ
リコン基板1のメモリセル形成領域上にワード線を兼ね
て形成された第1のゲート電極5Aと、P型シリコン基
板のメモリセル形成領域上に設けられたN-型ソース領
域6A並びにN-型ドレイン領域6Bとからなる。
MOSトランジスタは、ゲート酸化膜4を介してP型シ
リコン基板1のメモリセル形成領域上にワード線を兼ね
て形成された第1のゲート電極5Aと、P型シリコン基
板のメモリセル形成領域上に設けられたN-型ソース領
域6A並びにN-型ドレイン領域6Bとからなる。
【0064】N-型ソース領域6Aには、例えば膜厚2
00nm程度のタングステン・シリサイド(WSi)膜
あるいはタングステン・ポリサイド(WSi/poly
−Si)膜からなるビット線16Aが接続され、N-型
ドレイン領域6Bには、膜厚700nm程度のN+型の
多結晶シリコン膜からなるストレージノード電極19が
接続されている。ビット線16Aの線幅は0.35μm
程度であり、ビット線16A相互の間隔は0.35μm
程度である。
00nm程度のタングステン・シリサイド(WSi)膜
あるいはタングステン・ポリサイド(WSi/poly
−Si)膜からなるビット線16Aが接続され、N-型
ドレイン領域6Bには、膜厚700nm程度のN+型の
多結晶シリコン膜からなるストレージノード電極19が
接続されている。ビット線16Aの線幅は0.35μm
程度であり、ビット線16A相互の間隔は0.35μm
程度である。
【0065】周辺回路形成領域のCMOSトランジスタ
を構成する第2のNチャネル型MOSトランジスタは、
ゲート酸化膜4を介してP型シリコン基板1上に設けら
れた第2のゲート電極5Bと、P型シリコン基板1表面
に設けられたN+型ソース・ドレイン領域7とからな
る。
を構成する第2のNチャネル型MOSトランジスタは、
ゲート酸化膜4を介してP型シリコン基板1上に設けら
れた第2のゲート電極5Bと、P型シリコン基板1表面
に設けられたN+型ソース・ドレイン領域7とからな
る。
【0066】周辺回路領域のCMOSトランジスタを構
成する第2のPチャネル型MOSトランジスタは、P型
シリコン基板1表面に形成されたNウェル2上にゲート
酸化膜4を介して設けられた第2のゲート電極5Bと、
Nウェル2表面に設けられた第2のP+型ソース・ドレ
イン領域8とからなる。
成する第2のPチャネル型MOSトランジスタは、P型
シリコン基板1表面に形成されたNウェル2上にゲート
酸化膜4を介して設けられた第2のゲート電極5Bと、
Nウェル2表面に設けられた第2のP+型ソース・ドレ
イン領域8とからなる。
【0067】第2のNチャネル型MOSトランジスタの
N+型ソース・ドレイン領域7および第2のPチャネル
型MOSトランジスタのP+型ソース・ドレイン領域8
には、例えばタングステン(W)膜と窒化チタン(Ti
N)膜およびチタン(Ti)膜の複合膜等の高融点金属
膜もしくはアルミ(Al)膜や銅(Cu)膜などの金属
膜と窒化チタン(TiN)膜およびチタン(Ti)膜と
の複合膜とからなる信号配線16Bが接続されている。
N+型ソース・ドレイン領域7および第2のPチャネル
型MOSトランジスタのP+型ソース・ドレイン領域8
には、例えばタングステン(W)膜と窒化チタン(Ti
N)膜およびチタン(Ti)膜の複合膜等の高融点金属
膜もしくはアルミ(Al)膜や銅(Cu)膜などの金属
膜と窒化チタン(TiN)膜およびチタン(Ti)膜と
の複合膜とからなる信号配線16Bが接続されている。
【0068】この場合、実施形態1と同様に周辺回路領
域の信号配線において、N+型ソース・ドレイン領域中
のリン(P)などの不純物とP+型ソース・ドレイン領
域中のボロン(B)などの不純物同士が相互拡散してコ
ンタクト抵抗が上昇することを、窒化チタン(TiN)
などのバリアメタルを挾むことにより抑制することがで
きる。
域の信号配線において、N+型ソース・ドレイン領域中
のリン(P)などの不純物とP+型ソース・ドレイン領
域中のボロン(B)などの不純物同士が相互拡散してコ
ンタクト抵抗が上昇することを、窒化チタン(TiN)
などのバリアメタルを挾むことにより抑制することがで
きる。
【0069】また、実施形態1と同様にして第2のNチ
ャネル型MOSトランジスタのN+型ソース・ドレイン
領域7にのみ、例えば膜厚500nm程度のテングステ
ン・シリサイド(WSi)膜もしくはタングステン・ポ
リサイド(WSi/poly−Si)膜からなる信号配
線16Bを接続してもよい。
ャネル型MOSトランジスタのN+型ソース・ドレイン
領域7にのみ、例えば膜厚500nm程度のテングステ
ン・シリサイド(WSi)膜もしくはタングステン・ポ
リサイド(WSi/poly−Si)膜からなる信号配
線16Bを接続してもよい。
【0070】次に、図7に示す本発明の実施形態2に係
る半導体記憶装置の製造方法を、図5,図6および図7
を参照して説明する。
る半導体記憶装置の製造方法を、図5,図6および図7
を参照して説明する。
【0071】まず、図5(a)に示すように、P型シリ
コン基板1の所要の領域に、Nウェル2を形成する。実
施形態1と同様の方法によりP型シリコン基板1および
Nウェル2表面の素子分離領域には、フィールド絶縁膜
としてLOCOS型の膜厚300nm程度のフィールド
酸化膜3を形成する。
コン基板1の所要の領域に、Nウェル2を形成する。実
施形態1と同様の方法によりP型シリコン基板1および
Nウェル2表面の素子分離領域には、フィールド絶縁膜
としてLOCOS型の膜厚300nm程度のフィールド
酸化膜3を形成する。
【0072】P型シリコン基板1およびNウェル2の表
面の素子分離領域には、ゲート絶縁膜として熱酸化によ
る膜厚8〜20nm程度のゲート酸化膜4を形成する。
次に基板全面に膜厚200nm程度のN+型の多結晶シ
リコン膜(図に明示せず)を形成し、この多結晶シリコ
ンをパターンニングする。そして、P型シリコン基板1
のメモリセル形成領域上に、ワード線を兼ねた第1のゲ
ート電極5Aを形成する。
面の素子分離領域には、ゲート絶縁膜として熱酸化によ
る膜厚8〜20nm程度のゲート酸化膜4を形成する。
次に基板全面に膜厚200nm程度のN+型の多結晶シ
リコン膜(図に明示せず)を形成し、この多結晶シリコ
ンをパターンニングする。そして、P型シリコン基板1
のメモリセル形成領域上に、ワード線を兼ねた第1のゲ
ート電極5Aを形成する。
【0073】さらに、P型シリコン基板1のメモリセル
形成領域の素子形成領域には、Nウェル2を覆うフォト
レジスト膜(図示せず)をマスクとして、ゲート電極5
Aおよびフィールド酸化膜3に自己整合的に、40Ke
V,1x1013〜5X1013cm-2程度のリン等のイオ
ン注入等を行ない、ソース・ドレイン領域となるN-型
拡散層6A,6Bを形成する。
形成領域の素子形成領域には、Nウェル2を覆うフォト
レジスト膜(図示せず)をマスクとして、ゲート電極5
Aおよびフィールド酸化膜3に自己整合的に、40Ke
V,1x1013〜5X1013cm-2程度のリン等のイオ
ン注入等を行ない、ソース・ドレイン領域となるN-型
拡散層6A,6Bを形成する。
【0074】一方、周辺回路形成領域におけるP型シリ
コン基板表面およびNウェル2表面の素子形成領域に
は、第2のゲート電極5Bをゲート酸化膜4上に形成す
る。さらに、P型シリコン基板1の周辺回路形成領域の
素子形成領域には、第2のゲート電極5Bおよびフィー
ルド酸化膜3に自己整合的に、50KeV,3X1015
cm-2程度のリン(P)または砒素(As)等のイオン
注入等を行ない、N+ソース・ドレイン領域となるN+型
拡散層7を形成する。また、Nウェル2表面の素子形成
領域には、P型シリコン基板1表面を覆うレジスト(図
示せず)をマスクとして、第2のゲート電極5Bおよび
フィールド酸化膜3に自己整合的に、50KeV,3X
1015cm-2程度のボロン(B)または2弗化ボロン
(BF2)等のイオン注入等を行ない、P+型ソース・
ドレイン領域8を形成する。
コン基板表面およびNウェル2表面の素子形成領域に
は、第2のゲート電極5Bをゲート酸化膜4上に形成す
る。さらに、P型シリコン基板1の周辺回路形成領域の
素子形成領域には、第2のゲート電極5Bおよびフィー
ルド酸化膜3に自己整合的に、50KeV,3X1015
cm-2程度のリン(P)または砒素(As)等のイオン
注入等を行ない、N+ソース・ドレイン領域となるN+型
拡散層7を形成する。また、Nウェル2表面の素子形成
領域には、P型シリコン基板1表面を覆うレジスト(図
示せず)をマスクとして、第2のゲート電極5Bおよび
フィールド酸化膜3に自己整合的に、50KeV,3X
1015cm-2程度のボロン(B)または2弗化ボロン
(BF2)等のイオン注入等を行ない、P+型ソース・
ドレイン領域8を形成する。
【0075】次に図5(b)に示すように、基板全面に
酸化シリコン系の絶縁膜からなる平坦化された(第1
の)層間絶縁膜9を形成する。層間絶縁膜9がHTO膜
とBPSG膜とからなる場合、これらの形成方法の一例
は、次のようになっている。すなわち、シラン(SiH
4)と亜酸化窒素(N2O)とを原料とした800℃程度
でのLPCVDにより、基板全面に膜厚100nm程度
のHTO膜を形成する。さらに、TEOS(Si(OC
2H5)4)ガスとホスフィン(PH3)ガスとトリ・メチ
ル・ボレイト(B(OCH3)3)ガスと酸素(O2)と
を原料ガスとしたLPCVDにより、膜厚600nm程
度のBPSG膜を基板全面に形成する。750℃〜90
0℃の温度でPBSG膜をリフローした後、化学機械研
磨法(CMP)によりBPSG膜表面を300nm程度
研磨して平坦化し、これらHTO膜およびBPSG膜か
らなる層間絶縁膜9を形成する。
酸化シリコン系の絶縁膜からなる平坦化された(第1
の)層間絶縁膜9を形成する。層間絶縁膜9がHTO膜
とBPSG膜とからなる場合、これらの形成方法の一例
は、次のようになっている。すなわち、シラン(SiH
4)と亜酸化窒素(N2O)とを原料とした800℃程度
でのLPCVDにより、基板全面に膜厚100nm程度
のHTO膜を形成する。さらに、TEOS(Si(OC
2H5)4)ガスとホスフィン(PH3)ガスとトリ・メチ
ル・ボレイト(B(OCH3)3)ガスと酸素(O2)と
を原料ガスとしたLPCVDにより、膜厚600nm程
度のBPSG膜を基板全面に形成する。750℃〜90
0℃の温度でPBSG膜をリフローした後、化学機械研
磨法(CMP)によりBPSG膜表面を300nm程度
研磨して平坦化し、これらHTO膜およびBPSG膜か
らなる層間絶縁膜9を形成する。
【0076】次に、フォトレジスト膜(図示せず)をマ
スクとして、層間絶縁膜9を異方性エッチングしてN-
型ドレイン領域6Bに達するノード・コンタクト孔18
を形成する。次に、基板全面に膜厚700nm程度のN
+型の多結晶シリコン膜を形成し、この多結晶シリコン
膜をパターンニングしてストレージ・ノード電極19を
形成する。洗浄およびバファード弗酸液等によりストレ
ージノード電極19表面の自然酸化膜を除去した後に、
基板全面に厚膜7nm程度のシリコン窒化膜(図に明示
せず)を形成し、800℃程度でのスチーム酸化を行い
容量絶縁膜20を形成する。基板全面に膜厚150nm
程度のN+型の多結晶シリコン膜を形成し、少なくとも
周辺回路形成領域の多結晶シリコンおよび容量絶縁膜2
0を順次エッチングし、メモリセル形成領域に、多結晶
シリコン膜からなるセルプレート電極21と容量絶縁膜
19とを残置形成する。
スクとして、層間絶縁膜9を異方性エッチングしてN-
型ドレイン領域6Bに達するノード・コンタクト孔18
を形成する。次に、基板全面に膜厚700nm程度のN
+型の多結晶シリコン膜を形成し、この多結晶シリコン
膜をパターンニングしてストレージ・ノード電極19を
形成する。洗浄およびバファード弗酸液等によりストレ
ージノード電極19表面の自然酸化膜を除去した後に、
基板全面に厚膜7nm程度のシリコン窒化膜(図に明示
せず)を形成し、800℃程度でのスチーム酸化を行い
容量絶縁膜20を形成する。基板全面に膜厚150nm
程度のN+型の多結晶シリコン膜を形成し、少なくとも
周辺回路形成領域の多結晶シリコンおよび容量絶縁膜2
0を順次エッチングし、メモリセル形成領域に、多結晶
シリコン膜からなるセルプレート電極21と容量絶縁膜
19とを残置形成する。
【0077】次に図5(c)に示すように、フォトレジ
スト膜10を除去した後、基板全面にLPCVDにより
シリコン窒化膜11を膜厚100nm程度形成する。次
に基板全面に(第3の)層間絶縁膜17を形成する。層
間絶縁膜17がBPSG膜からなる場合、これの形成方
法は、上記層間絶縁膜9と同様に、膜厚500nm程度
のBPSG膜を基板全面に形成し、リフローした後CM
Pにより300nm程度研磨し、表面を平坦化する。
スト膜10を除去した後、基板全面にLPCVDにより
シリコン窒化膜11を膜厚100nm程度形成する。次
に基板全面に(第3の)層間絶縁膜17を形成する。層
間絶縁膜17がBPSG膜からなる場合、これの形成方
法は、上記層間絶縁膜9と同様に、膜厚500nm程度
のBPSG膜を基板全面に形成し、リフローした後CM
Pにより300nm程度研磨し、表面を平坦化する。
【0078】次に図6(b)に示すように、実施形態1
と同様に、ビット線および信号配線のパターンを有する
フォトレジスト膜13をマスクとして、層間絶縁膜12
をシリコン窒化膜に対する高いエッチング選択比(18
程度)が取れるフルオロ・カーボン系の異方性エッチン
グをして、シリコン窒化膜11を露出させ、層間絶縁膜
12に溝状のパターンを形成する。
と同様に、ビット線および信号配線のパターンを有する
フォトレジスト膜13をマスクとして、層間絶縁膜12
をシリコン窒化膜に対する高いエッチング選択比(18
程度)が取れるフルオロ・カーボン系の異方性エッチン
グをして、シリコン窒化膜11を露出させ、層間絶縁膜
12に溝状のパターンを形成する。
【0079】次に図6(c)に示すように、フォトレジ
スト膜13を除去した後、コンタクトパターンを有する
フォトレジスト膜14マスクとした異方性エッチング等
により、メモリセル形成領域のN-型ソース領域6Aと
周辺回路形成領域のN+型ソース・ドレイン領域7およ
びP+型ソース・ドレイン領域に達するコンタクト孔1
5を形成する。
スト膜13を除去した後、コンタクトパターンを有する
フォトレジスト膜14マスクとした異方性エッチング等
により、メモリセル形成領域のN-型ソース領域6Aと
周辺回路形成領域のN+型ソース・ドレイン領域7およ
びP+型ソース・ドレイン領域に達するコンタクト孔1
5を形成する。
【0080】その後図7に示すように、基板全面にスパ
ッタもしくはCVDにて膜厚60nm程度のチタン(T
i)膜(図示せず)を堆積し、続いてスパッタもしくは
CVDにて膜厚100nm程度の窒化チタン(TiN)
膜(図示せず)を堆積し、さらにスパッタもしくはCV
Dにて膜厚500〜1000nm程度のアルミ(Al)
または銅(Cu)膜(図示せず)を堆積した後、化学的
機械研磨(CMP)法にて研磨し、溝内に上記導電体膜
を埋め込み、該導電体膜の表面を平坦にし、メモリセル
形成領域にビット線16Aおよび周辺回路形成領域に信
号配線16Bをそれぞれ形成する。
ッタもしくはCVDにて膜厚60nm程度のチタン(T
i)膜(図示せず)を堆積し、続いてスパッタもしくは
CVDにて膜厚100nm程度の窒化チタン(TiN)
膜(図示せず)を堆積し、さらにスパッタもしくはCV
Dにて膜厚500〜1000nm程度のアルミ(Al)
または銅(Cu)膜(図示せず)を堆積した後、化学的
機械研磨(CMP)法にて研磨し、溝内に上記導電体膜
を埋め込み、該導電体膜の表面を平坦にし、メモリセル
形成領域にビット線16Aおよび周辺回路形成領域に信
号配線16Bをそれぞれ形成する。
【0081】実施形態2は、実施形態1の同様な効果を
有している。さらに、実施形態2では、容量素子の形成
後にビット線を形成するため、ビット線の配線材料とは
関係なく、容量素子形成工程のプロセス温度を決めるこ
とができ(配線材料がアルミであっても500℃以下の
低温プロセスにする必要はない)、製造方法の自由度を
高めることができるという利点を有している。
有している。さらに、実施形態2では、容量素子の形成
後にビット線を形成するため、ビット線の配線材料とは
関係なく、容量素子形成工程のプロセス温度を決めるこ
とができ(配線材料がアルミであっても500℃以下の
低温プロセスにする必要はない)、製造方法の自由度を
高めることができるという利点を有している。
【0082】
【発明の効果】以上説明したように本発明の半導体記憶
装置によるメモリセル形成領域のビット線および周辺回
路形成領域の信号配線の構造により、ビット線の寄生容
量の抑制と信号配線の寄生抵抗の抑制とを同時に実現す
ることができ、低消費電力化及び高速性の要求を満足さ
せることができる。
装置によるメモリセル形成領域のビット線および周辺回
路形成領域の信号配線の構造により、ビット線の寄生容
量の抑制と信号配線の寄生抵抗の抑制とを同時に実現す
ることができ、低消費電力化及び高速性の要求を満足さ
せることができる。
【0083】また、本発明に係る半導体記憶装置の製造
方法によれば、容量素子構造を形成するためのフォト・
リソグラフィ工程において、下方に位置するビット線お
よび信号配線の表面がCMPにより平坦にされているた
め、焦点深度の余裕度を大きく取ることができ、製造マ
ージンを広げることができる。
方法によれば、容量素子構造を形成するためのフォト・
リソグラフィ工程において、下方に位置するビット線お
よび信号配線の表面がCMPにより平坦にされているた
め、焦点深度の余裕度を大きく取ることができ、製造マ
ージンを広げることができる。
【図1】本発明の実施形態1に係る半導体記憶装置を示
す断面図である。
す断面図である。
【図2】本発明の実施形態1に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図3】本発明の実施形態1に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図4】本発明の実施形態1に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図5】本発明の実施形態2に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図6】本発明の実施形態2に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図7】本発明の実施形態2に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図8】従来例に係る半導体記憶装置の製造方法を製造
工程順を示す断面図である。
工程順を示す断面図である。
【図9】従来例に係る半導体記憶装置の製造方法を製造
工程順を示す断面図である。
工程順を示す断面図である。
【図10】従来例の課題を説明するものであって、ビッ
ト線寄生容量のビット線膜厚に対する依存性を示す図で
ある。
ト線寄生容量のビット線膜厚に対する依存性を示す図で
ある。
【図11】従来例の課題を説明するものであって、信号
配線寄生抵抗の配線膜厚に対する依存性を示す図であ
る。
配線寄生抵抗の配線膜厚に対する依存性を示す図であ
る。
1 P型シリコン基板 2 Nウェル 3 フィールド酸化膜 4 ゲート酸化膜 5A ワード線 5B ゲート電極 6A N-型ソース領域 6B N-型ドレイン領域 7 N+型ソース・ドレイン領域 8 P+型ソース・ドレイン領域 9 層間絶縁膜 10 フォトレジスト 11 シリコン窒化膜 12 層間絶縁膜 13 フォトレジスト 14 フォトレジスト 15コンタクト孔 16A ビット線 16B 信号配線 17 層間絶縁膜 18 ノード・コンタクト 19 ストレージ・ノード電極 20 容量絶縁膜 21 セルプレート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115
Claims (5)
- 【請求項1】 MOSトランジスタと、ビット線と、信
号配線とから構成される半導体記憶装置において、半導体基板のメモリセル形成領域及び周辺回路形成領域
にゲート電極と不純物拡散層とをそれぞれ形成して構成
されたMOSトランジスタと 、前記半導体基板の前記メモリセル形成領域に形成された
層間絶縁膜上に形成され、前記層間絶縁膜のコンタクト
孔を介して前記半導体基板の前記メモリセル形成領域の
前記不純物拡散層に接続して構成されたビット線と 、前記半導体基板の前記周辺回路形成領域に形成された層
間絶縁膜上に形成され、前記層間絶縁膜のコンタクト孔
を介して前記半導体基板の前記周辺回路形成領域の前記
不純物拡散層に接続して構成された信号配線とを具備
し 、前記層間絶縁膜は、前記半導体基板の前記メモリセル形
成領域と前記周辺回路形成領域の膜厚が異なり、かつ表
面の高さが異なるように段差を設けて成膜され 、前記ビット線及び前記信号配線は、表面が平坦化され、
かつ膜厚が異なるように形成された ことを特徴とする半
導体記憶装置。 - 【請求項2】 前記半導体基板の前記メモリセル形成領
域の前記ビット線の上方に容量素子を形成したことを特
徴とする請求項1に記載の半導体記憶装置。 - 【請求項3】 前記半導体基板の前記メモリセル形成領
域の前記ビット線の下方に容量素子を形成したことを特
徴とする請求項1に記載の半導体記憶装置。 - 【請求項4】 前記ビット線および信号配線は、高融点
金属膜,高融点シリサイド膜,高融点ポリサイド膜もし
くは、金属膜から構成されたものであることを特徴とす
る請求項1,2又は3に記載の半導体記憶装置。 - 【請求項5】 MOSトランジスタと、ビット線と、信
号配線とから構成される半導体記憶装置の製造方法にお
いて、半導体基板のメモリセル形成領域及び周辺回路形成領域
にゲート電極と不純物拡散層とをそれぞれ形成し、前記
MOSトランジスタを形成する工程と 、前記半導体基板の前記メモリセル形成領域及び前記周辺
回路形成領域に層間絶縁膜を形成する工程と 、前記周辺回路形成領域の前記層間絶縁膜を所定量エッチ
ングし、前記メモリセル形成領域と前記周辺回路形成領
域の前記層間絶縁膜の表面に段差を形成する工程と 、表面に段差が形成された前記層間絶縁膜全面に導電体膜
を堆積し、堆積した前記導電体膜の表面を研磨すること
により平坦化し、膜厚の異なる前記層間絶縁膜の段差を
利用してビット線と信号配線とを膜厚を異ならせて形成
する工程と 、前記ビット線を前記半導体基板の前記メモリセル形成領
域の前記不純物拡散層に接続する工程と 、前記信号配線を前記半導体基板の前記周辺回路形成領域
の前記不純物拡散層に接続する工程とを具備する ことを
特徴とする半導体記憶装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9024977A JP3036456B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体記憶装置及びその製造方法 |
KR1019980003536A KR100294133B1 (ko) | 1997-02-07 | 1998-02-06 | 두께가 다른 비트선과 신호 배선층을 가진 반도체 메모리 장치와그의 제조 방법 |
CN981004032A CN1094251C (zh) | 1997-02-07 | 1998-02-09 | 半导体存储器件 |
US09/020,603 US6020644A (en) | 1997-02-07 | 1998-02-09 | Semiconductor memory device having bit lines and signal wiring layers different in thickness and process of fabricating thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9024977A JP3036456B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10223858A JPH10223858A (ja) | 1998-08-21 |
JP3036456B2 true JP3036456B2 (ja) | 2000-04-24 |
Family
ID=12153046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9024977A Expired - Lifetime JP3036456B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体記憶装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6020644A (ja) |
JP (1) | JP3036456B2 (ja) |
KR (1) | KR100294133B1 (ja) |
CN (1) | CN1094251C (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3137051B2 (ja) * | 1997-10-08 | 2001-02-19 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP3802226B2 (ja) * | 1998-04-08 | 2006-07-26 | 沖電気工業株式会社 | プリチャージ回路 |
JP2000188383A (ja) * | 1998-10-14 | 2000-07-04 | Fujitsu Ltd | 半導体装置およびその製造方法、半導体集積回路およびその製造方法 |
DE19908400A1 (de) * | 1999-02-26 | 2000-09-07 | Bosch Gmbh Robert | Verfahren zur Herstellung hochdotierter Halbleiterbauelemente |
JP2000349255A (ja) * | 1999-06-03 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
JP3953715B2 (ja) | 2000-07-31 | 2007-08-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP3665551B2 (ja) * | 2000-09-22 | 2005-06-29 | 沖電気工業株式会社 | 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 |
EP2328171A1 (en) | 2002-12-27 | 2011-06-01 | Fujitsu Semiconductor Limited | Method of producing dram integrated circuit device |
JP4602904B2 (ja) | 2003-08-29 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
KR100991379B1 (ko) | 2003-11-29 | 2010-11-02 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
JP2009246374A (ja) * | 2009-06-04 | 2009-10-22 | Renesas Technology Corp | 半導体装置 |
US9735177B2 (en) * | 2013-08-23 | 2017-08-15 | Boe Technology Group Co., Ltd. | Array substrate, method for manufacturing the same and display device |
KR102646847B1 (ko) * | 2016-12-07 | 2024-03-12 | 삼성전자주식회사 | 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템 |
US10998319B1 (en) * | 2020-02-25 | 2021-05-04 | Nanya Technology Corporation | Memory structure |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04291954A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体記憶装置 |
JP2906831B2 (ja) * | 1992-06-18 | 1999-06-21 | 三菱自動車工業株式会社 | エアブレーキシステム |
JPH0691219A (ja) * | 1992-09-11 | 1994-04-05 | Casio Comput Co Ltd | 単分子膜形成方法 |
JPH0846149A (ja) * | 1994-07-27 | 1996-02-16 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
KR0161398B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 고내압 트랜지스터 및 그 제조방법 |
JP3177436B2 (ja) * | 1996-03-21 | 2001-06-18 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1997
- 1997-02-07 JP JP9024977A patent/JP3036456B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-06 KR KR1019980003536A patent/KR100294133B1/ko not_active IP Right Cessation
- 1998-02-09 CN CN981004032A patent/CN1094251C/zh not_active Expired - Fee Related
- 1998-02-09 US US09/020,603 patent/US6020644A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1094251C (zh) | 2002-11-13 |
US6020644A (en) | 2000-02-01 |
KR19980071155A (ko) | 1998-10-26 |
KR100294133B1 (ko) | 2001-07-12 |
JPH10223858A (ja) | 1998-08-21 |
CN1190249A (zh) | 1998-08-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8058679B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
JP2755243B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP3563530B2 (ja) | 半導体集積回路装置 | |
JP3036456B2 (ja) | 半導体記憶装置及びその製造方法 | |
US20060024875A1 (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
US6333233B1 (en) | Semiconductor device with self-aligned contact and its manufacture | |
US5998249A (en) | Static random access memory design and fabrication process featuring dual self-aligned contact structures | |
JP2809183B2 (ja) | 半導体記憶装置の製造方法 | |
JP3499752B2 (ja) | 半導体装置及びその製造方法 | |
US5654231A (en) | Method of eliminating buried contact trench in SRAM technology | |
JPH08288473A (ja) | 半導体記憶装置およびその製造方法 | |
JP2648448B2 (ja) | 半導体記憶装置のキャパシター製造方法 | |
JPS63281457A (ja) | 半導体メモリ | |
JP2945964B2 (ja) | 半導体素子の配線構造 | |
KR20010014812A (ko) | 반도체 장치 및 그 제조 방법 | |
JPS60113460A (ja) | ダイナミックメモリ素子の製造方法 | |
US6380596B1 (en) | Method of forming a local interconnect, method of fabricating integrated circuitry comprising an sram cell having a local interconnect and having circuitry peripheral to the sram cell, and method of forming contact plugs | |
JP3371196B2 (ja) | パターン形成方法 | |
JPH1197529A (ja) | 半導体装置の製造方法 | |
TW436986B (en) | Embedded DRAM self-aligned contact with borderless contact and method for making the same | |
JPH0666438B2 (ja) | 半導体装置の製造方法 | |
JPH08204030A (ja) | Sram装置およびその製造方法 | |
JP2891192B2 (ja) | 半導体装置の製造方法 | |
JP3197159B2 (ja) | 半導体装置及びその製造方法 | |
JPH09120964A (ja) | 配線の形成方法及び半導体素子の形成方法 |