KR20010014812A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 주변 회로 영역의 트랜지스터에서의 소스/드레인의 실리사이드화와, BLC나 SAC의 자기 정합화 기술을 함께 적용하고, 논리 회로의 트랜지스터에 금속 실리사이드를 구비한 반도체 메모리를 고집적화 및 고성능화한다.
SAC막(10)을 메모리 셀 영역(3)의 게이트 전극(6) 사이를 매입하지 않을 정도의 막 두께로 형성한 후, 이번은 실리콘 산화막(11)을 게이트 전극(6) 사이를 매입하는 막 두께로 형성하고, 주변 회로 영역(4)의 게이트 전극(7)만의 측면에 실리콘 산화막(11)으로 되는 측벽(13)을 형성하고, 노출된 기판면에 금속 실리사이드(21)를 형성한다. 그리고, 전면에 BLD막(15)을 형성하고, SAC 및 BLD막(10, 15)을 사용하여 자기정합적으로 컨택트홀(contact hole; 18, 19)을 형성한다.
Description
본 발명은 고집적화에 적절한 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 DRAM, 플래시 메모리 등과 같이 소자 영역과 그 주변 회로 영역을 구비한 반도체 메모리에 적용하기에 적합한 것이다.
근년에, 반도체 장치에서의 요구는 고집적화뿐만 아니라 보다 높은 부가가치를 요구하는 경향이 강해져 오고 있다. 예를 들면, 신 분야의 반도체 메모리로서 주목되고 있는 메모리 셀과 논리 회로(메모리 셀의 주변 회로)를 구비한 DRAM의 혼재 칩에서는, 논리 회로를 구성하는 트랜지스터의 소스/드레인에 저항값의 저감화를 도모하는 금속 실리사이드를 형성하는 기술이 필요 불가결하다. 그렇지만 이 경우, 이 기술을 적용함에 있어서, DRAM의 메모리 셀을 구성하는 트랜지스터에는 리프레시(refresh) 특성의 관점에서 소스/드레인에 금속 실리사이드를 사용할 수 없다는 근본적인 문제가 있다. 따라서, 트랜지스터의 소스/드레인에 관해서는 메모리 셀측과 논리 회로측을 나누어 형성할 필요가 있다.
그렇지만, 상술의 기술은 메모리 셀의 고집적화의 요청과 맞지 않는 측면을 가지고 있다. 즉, 고집적화가 진행됨에 따라, 컨택트 홀의 맞춤 여유가 엄격해지기 때문에, 이것을 완화하기 위해서 트랜지스터를 덮는 보호막, 여기서는 산화막에 비해서 에칭율이 낮은 질화막을 형성하고, 보더리스 컨택트 기술(borderless contact ; BLC)이나 자기정합적으로 컨택트 홀을 형성하는 셀프 얼라인먼트 컨택트 기술(self-alignment contact; SAC)이 사용된다. 본 예의 경우, 상기와 같이 자기정합화 기술을 사용하면 구체적으로 이하에 나타나는 바와 같은 문제가 발생한다.
고집적화에 의해 메모리 셀 사이즈가 축소화되면, 당연히 해당 메모리 셀이 인접하는 게이트 전극의 이간거리도 짧아진다. 이 경우, 도 31a에 도시된 바와 같이, 게이트 전극(301)간의 거리의 단축화가 진행되면, 게이트 전극(301)의 소자 간격(302)이 BLC 및 SAC용의 질화막(306)에 의해 도시된 바와 같이 매입되어 버리고, 금속 실리사이드를 형성하기는커녕 그 전제가 되는 BLC 및 SAC이 실행 불능해진다.
그런데, 도 31b에 도시된 바와 같이, 게이트 전극(301)의 형성 후에 막 두께30nm 정도의 얇은 SAC용의 질화막(303) 및 소요 막 두께의 산화막을 차례로 형성하고, 전면 이방성 에칭에 의해 측벽(304)을 형성한다는 기술이 제안되고 있다. 그렇지만 이 경우, 논리 회로측의 트랜지스터에만 금속 실리사이드를 형성할 필요성 때문에, 메모리 셀측을 마스크하여 에칭에 의해 논리 회로측의 트랜지스터의 소스/드레인 표면을 노출시킬 필요가 있다. 그리고 금속 실리사이드 형성후, 이번은 BLC용의 질화막(305)을 형성하게 되지만, 이 때 게이트 전극(301) 사이가 협소하기 때문에 도시된 바와 같이 질화막(305)이 측벽(304) 사이를 매입하고, 컨택트 홀 형성시에 위쪽에서 본 질화막(305)의 실질적인 막 두께가 매우 두꺼워져 메모리 셀측의 SAC를 행할 수 없다.
이와 같이, 논리 회로의 트랜지스터에서의 저저항화의 요청과, 메모리 셀부 및 논리 회로부 전체의 고집적화의 요청은 서로 상반되는 요소를 가지고 있고, 양자를 함께 충족시키는 것은 매우 곤란하다는 현황에 있다.
그러므로 본 발명은 상기의 과제에 비추어, 예를 들면 제 1, 제 2 영역의 관계에 대해서, 제 1 영역이 메모리 셀 영역, 제 2 영역이 그 주변 회로 영역인 경우에, 해당 주변 회로 영역의 트랜지스터에서의 소스/드레인의 실리사이드화와, BLC나 SAC의 자기정합화 기술을 모두 적용하여, 논리 회로의 트랜지스터에 금속 실리사이드를 구비한 반도체 메모리의 한층 더한 고집적화 및 고성능화(고속 동작화)를 가능하게 하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해서, 이하에 나타내는 발명의 제반 태양을 가진다.
제 1 태양은 반도체 장치의 제조 방법으로서, 반도체 기판상의 제 1 영역에 복수의 게이트 전극을, 제 2 영역에 적어도 1개의 게이트 전극을 각각 형성한 후, 상기 제 1 및 제 2 영역의 게이트 전극의 양측에 제 1 불순물 확산층을 형성하는 공정과, 상기 제 1 및 제 2 영역에 제 1 보호막을 형성하는 공정과, 상기 제 1 및 제 2 영역에 절연막을 형성하고, 상기 제 2 영역의 상기 절연막을 가공하여 상기 제 2 영역의 게이트 전극의 양측에 측벽을 형성하는 동시에, 상기 측벽의 양측의 상기 반도체 기판의 표면을 노출시키는 공정과, 상기 측벽의 양측에서 노출된 상기 반도체 기판에 상기 제 1 불순물 확산층과 일부 겹치도록 제 2 불순물 확산층을 형성하는 공정과, 상기 제 1 및 제 2 영역에 제 2 보호막을 형성하는 공정과, 상기 제 1 영역에는 상기 제 1 불순물 확산층을 노출시키는 제 1 접속 홀을, 상기 제 2 영역에는 상기 제 2 불순물 확산층을 노출시키는 제 2 접속 홀을 상기 제 1 및 제 2 보호막을 사용하여 각각 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 제 1 태양에 있어서, 상기 제 2 불순물 확산층을 형성한 후, 상기 제 2 불순물 확산층상에 금속 실리사이드막을 형성하는 공정을 포함하고, 상기 제 2 접속 홀을 형성할 때에, 상기 제 2 영역에서 상기 금속 실리사이드막을 노출시키는 것이 적절하다.
상기 제 1 태양에 있어서, 상기 제 1 및 제 2 보호막은 동일한 에칭 특성을 가지는 재료로 되고, 상기 제 1 및 제 2 접속 홀을 형성하는 공정을, 상기 제 1 및 제 2 보호막의 재료에 대해 선택성이 낮은 조건에서 상기 각 게이트 전극을 매입하는 막 두께로 형성된 층간 절연막 및 상기 제 1 영역측의 상기 제 2 보호막이 관통될 때까지 이방성 에칭한 후, 상기 제 1 및 제 2 보호막의 재료에 대해 선택성이 높은 조건에서 상기 절연막을 이방성 에칭하는 공정을 포함하도록 행하는 것이 적절하다.
상기 제 1 태양에 있어서, 상기 제 2 불순물 확산층을 형성할 때의 이온 주입용의 마스크를 상기 측벽을 형성할 때에 겸용하는 것이 적절하다.
상기 제 1 태양에 있어서, 상기 층간 절연막을 형성한 후, 화학기계 연마법으로 상기 층간 절연막의 표면을 평탄화하는 공정을 더 포함하고, 상기 화학기계 연마시에, 상기 제 1 영역측에서의 상기 제 2 게이트상의 상기 제 2 보호막이 제거될 때까지 상기 층간 절연막을 연마하는 것이 적절하다.
상기 제 1 태양에 있어서, 상기 제 2 보호막을 형성한 후, 상기 제 2 영역을 덮고 상기 제 1 영역을 개구시키는 마스크를 형성하고, 상기 마스크를 사용하여 상기 제 1 영역측의 상기 제 2 보호막을 제거하는 것이 적절하다.
제 2 태양은 반도체 장치의 제조 방법으로서, 반도체 기판상의 제 1 영역에 복수의 게이트 전극을, 제 2 영역에 적어도 1개의 게이트 전극을 각각 형성한 후, 상기 제 1 및 제 2 영역의 게이트 전극의 양측에 제 1 불순물 확산층을 형성하는 공정과, 상기 제 1 및 제 2 영역에 제 1 보호막을 형성하는 공정과, 상기 제 1 및 제 2 영역에 절연막을 형성하고, 상기 제 2 영역의 상기 절연막을 가공하여 상기 제 2 영역의 게이트 전극의 양측에 측벽을 형성하는 동시에, 상기 측벽의 양측의 상기 반도체 기판의 표면을 노출시키는 공정과, 상기 측벽의 양측에서 노출된 상기 반도체 기판에 상기 제 1 불순물 확산층과 일부 겹치도록 제 2 불순물 확산층을 형성한 후, 상기 제 1 영역의 상기 절연막 및 상기 제 2 영역의 상기 측벽을 제거하는 공정과, 상기 제 1 및 제 2 영역에 제 2 보호막을 형성하는 공정과, 상기 제 1 영역에는 상기 제 1 불순물 확산층을 노출시키는 제 1 접속 홀을, 상기 제 2 영역에는 상기 제 2 불순물 확산층을 노출시키는 제 2 접속 홀을 상기 제 1 및 제 2 보호막을 사용하여 각각 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 제 2 태양에 있어서, 상기 제 2 불순물 확산층을 형성한 후, 상기 제 2 불순물 확산층상에 금속 실리사이드막을 형성하는 공정을 포함하고, 상기 제 2 접속 홀을 형성할 때에, 상기 제 2 영역에서 상기 금속 실리사이드막을 노출시키는 것이 적절하다.
상기 제 2 태양에 있어서, 상기 제 2 불순물 확산층을 형성할 때의 이온 주입용 마스크를 상기 측벽을 형성할 때에 겸용하는 것이 적절하다.
제 3 태양은 복수의 게이트 전극 및 소스/드레인을 각각 가지는 각 소자가 형성된 제 1 및 제 2 영역을 구비한 반도체 장치로서, 상기 제 1 영역의 게이트 전극간을 매입하지 않을 정도의 막 두께로 제 1 보호막이 형성되는 동시에, 상기 제 1 보호막상에 상기 제 1 영역의 게이트 전극 사이를 매입하도록 절연막이 형성되어 있고, 상기 제 2 영역의 게이트 전극에만 측벽이 형성되는 동시에, 상기 제 2 영역의 소스/드레인상에 금속 실리사이드막이 형성되고, 상기 측벽을 포함하는 상기 제 2 영역의 게이트 전극을 덮도록 제 2 보호막이 형성되어 있고, 상기 제 1 및 제 2 보호막의 일부가 측면으로부터 노출하는 제 1 및 제 2 접속 홀이 각각 자기정합적으로 형성되어 있고, 상기 제 1 및 제 2 접속 홀을 통해서 상기 제 1 영역의 소스/드레인 및 상기 금속 실리사이드막과 전기적으로 접속되도록 각 배선이 형성되어 있는 것을 특징으로 한다.
제 4 태양은 복수의 게이트 전극 및 소스/드레인을 각각 가지는 각 소자가 형성된 제 1 및 제 2 영역을 구비한 반도체 장치로서, 상기 제 1 및 제 2 영역에, 합계한 막 두께가 상기 제 1 영역의 상기 게이트 전극 사이를 매입하지 않을 정도의 막 두께로 제 1 및 제 2 보호막이 형성되고, 상기 제 1 영역에서는 전면을 덮도록 상기 제 1 및 제 2 보호막이 형성되어 있고, 상기 제 2 영역에서는 상기 게이트 전극의 측면 및 그 근방에만 상기 제 1 보호막이 형성되는 동시에, 상기 제 2 영역의 소스/드레인 상에 금속 실리사이드막이 형성되고, 전면을 덮도록 제 2 보호막이 형성되어 있고, 상기 제 1 및 제 2 보호막의 일부가 측면에서 노출하는 제 1 및 제 2 접속 홀이 각각 형성되어 있고, 상기 제 1 및 제 2 접속 홀을 통해서 상기 제 1 영역의 소스/드레인 및 상기 금속 실리사이드막과 전기적으로 접속되도록 각 배선이 형성되어 있는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법(상기 제 1 태양)에 있어서는, 전면에 SAC용 제 1 보호막을 형성하고, 제 2 영역(예를 들면 주변 회로 영역)의 게이트 전극에만 측벽을 형성하고, 제 2 불순물 확산층상에 금속 실리사이드를 형성한 후, BLC용 제 2 보호막을 형성한다. 이 때, 제 1 영역(예를 들면 메모리 셀 영역)에서는, 게이트 전극의 소자 간격이 매우 협소한 경우라도, 해당 소자 간격을 얇은 제 1 보호막을 통해서 절연막이 매입되어 있다. 즉, 제 1 영역의 게이트 전극에는 SAC용 제 1 보호막이, 제 2 영역의 게이트 전극( 및 측벽)에는 BLC용 제 2 보호막이 각각 유효하게 형성되어 있다. 따라서, 이들 보호막을 사용하여, 제 1 영역에서는 게이트 전극 사이에서 제 1 불순물 확산층의 일부가 노출되도록, 제 2 영역에서는 금속 실리사이드의 일부가 노출되도록, 소망의 제 1 및 제 2 접속 홀을 형성하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법(상기 제 2 태양)에 있어서는, 제 2 영역(예를 들면, 주변 회로 영역)의 트랜지스터에 대해서는 충분한 막 두께로 측벽을 형성할 수 있기 때문에, 안정된 특성의 트랜지스터를 형성할 수 있다. 또한, 제 2 보호막의 형성 전에, 제 1 영역에 존재하는 절연막 및 제 2 영역에 존재하는 측벽을 제거함으로써, 제 1 및 제 2 영역의 게이트 전극 측벽에는 제 1 및 제 2 보호막이 형성되기 때문에, SAC용 제 1 보호막에 더하여 BLC용 제 2 보호막을 SAC용 보호막으로서 사용할 수 있다. 이것에 의해서, 제 1 및 제 2 영역에 형성된 접속 홀의 절연 내압을 더욱 향상시킬 수 있다.
도 1은 제 1 실시형태의 반도체 장치의 제조 방법을 나타내는 개략 단면.
도 2는 도 1에 이어서, 제 1 실시형태의 반도체 장치의 제조 방법을 나타내는 개략 단면도.
도 3은 제 1 실시형태의 반도체 장치의 제조 방법의 변형예 1을 나타내는 개략 단면도.
도 4는 제 1 실시형태의 반도체 장치의 제조 방법의 변형예 2를 나타내는 개략 단면도.
도 5는 제 1 실시형태의 반도체 장치의 제조 방법의 변형예 3을 나타내는 개략 단면도.
도 6은 제 2 실시형태에 의한 DRAM을 나타내는 개략 평면도.
도 7은 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 8은 도 7에 이어서, 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 9는 도 8에 이에서, 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 10은 도 9에 이어서, 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 11은 도 10에 이어서, 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 12는 도 11에 이어서, 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 13은 도 12에 이어서, 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 14는 제 2 실시형태의 반도체 장치의 제조 방법의 변형예 1을 나타내는 개략 단면도.
도 15는 제 2 실시형태의 반도체 장치의 제조 방법의 변형예 2를 나타내는 개략 단면도.
도 16은 제 2 실시형태의 반도체 장치의 제조 방법의 변형예 3을 나타내는 개략 단면도.
도 17은 도 16에 이어서, 제 2 실시형태의 반도체 장치의 제조 방법의 변형예 3을 나타내는 개략 단면도.
도 18은 제 3 실시형태의 반도체 장치의 제조 방법을 나타내는 개략 단면도.
도 19는 도 18에 이어서, 제 3 실시형태의 반도체 장치의 제조 방법을 나타내는 개략 단면도.
도 20은 도 19에 이어서, 제 3 실시형태의 반도체 장치의 제조 방법을 나타내는 개략 단면도.
도 21은 제 3 실시형태의 반도체 장치의 제조 방법의 변형예를 나타내는 개략 단면도.
도 22는 제 4 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 23은 도 22에 이어서, 제 4 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 24는 도 23에 이어서, 제 4 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 25는 도 24에 이어서, 제 4 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 26은 도 25에 이어서, 제 4 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 27은 도 26에 이어서, 제 4 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 28은 도 27에 이어서, 제 4 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 29는 도 28에 이어서, 제 4 실시형태에 의한 DRAM의 제조 방법을 공정순로 나타내는 개략 단면도.
도 30은 제 4 실시형태의 반도체 장치의 제조 방법의 변형예를 나타내는 개략 단면도.
도 31은 종래의 DRAM의 제조 방법에서의 문제점을 설명하기 위한 일부 공정을 나타내는 개략 단면도.
[부호의 설명]
1, 101 반도체 기판
2, 106 소자 분리 구조
3 제 1 영역
4 제 2 영역
5, 109 게이트 절연막
6, 7, 118, 119 게이트 전극
8, 9, 121a, 121b LDD 확산층
10, 122 제 1 보호막
11 실리콘 산화막
12, 17, 22, 23, 24, 124, 132, 135, 201, 202, 203, 204 포토레지스트
13, 125 측벽
14, 126(n+), 127(p+) 소스/드레인
15, 129 제 2 보호막
16, 131, 167 층간 절연막
18, 19, 133, 136, 137 컨택트 홀(contact hole)
21, 128 금속 실리사이드
107 메모리 셀 영역
108 주변 회로 영역
이하, 본 발명을 적용한 구체적인 실시형태에 대해서 도면을 참조하면서 상세하게 설명한다.
제 1 실시형태
여기서는, 본 발명의 원리적인 설명으로서, 제 1 및 제 2 영역을 구비하고, 각 영역에 서로 다른 종류의 반도체 소자를 구비한 반도체 장치의 제조 방법에 대해서 기술한다. 또한 여기서는 편의상, 반도체 장치의 구성을 제조 방법과 함께 설명한다.
도 1 및 도 2는 제 1 실시형태의 반도체 장치의 제조 방법을 나타내는 개략 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 예를 들면 p형 반도체 기판(1)의 소자 분리 영역을 이방성 에칭하여 홈을 형성하고, 해당 홈내에 실리콘 산화막을 매입함으로써 소자 분리 구조(2)를 형성하고, 소자 분리 구조(2)에 의해 획정된 제 1 및 제 2 영역(3, 4)에 게이트 절연막(5)을 형성한 후, 게이트 절연막(5)상에 각각 게이트 전극(6, 7) 및 그 위에 SAC용 두꺼운 실리콘 질화막(31)을 패턴 형성한다.
다음에, 게이트 전극(6, 7)을 마스크로 하여 반도체 기판(1)에 이온 주입하고, LDD 확산층(8, 9)(제 1 불순물 확산층)을 각각 형성한다. 제 1 영역(3)에 대해서는, 게이트 전극(6)과 소스/드레인으로서 기능하는 LDD 확산층(8)을 구비하여 트랜지스터가 구성된다.
계속하여, 도 1b에 도시된 바와 같이, 전면에 SAC용 보호막(제 1 보호막)으로 하여 실리콘 질화막(10)을 제 1 영역(3)의 게이트 전극(6) 사이를 매입하지 않을 정도의 막 두께, 여기서는 30nm 정도로 퇴적 형성한다.
다음에, 계속되는 측벽을 형성하기 위한 실리콘 산화막(11)을 게이트 전극(6) 사이를 매입하는 막 두께, 여기서는 50nm 정도로 퇴적 형성한다. 해당 막 두께는 제 1 영역(3)에서의 인접하는 게이트 전극(6)간의 거리가 150nm 이하이면, 해당 게이트 전극(6) 사이는 도시된 바와 같이 실리콘 산화막(11)에서 매입될 정도의 값이다.
계속하여, 도 1c에 도시된 바와 같이, 제 1 영역(3)만을 덮는 레지스트 마스크(12)를 형성하고, 제 2 영역(4)의 LDD 확산층(9)이 노출될 때까지, 실리콘 산화막(11) 및 실리콘 질화막(10)에 대해서 전면 이방성 에칭한다. 이 때, LDD 확산층(9)이 노출하는 동시에, 게이트 전극(7)의 측면에 실리콘 산화막(11)으로 되는 측벽(13)이 형성된다.
다음에, 게이트 전극(7) 및 측벽(13)을 마스크로 하여, LDD 확산층(9)과 일부 겹치도록 이온 주입하고, LDD 확산층(9)을 포함하는 소스/드레인(14)(제 1 및 제 2 불순물 확산층)을 형성한다. 제 2 영역(4)에 대해서는, 게이트 전극(7)과 LDD 구조의 소스/드레인(14)을 구비하여 트랜지스터(Tr2)가 구성된다. 이 때, 해당 이온 주입시의 마스크를 측벽(13)의 형성시에 겸용하는 것이 적합하다. 이와 같이, 이온 주입용의 마스크와 측벽(13)의 형성용 마스크를 겸함으로써, 마스크 수 및 공정 수를 삭감하여 효율이 좋은 반도체 제조가 가능해진다.
계속하어, 도 2a에 도시된 바와 같이, 레지스트 마스크(12)를 애싱(ashing) 처리 등에 의해 제거한 후, 소스/드레인(14)의 표면에 금속 실리사이드(21)로서, CoSi를 공지된 샐리사이드 프로세스에 의해 막 두께 1Onm 정도로 선택적으로 성장시킨다.
다음에, CVD법에 의해 전면에 BLC용 보호막(제 2 보호막)으로서 실리콘 질화막(15)을 제 2 영역(4)의 게이트 전극(7) 사이를 측벽(13)의 막 두께와의 합계로 매입하지 않을 정도의 막 두께, 여기서는 30nm 정도로 퇴적 형성한다. 다음에, CVD법에 의해 실리콘 산화막을 막 두께 600nm 정도로 퇴적하여 게이트 전극(6, 7) 사이를 매입하는 층간 절연막(16)을 형성하고, 화학기계 연마법(CMP법)에 의해 층간 절연막(16)의 표면을 400nm 정도 연마하여 평탄화한다.
다음에, 층간 절연막(16)의 전면에 포토레지스트(17)를 도포하고, 포토리소그래피에 의해 포토레지스트(17)에 개공(17a)을 형성한다.
다음에, 포토레지스트(17)를 마스크로 하여, 층간 절연막(16) 및 제 1 영역(3)측의 실리콘 질화막(15)을 이방성 에칭(제 1 에칭)한다. 이 제 1 에칭에서는, 질화막과 산화막과의 선택비가 낮은 에칭 가스를 사용하여 실리콘 질화막(15)이 충분히 에칭될 정도로 행하기 때문에, 도 2a와 같이 제 1 영역(3)측과 제 2 영역(4)측에서 거의 동일한 에칭율로 에칭이 진행하게 된다.
계속되어, 도 2b에 도시된 바와 같이, 이번은 질화막과 산화막의 선택비가 높은 에칭 가스를 사용하여 층간 절연막(16), 실리콘 질화막(10, 15) 및 게이트 절연막(5)의 에칭(제 2 에칭)을 행한다. 이 때, 제 1 영역(3)의 게이트 전극(6) 사이의 간격이 협소해도, 또는 제 2 영역(4)의 게이트 전극(7)의 컨택트 영역이 작아도, 실리콘 질화막(10, 15, 31)에 의해 게이트 전극(6, 7)이 에칭으로부터 보호되어 제 1 영역(3)에는 소스/드레인으로서 기능하는 LDD 확산층(8)의 표면, 제 2 영역(4)에는 금속 실리사이드(21)의 표면을 각각 노출시키는 컨택트 홀(18, 19)이 형성된다.
즉, 컨택트 홀(18)을 형성할 때에, 도면 중에서 위쪽에서 보면 게이트 전극(6)을 덮는 실리콘 질화막(10)의 막 두께는 LDD 확산층(8)을 덮는 실리콘 질화막(10)의 막 두께에 비해서 실질적으로 두껍기 때문에, 게이트 전극(6)을 덮는 실리콘 질화막(10)이 에칭되기 전에 LDD 확산층(8)을 덮는 실리콘 질화막(10)이 에칭 제거된다. 한편, 컨택트 홀(19)의 경우도 마찬가지로, 도면 중에서 위쪽에서 보면 게이트 전극(7)을 덮는 실리콘 질화막(15)의 막 두께는 금속 실리사이드(21)를 덮는 실리콘 질화막(15)의 막 두께에 비해서 실질적으로 두껍기 때문에, 게이트 전극(7)을 덮는 실리콘 질화막(15)이 에칭되기 전에 금속 실리사이드(21)를 덮는 실리콘 질화막(15)이 에칭 제거된다.
그리고 나서, 컨택트 홀(18, 19)을 매입하고 층간 절연막(16) 상에서 연재하는 배선층, 전면을 덮는 보호층 등을 형성하고, 반도체 장치를 완성시킨다.
이와 같이, 제 1 실시형태의 반도체 장치의 제조 방법에 의하면, 제 2 영역(4)의 트랜지스터에서의 소스/드레인의 실리사이드화와, BLC나 SAC의 자기정합화 기술을 모두 적용하여, 제 2 영역(4)의 트랜지스터에 금속 실리사이드(21)를 구비한 반도체 장치의 한층 더한 고집적화 및 고성능화(고속 동작화)가 가능해진다. 이 기술은 특히, 제 1 영역(3)을 메모리 셀 영역, 제 2 영역(4)을 그 주변 회로 영역(논리 회로 영역)으로 한 반도체 메모리에 적용하기에 적합하다.
변형예
이하, 제 1 실시형태의 몇 개의 변형예에 대해서 설명한다. 또한, 이들 변형예에 있어서 제 1 실시형태의 반도체 장치에 상당하는 구성부재 등에 대해서는 동일 부호를 기재하여 설명을 생략한다.
변형예 1
이 변형예 1에서는, 제 2 영역(4)에 n형 및 p형의 각 트랜지스터를 형성하기 위해, 측벽(13)의 형성과 소스/드레인(14)의 형성을 연속한 공정으로 행한다.
구체적으로는, 도 1a, 1b의 각 공정을 거친 후, 도 3a에 도시된 바와 같이, 제 2 영역(4)의 n형 트랜지스터로 되는 게이트 전극(7)만을 개구시키는 레지스트 마스크(22)를 형성하고, 도 1c와 동일한 순서로 측벽(13)을 형성한 후, n형 불순물의 이온 주입을 하고 n형 소스/드레인(14)을 형성한다.
계속하여, 도 3b에 도시된 바와 같이, 레지스트 마스크(22)를 애싱 처리 등에 의해 제거한 후, 이번은 제 2 영역(4)의 p형 트랜지스터로 되는 게이트 전극(7)만을 개구시키는 레지스트 마스크(23)를 형성하고, 마찬가지로 측벽(13)을 형성한 후, p형 불순물의 이온 주입을 행하고 소스/드레인(14)을 형성한다. 또한, n형, p형 트랜지스터에 대한 공정(측벽 형성, 이온 주입)에 대해서는 n형, p형으로 순서를 반대로 해도 좋다.
계속하여, 레지스트 마스크(23)를 애싱 처리 등에 의해 제거한 후, 도 3c에 도시된 바와 같이, 도 2a와 마찬가지로, 각 소스/드레인(14)의 표면에 금속 실리사이드(21)로서 CoSi를 공지된 샐리사이드 프로세스에 의해 막 두께 10nm 정도로 선택적으로 성장시킨다.
그리고 나서, 도 2a의 남는 공정 및 도 2b의 각 공정을 거쳐 컨택트 홀(18, 19)을 형성한다.
변형예 1에 의하면, 제 1 실시형태에서 설명한 제 효과에 더하여, 각 도전형의 트랜지스터에 대해서, 측벽(13)의 형성용 마스크와 이온 주입용 마스크를 겸함(레지스트 마스크(22, 23))으로써, 마스크 수 및 공정 수를 삭감하여 효율이 좋은 반도체 제조가 가능해진다.
변형예 2
이 변형예 2에서는, 2 단계로 나눈 컨택트 홀(18, 19)의 형성 공정을 1 단계에서 행할 수 있도록 하는 것이다.
구체적으로는, 도 1a ~ 1c의 각 공정을 거친 후, 도 4a에 도시된 바와 같이, 전면에 BLC용 보호막(제 2 보호막)으로서 실리콘 질화막(15)을 막 두께 30nm 정도로 형성하고, 게이트 전극(6, 7)을 매입하는 층간 절연막(16)을 막 두께 400nm 정도로 형성한다.
계속하여, 도 4b에 도시된 바와 같이, 제 2 영역(4)의 게이트 전극(7)의 상면을 스토퍼(stopper)로서, 해당 상면의 실리콘 질화막(10)의 표면이 나타날 정도까지 층간 절연막(16)을 CMP법에 의해 연마한다. 이 때, 해당 연마에 의해 제 1 영역(3)측의 게이트 전극(6)의 위쪽에 퇴적된 실리콘 질화막(10)이 제거된다.
계속하여, 도 4c에 도시된 바와 같이, 층간 절연막(16)의 전면에 포토레지스트(17)를 도포하여 포토리소그래피에 의해 포토레지스트(17)에 개공(17a)을 형성한 후, 포토레지스트(17)를 마스크로 하여, 질화막과 산화막의 선택비가 높은 에칭 가스를 사용하여 층간 절연막(16), 그 하층의 실리콘 질화막(10, 15) 및 게이트 절연막(5)을 이방성 에칭하고, 제 1 영역(3)에는 소스/드레인으로서 기능하는 LDD 확산층(8)의 표면, 제 2 영역(4)에는 금속 실리사이드(21)의 표면을 각각 노출시키는 컨택트 홀(18, 19)이 형성된다.
변형예 2에 의하면, 제 1 실시형태에서 설명한 제 효과에 더하여, 컨택트 홀(18, 19)을 형성할 때에 제 1 영역(3)측의 실리콘 질화막(15)이 제거되어 있기 때문에 1회의 이방성 에칭에 의해 컨택트 홀(18, 19)을 동시 형성하는 것이 가능해져, 공정의 단축화, 간략화가 가능해진다.
변형예 3
이 변형예 3에서는, 변형예 2와 마찬가지로, 2 단계로 나눈 컨택트 홀(18, 19)의 형성 공정을 1 단계에서 행할 수 있도록 하는 것이다.
구체적으로는, 도 1a ~ 1c의 각 공정을 거친 후, 도 5a에 도시된 바와 같이, 전면에 BLC용 보호막(제 2 보호막)으로서 실리콘 질화막(15)을 막 두께 3Onm 정도로 퇴적 형성한다.
계속하여, 도 5b에 도시된 바와 같이, 제 2 영역(4)측을 덮는 레지스트 마스크(24)를 형성하고, 불산 등의 소정의 습식 에천트(wet etchant)를 사용하여 등방성 에칭하고, 제 1 영역(3)측을 덮는 실리콘 질화막(15)을 제거한다.
계속하여, 도 5c에 도시된 바와 같이, 게이트 전극(6, 7)을 매입하는 층간 절연막(16)을 형성한 후, 포토레지스트(17)를 마스크로 하여, 질화막과 산화막의 선택비가 높은 에칭 가스를 사용하여 층간 절연막(16), 그 하층의 실리콘 질화막(10, 15) 및 게이트 절연막(5)을 이방성 에칭하고, 제 1 영역(3)에는 소스/드레인으로서 기능하는 LDD 확산층(8)의 표면, 제 2 영역(4)에는 금속 실리사이드(21)의 표면을 각각 노출시키는 컨택트 홀(18, 19)이 형성된다.
변형예 3에 의하면, 제 1 실시형태에서 설명한 제 효과에 더하여, 컨택트 홀(18, 19)을 형성할 때에 제 1 영역(3)측의 실리콘 질화막(15)이 제거되어 있기 때문에 1회의 이방성 에칭에 의해 컨택트 홀(18, 19)을 동시 형성하는 것이 가능해져, 공정의 단축화, 간략화가 가능해진다.
제 2 실시형태
제 2 실시형태에서는, 제 1 실시형태를 주변 회로(논리 회로)영역을 구비한 DRAM에 적용한 일례에 대해서 설명한다. 본 실시형태에서는, 편의상, DRAM의 구조를 그 제조 방법과 함께 설명한다.
도 6은 제 2 실시형태에 의한 DRAM을 나타내는 개략 평면도이고, 도 7 ~ 도 13은 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도(도 6의 선분(I-I')을 따른 단면도에 대응한다.)이다.
먼저, 도 7a에 도시된 바와 같이, p형 실리콘 반도체 기판(101)의 표면에 소자 활성 영역을 획정하기 위해서, 반도체 기판(101) 상에 초기 산화막(102)을 약 850℃의 열산화에 의해 막 두께 10nm 정도로 형성하고, 다음에 CVD법에 의해 실리콘 질화막(103)을 막 두께 150nm 정도로 퇴적 형성한다. 그리고, 소자 분리 영역으로 되는 부위를 개구시키는 레지스트 마스크(도시되지 않음)를 형성하고, 실리콘 질화막(103) 및 초기 산화막(102), 계속하여 반도체 기판(101)를 300nm 정도 이방성 에칭하여 소자 분리 영역으로 되는 부위에 홈(104)을 형성한다.
계속하여, 도 7b에 도시된 바와 같이, CVD법에 의해 홈(104)을 매입하도록 실리콘 산화막을 600nm 정도 퇴적하고, 실리콘 질화막(103)을 스토퍼로 하여 이 실리콘 산화막을 CMP법에 의해 150nm 정도 연마한 후, 실리콘 질화막(103)을 제거한다. 그리고, 반도체 기판(101)의 표면에 약 850℃의 열산화에 의해 막 두께 10nm 정도의 희생 산화막(sacrificial oxide film; 105)을 형성함으로써, 홈(104)을 실리콘 산화막에 의해 매입하는 트렌치(trench)형의 소자 분리 구조(106)가 형성된다. 이 때, 소자 분리 구조(106)에 의해 소자 활성 영역이 획정되고, 제 1 영역인 메모리 셀 영역(107)과, 제 2 영역인 주변 회로 영역(논리 회로 영역)(108)이 형성된다.
계속하여, 도 7c에 도시된 바와 같이, 메모리 셀 영역(107) 및 주변 회로 영역(108)에 희생 산화막(105)을 통해서 p형 불순물(B: 붕소)을 200KeV, 1 ×1013/cm2, n형 불순물(P: 인)을 800KeV, 1 ×1013/cm2의 가속 에너지, 도스(dose)량으로 각각 이온 주입하고, p웰 영역(111) 및 n웰 영역(112)을 형성한다.
다음에, 각종 트랜지스터의 임계값(Vth)제어를 위한 이온 주입을 행한다. 예를 들면 메모리 셀 영역(107)이면, 붕소를 20KeV, 1 ×1013/cm2의 가속 에너지, 도스량의 각 조건으로 주입한다.
다음에, 희생 산화막(105)을 제거한 후, 메모리 셀 영역(107) 및 주변 회로 영역(108)의 표면에 약 850℃의 열산화에 의해 막 두께 10nm 정도의 게이트 절연막(109)을 형성한다.
다음에, 불순물이 도핑된 비정질 실리콘(Doped Amorphous Silicon: DASI)막(113), 배리어 메탈막(114), 메탈막(115), 반사 방지막으로 되는 실리콘 질화산화막(116), SAC용 실리콘 질화막(117)을 각각 막 두께 70nm, 30nm, 40nm, 40nm, 120nm 정도로 차례차례 형성하고, 이들에 포토리소그래피 및 그것에 계속되는 에칭을 행하여 게이트 전극(118, 119)을 패턴 형성한다. 여기서, 게이트 전극(118)이 메모리 셀 영역(107)에, 게이트 전극(119)이 주변 회로 영역(108)에 형성하게 된다. 또한, 도면 중, 소자 분리 구조(106)에 걸터앉는 모양의 게이트 전극(108, 109)이 도시되어 있지만, 이들은 소자 활성 영역으로부터 소자 분리 영역에 걸쳐서 형성된 것이고, 단면도 상에서 소자 분리 구조(106) 상에 형성되어 있도록 표현되어 있는 것에 지나지 않는다.
다음에, p웰 영역(111), n웰 영역(112)의 각각에 이온 주입하고, LDD 확산층(121a, 121b)(제 1 불순물 확산층)을 형성한다. 이 때, 메모리 셀 영역(107)에서는, 게이트 전극(118) 및 소스/드레인으로서 기능하는 LDD 확산층(121a)으로부터 트랜지스터(Tr1)가 구성된다.
계속하여, 도 8a에 도시된 바와 같이, CVD법에 의해 전면에 SAC용 보호막으로서 실리콘 질화막(122)을 막 두께 30nm 정도로 형성한 후, 측벽 형성용 실리콘 산화막(123)을 막 두께 50nm 정도로 형성한다. 여기서, 메모리 셀 영역(107)의 인접하는 게이트 전극(118) 사이(간격: 0.15m 이하)는 실리콘 산화막(123)으로 매입된다.
계속하여, 도 8b에 도시된 바와 같이, 포토레지스트를 도포하고, 포토리소그래피에 의해 메모리 셀 영역(107)을 덮는 형상의 레지스트 마스크(124)를 형성한다. 그리고, 주변 회로 영역(108)의 LDD 확산층(121)의 표면이 노출될 때까지 전면을 이방성 에칭하고, 주변 회로 영역(108)의 게이트 전극(119)의 측면에 실리콘 산화막(123)으로 되는 측벽(125)을 형성한다.
계속하여, 도 8c에 도시된 바와 같이, 레지스트 마스크(124)를 애싱 처리 등에 의해 제거한 후, 주변 회로 영역(108)의 n채널측에는 n형 불순물을, p채널측에는 p형 불순물을 각각 이온 주입하고, LDD 확산층(121a, 121b)과 접합되는 소스/드레인(126(n+), 127(p+))(각각 제 1 및 제 2 불순물 확산층)을 각각 형성한다. 이 때, 주변 회로 영역(108)에는, 게이트 전극(119) 및 소스/드레인(126(n+))으로 되는 n형 트랜지스터(Tr2(n))와, 게이트 전극(119) 및 소스/드레인(127(p+))으로 되는 p형 트랜지스터(Tr2(p))가 구성된다.
다음에, 주변 회로 영역(108)이 노출된 소스/드레인(126(n+), 127(p+))의 표면에 금속 실리사이드(128)로서 CoSi를 공지된 샐리사이드 프로세스에 의해 막 두께 1Onm 정도로 선택적으로 성장시킨다.
다음에, CVD법에 의해 전면에 BLC용 보호막으로서 실리콘 질화막(129)을 주변 회로 영역(108)의 게이트 전극(119) 사이를 측벽(125)의 막 두께와의 합계로 매입하지 않을 정도의 막 두께, 여기서는 30nm 정도로 퇴적 형성한 후, 실리콘 산화막을 막 두께 600nm 정도로 퇴적하여 게이트 전극(118, 119)을 매입하는 층간 절연막(131)을 형성하고, 화학기계 연마법(CMP법)에 의해 층간 절연막(131)의 표면을 400nm 정도 연마하여 평탄화한다.
계속하여, DRAM의 메모리 커패시터용 컨택트 홀(축적 전극 컨택트 홀)을 형성한다.
먼저, 도 9a에 도시된 바와 같이, 층간 절연막(131)의 전면에 포토레지스트(132)를 도포하고, 포토리소그래피에 의해 포토레지스트(132)에 드레인 컨택트 형성용 개공(132a)을 형성한다.
다음에, 포토레지스트(132)를 마스크로 하여, 메모리 셀 영역(107)에 대해서, 층간 절연막(131) 및 실리콘 질화막(129)을 이방성 에칭(제 1 에칭)한다. 이 제 1 에칭에서는, 질화막과 산화막과의 선택비가 낮은 에칭 가스를 사용하여 실리콘 질화막(129)이 충분히 에칭될 정도의 깊이(300nm 정도)로 행한다.
계속하여, 도 9b에 도시된 바와 같이, 이번은 질화막과 산화막과의 선택비가 높은 에칭 가스를 사용하여 층간 절연막(131) 및 게이트 절연막(109)의 에칭(제 2 에칭)을 행한다. 이 때, 메모리 셀 영역(107)의 게이트 전극(118) 사이의 간격이 협소해도, 실리콘 질화막(129)에 의해 게이트 전극(118)이 에칭으로부터 보호되어 메모리 셀 영역(107)에는 소스/드레인으로서 기능하는 LDD 확산층(121a)의 표면을 노출시키는 컨택트 홀(133)이 형성된다.
계속하여, 포토레지스트(132)를 애싱 처리 등에 의해 제거한 후, 도 9c에 도시된 바와 같이, 컨택트 홀(133)을 충분히 매입하는 막 두께, 여기서는 150nm 정도로 DASI를 퇴적하고, CMP에 의해 층간 절연막(131)의 표면이 노출할 때까지 연마하여, 컨택트 홀(133)을 DASI로 충전하는 컨택트 플러그(134)를 형성한다.
계속하여, 메모리 셀 영역(107)에는 트랜지스터(Tr1)의 비트 컨택트 홀을, 주변 회로 영역(108)에는 트랜지스터(Tr2(n), Tr2(p))의 소스/드레인 컨택트 홀을 형성한다.
먼저, 도 10a에 도시된 바와 같이, 층간 절연막(131)의 전면에 포토레지스트(135)를 도포하고, 포토리소그래피에 의해 포토레지스트(135)에 비트 컨택트 형성용 개공(135a) 및 소스/드레인 컨택트 형성용 개공(135b)를 형성한다.
다음에, 포토레지스트(135)를 마스크로 하여, 메모리 셀 영역(107)에 대해서는 층간 절연막(131) 및 실리콘 질화막(129)을, 주변 회로 영역(108)에서는 층간 절연막(131)을 이방성 에칭(제 1 에칭)한다. 이 제 1 에칭에서는, 질화막과 산화막의 선택비가 낮은 에칭 가스를 사용하여 실리콘 질화막(129)이 충분히 에칭될 정도의 깊이(300nm 정도)로 행한다.
계속하여, 도 10b에 도시된 바와 같이, 이번은 질화막과 산화막의 선택비가 높은 에칭 가스를 사용하여 층간 절연막(131) 및 게이트 절연막(109)의 에칭(제 2 에칭)을 행한다. 이 때, 메모리 셀 영역(107)의 게이트 전극(118) 사이의 간격이 협소해도, 또는 주변 회로 영역(108)의 게이트 전극(119) 사이의 간격이 협소해도, 실리콘 질화막(122, 129)에 의해 게이트 전극(118, 119)이 에칭으로부터 보호되어 메모리 셀 영역(107)에는 소스/드레인으로서 기능하는 LDD 확산층(121)의 표면을 노출시키는 컨택트 홀(비트 컨택트 홀; 136)이, 주변 회로 영역(108)에는 금속 실리사이드(128)의 표면을 노출시키는 컨택트 홀(소스/드레인 컨택트 홀; 137)이 각각 형성된다.
계속하여, 포토레지스트(135)를 애싱 처리 등에 의해 제거한 후, 도 11a에 도시된 바와 같이, 컨택트 홀(136, 137)의 내벽면을 덮도록 배리어 메탈막(138)을 막 두께 30nm 정도로 형성하고, 컨택트 홀(136, 137)을 충분히 매입하도록 메탈막을 형성한 후, CMP에 의해 층간 절연막(131)의 표면이 노출될 때까지 연마하여, 컨택트 홀(136, 137)을 상기 메탈막으로 충전하는 컨택트 플러그(151, 152)를 형성한다.
다음에, 층간 절연막(131)상에 배리어 메탈막(153), 메탈막(154), 반사 방지막으로 되는 실리콘 질화산화막(155), 실리콘 질화막(156)을 각각 막 두께 30nm, 80nm, 50nm, 130nm 정도로 차례차례 형성하고, 이들에 포토리소그래피 및 그것에 계속되는 에칭을 행하여, 컨택트 플러그(151)와 접속되는 비트선(157), 컨택트 플러그(152)와 접속되는 배선층(158)을 패턴 형성한다.
다음에, 전면에 실리콘 질화막을 막 두께 30nm 정도로 퇴적 형성한 후, 전면을 이방성 에칭하여 비트선(157), 배선층(158)의 각 측면에 측벽(159)을 형성한다.
계속하여, 컨택트 플러그(134)를 통해서 메모리 셀 영역(107)의 트랜지스터(141)의 LDD 확산층(121)과 접속되는 메모리 커패시터(171)를 형성한다. 먼저, 도 11b에 도시된 바와 같이, 비트선(157), 배선층(158)을 매입하도록 실리콘 산화막을 막 두께 600nm 정도로 퇴적 형성하여 층간 절연막(161)을 형성하고, CMP에 의해 표면을 연마하여 평탄화한다.
다음에, 컨택트 플러그(134)와 접속되도록, 층간 절연막(161)을 포토리소그래피 및 그것에 계속되는 에칭에 의해 개공하고, 컨택트 홀(162)을 형성한다.
다음에, 컨택트 홀(162)을 충분히 매입하는 막 두께, 여기서는 150nm 정도로 DASI를 퇴적하고, CMP에 의해 층간 절연막(161)의 표면이 노출될 때까지 연마하여, 컨택트 홀(162)을 DASI로 충전하고 컨택트 플러그(134)와 접속되는 컨택트 플러그(163)를 형성한다.
계속하여, 도 12에 도시된 바와 같이, 층간 절연막(161) 상에 DASI를 막 두께 700nm 정도로 퇴적 형성하고, 포토리소그래피 및 그것에 계속되는 에칭에 의해 패터닝하여, 컨택트 플러그(163)와 접속되는 저장 노드(storage node) 전극(164)을 형성한다.
다음에, 저장 노드 전극(164)을 덮도록 TaO, SiN, SiON 등을 CVD법에 의해 막 두께 5nm 정도로 퇴적하여 유전체막(165)을 형성한 후, DASI를 막 두께 1OOnm 정도로 퇴적 형성하고, 포토리소그래피 및 그것에 계속되는 에칭에 의해 해당 DASI 및 그 하층의 유전체막(165)을 패터닝하여, 셀 플레이트 전극(166)을 형성한다. 이 때, 저장 노드 전극(164)과 셀 플레이트 전극(166)이 유전체막(165)을 통해서 용량 결합하는 메모리 커패시터(171)가 완성된다.
계속하여, 상층 배선층(181)을 패턴 형성한다.
도 13에 도시된 바와 같이, 먼저 메모리 커패시터(171)를 매입하도록, 실리콘 산화막을 막 두께 1000nm 정도로 퇴적하여 층간 절연막(167)을 형성하고, CMP에 의해 표면을 연마하여 평탄화한다.
다음에, 예를 들면 도시된 비트선(157, 158)과 접속하기 위한 컨택트 홀을 층간 절연막(167, 161)에 개공하고, 컨택트 플러그(151, 152)와 마찬가지로 배리어 메탈막을 통해서 상기 컨택트 홀을 충전하는 메탈막(컨택트 홀, 배리어 메탈막과 함께 도시를 생략한다.)을 형성한다.
다음에, 배리어 메탈막(172), 메탈막(173)을 각각 막 두께 30nm 정도, 400nm 정도로 차례차례 형성하고, 포토리소그래피 및 그것에 계속되는 에칭에 의해 패터닝하여, 상층 배선층(181)을 형성한다. 그리고 나서, 전면을 덮도록 보호막(174)을 형성하고, DRAM을 완성시킨다.
또한, 본 발명은 상기의 실시형태에 한정되는 것이 아니다. 예를 들면, 상층 배선층(181)을 단층으로 했지만, 이것을 더 겹친 2층이상의 다층 배선층을 형성하도록 해도 좋다. 또, 본 발명은 DRAM뿐만 아니라, 플래시 메모리 등의 불휘발성 반도체 메모리에도 적용 가능하다.
이상 설명한 바와 같이, 본 실시형태의 DRAM의 제조 방법에 의하면, 주변 회로 영역(108)의 트랜지스터(Tr2(n), Tr2(p))에서의 소스/드레인의 실리사이드화와, BLC나 SAC의 자기정합화 기술을 모두 적용하여, 주변 회로 영역(108)의 트랜지스터(Tr2(n), Tr2(p))에 금속 실리사이드(21)를 구비한 DRAM의 한층 더한 고집적화 및 고성능화(고속 동작화)가 가능해진다.
변형예
이하, 제 2 실시형태의 몇 개의 변형예에 대해서 설명한다. 또한, 이들의 변형예에 있어서 제 2 실시형태의 반도체 장치에 상당하는 구성부재 등에 대해서는 동일 부호를 기재하여 설명을 생략한다.
변형예 1
이 변형예 1에서는, 주변 회로 영역(108)에 n형 및 p형의 각 트랜지스터(Tr2(n), Tr2(p))를 형성함에 있어서, 측벽(125)의 형성과 소스/드레인(126(n+), 127(p+))의 형성을 연속한 공정으로 행한다.
구체적으로는, 도 7a~ 7c, 도 8a의 각 공정을 거친 후, 도 14a에 도시된 바와 같이, 주변 회로 영역(108)의 n형 트랜지스터(Tr2(n))로 되는 게이트 전극(119)만을 개방하는 레지스트 마스크(201)를 형성하고, 도 8b와 같은 순서로 측벽(125)을 형성 후, n형 불순물의 이온 주입을 행하고 n형 소스/드레인(126(n+))을 형성한다.
계속하여, 도 14b에 도시된 바와 같이, 레지스트 마스크(201)를 애싱 처리 등에 의해 제거한 후, 이번은 주변 회로 영역(108)의 p형 트랜지스터(Tr2(p))로 되는 게이트 전극(119)만을 개구시키는 레지스트 마스크(202)를 형성하고, 마찬가지로 측벽(125)을 형성한 후, p형 불순물의 이온 주입을 행하고 p형 소스/드레인(127(p+))을 형성한다. 또한, n형, p형 트랜지스터에 대한 공정(측벽 형성, 이온 주입)에 대해서는 n형, p형에서 순서를 반대로 해도 좋다.
계속하여, 레지스트 마스크(202)를 애싱 처리 등에 의해 제거한 후, 도 8c와 마찬가지로, 소스/드레인(126(n+), 127(p+))의 표면에 금속 실리사이드(128)로서 CoSi를 공지된 샐리사이드 프로세스에 의해 막 두께 10nm 정도로 선택적으로 성장시킨 후, 층간 절연막(131)을 형성하여 표면을 평탄화한다.
그리고 나서, 도 9 ~ 도 13의 각 공정을 거쳐서, DRAM을 완성시킨다.
변형예 1에 의하면, 제 2 실시형태에서 설명한 제 효과에 더하여, 각 도전형의 트랜지스터(Tr2(n), Tr2(p))에 대해서, 측벽(125)의 형성용 마스크와 이온 주입용 마스크를 겸함으로써, 마스크 수 및 공정 수를 삭감하여 효율이 좋은 DRAM의 제조가 가능해진다.
변형예2
이 변형예 2에서는, 2단계로 나눈 메모리 커패시터용 컨택트 홀(133)의 형성 공정을 1단계에서 행할 수 있도록 하는 것이다.
구체적으로는, 도 7a ~ 7c, 도 8a, 8b의 각 공정을 거친 후, 도 8c와 같이, 전면에 BLC용 보호막으로서 실리콘 질화막(129)을 막 두께 30nm 정도로 형성하고, 게이트 전극(118, 119)을 매입하는 층간 절연막(131)을 막 두께 600nm 정도로 형성한다.
계속하여, 도 15a에 도시된 바와 같이, 주변 회로 영역(108)의 게이트 전극(118, 119)의 상면을 스토퍼로 하여, 해당 상면의 실리콘 질화막(122)의 표면이 나타날 정도까지 층간 절연막(131)을 CMP법에 의해 연마한다. 이 때, 해당 연마에 의해 메모리 셀 영역(107)측의 게이트 전극(118)의 위쪽에 퇴적된 실리콘 질화막(129)이 제거된다.
계속하여, 도 15b에 도시된 바와 같이, 층간 절연막(131)의 전면에 포토레지스트(203)를 도포하여 포토리소그래피에 의해 포토레지스트(203)에 개공(203a)을 형성한 후, 포토레지스트(203)를 마스크로 하여, 질화막과 산화막의 선택비가 높은 에칭 가스를 사용하여 층간 절연막(131), 그 하층의 실리콘 질화막(122, 129) 및 게이트 절연막(109)을 이방성 에칭하고, 메모리 셀 영역(107)에 소스/드레인으로서 기능하는 LDD 확산층(121)의 표면을 노출시키는 컨택트 홀(133)이 형성된다.
마찬가지로, 컨택트 홀(136, 137)에 대해서도, 질화막과 산화막의 선택비가 높은 에칭 가스를 사용한 1회의 이방성 에칭에 의해 형성할 수 있다.
그리고 나서, 도 11 ~ 도 13의 각 공정을 거쳐서, DRAM을 완성시킨다.
변형예 2에 의하면, 제 2 실시형태에서 설명한 제 효과에 더하여, 컨택트 홀(133)을 형성할 때에 메모리 셀 영역(107)측의 실리콘 질화막(129)이 제거되어 있기 때문에 1회의 이방성 에칭에 의해 컨택트 홀(133)을, 마찬가지로 1회의 이방성 에칭에 의해 컨택트 홀(136, 137)을 각각 형성할 수 있어, 공정의 단축화, 간략화가 가능해진다.
변형예3
이 변형예 3에서는, 변형예 2와 같이, 2단계로 나눈 컨택트 홀(133)의 형성 공정을 1단계로 행할 수 있도록 하는 것이다.
구체적으로는, 도 7a ~ 7c, 도 8a, 8b의 각 공정을 거친 후, 도 8c과 같이, 도 16a에 도시된 바와 같이, 전면에 BLC용 보호막으로서 실리콘 질화막(129)을 막 두께 30nm 정도로 퇴적 형성한다.
계속하여, 도 16b에 도시된 바와 같이, 주변 회로 영역(108)측을 덮는 레지스트 마스크(204)를 형성하고, 불산 등의 소정의 습식 에천트를 사용하여 등방성 에칭하고, 메모리 셀 영역(107)측을 덮는 실리콘 질화막(129)을 제거한다.
계속하여, 도 17a에 도시된 바와 같이, 게이트 전극(118, 119)을 매입하는 층간 절연막(131)을 형성하고, 표면을 평탄화한 후, 포토레지스트를 마스크로 하여, 질화막과 산화막의 선택비가 높은 에칭 가스를 사용하여 층간 절연막(131), 그 하층의 실리콘 질화막(122) 및 게이트 절연막(109)을 이방성 에칭하고, 메모리 셀 영역(107)에 소스/드레인으로서 기능하는 LDD 확산층(121)의 표면을 노출시키는 컨택트 홀(133)을 형성한다.
다음에, 컨택트 홀(133)를 충분히 매입하는 막 두께, 여기서는 150nm 정도로 DASI를 퇴적하고, CMP에 의해 층간 절연막(131)의 표면이 노출될 때까지 연마하여, 컨택트 홀(133)을 DASI로 충전하는 컨택트 플러그(134)를 형성한다.
계속하여, 도 17b에 도시된 바와 같이, 포토레지스트를 마스크로 하여, 질화막과 산화막의 선택비가 높은 에칭 가스를 사용하여 층간 절연막(131), 그 하층의 실리콘 질화막(122) 및 게이트 절연막(109)을 이방성 에칭하고, 메모리 셀 영역(107)에는 소스/드레인으로서 기능하는 LDD 확산층(121)의 표면을 노출시키는 컨택트 홀(비트 컨택트 홀; 136)을, 주변 회로 영역(108)에는 금속 실리사이드(128)의 표면을 노출시키는 컨택트 홀(소스/드레인 컨택트 홀; 137)을 각각 형성한다.
다음에, 컨택트 홀(136, 137)의 내벽면을 덮도록 배리어 메탈막(138)을 막 두께 30nm 정도로 형성하고, 컨택트 홀(136, 137)을 충분히 매입하도록 메탈막을 형성한 후, CMP에 의해 층간 절연막(131)의 표면이 노출될 때까지 연마하여, 컨택트 홀(136, 137)을 상기 메탈막으로 충전하는 컨택트 플러그(151, 152)를 형성한다.
그리고 나서, 도 11 ~ 도 13의 각 공정을 거쳐서, DRAM을 완성시킨다.
변형예 3에 의하면, 제 2 실시형태에서 설명한 제 효과에 더하여, 컨택트 홀(133)을 형성할 때에 메모리 셀 영역(107)측의 실리콘 질화막(129)이 제거되어 있기 때문에 1회의 이방성 에칭에 의해 컨택트 홀(133)을, 마찬가지로 1회의 이방성 에칭에 의해 컨택트 홀(136, 137)을 각각 형성할 수 있어, 공정의 단축화, 간략화가 가능해진다.
제 3 실시형태
여기서는, 제 1 실시형태와 같은 반도체 장치 및 그 제조 방법에 대해서 예시하지만, 구성 및 제조 공정에 약간의 차이가 있는 점에서, 제 1 실시형태와 다르다. 또한 편의상, 제 1 실시형태와 공통되는 구성부재 등에 대해서는 동일 부호를 기재한다.
도 18 ~ 도 20은 제 3 실시형태의 반도체 장치의 제조 방법을 나타내는 개략 단면도이다.
먼저, 도 18a에 도시된 바와 같이, 예를 들면 p형의 반도체 기판(1)의 소자 분리 영역을 이방성 에칭하여 홈을 형성하고, 해당 홈내에 실리콘 산화막을 매입함으로써 소자 분리 구조(2)를 형성하고, 소자 분리 구조(2)에 의해 획정된 제 1 및 제 2 영역(3, 4)에 게이트 절연막(5)을 형성한 후, 게이트 절연막(5) 상에 각각 게이트 전극(6, 7) 및 그 위에 SAC용 두꺼운 실리콘 질화막(31)을 패턴 형성한다.
다음에, 게이트 전극(6, 7)을 마스크로 하여 반도체 기판(1)에 이온 주입하고, LDD 확산층(8, 9)(제 1 불순물 확산층)을 각각 형성한다. 제 1 영역(3)에 대해서는, 게이트 전극(6)과 소스/드레인으로서 기능하는 LDD 확산층(8)을 구비하여 트랜지스터가 구성된다.
계속하여, 도 18b에 도시된 바와 같이, 전면에 SAC용 보호막(제 1 보호막)으로서 실리콘 질화막(10)을 제 1 영역(3)의 게이트 전극(6) 사이를 매입하지 않을 정도의 막 두께, 여기서는 30nm 정도로 퇴적 형성한다.
다음에, 계속되는 측벽을 형성하기 위한 실리콘 산화막(11)을 게이트 전극(6) 사이를 매입하는 막 두께, 여기서는 50nm 정도로 퇴적 형성한다. 해당 막 두께는 제 1 영역(3)에서의 인접하는 게이트 전극(6) 사이의 거리가 150nm이하이면, 해당 게이트 전극(6) 사이는 도시된 바와 같은 실리콘 산화막(l1)으로 매입될 정도의 값이다.
계속하여, 도 18c에 도시된 바와 같이, 제 1 영역(3)만을 덮는 레지스트 마스크(12)를 형성하고, 제 2 영역(4)의 LDD 확산층(9)이 노출될 때까지, 실리콘 산화막(11) 및 실리콘 질화막(10)에 대해서 전면 이방성 에칭한다. 이 때, LDD 확산층(9)이 노출하는 동시에, 게이트 전극(7)의 측면에 실리콘 산화막(11)으로 되는 측벽(13)이 형성된다.
다음에, 게이트 전극(7) 및 측벽(13)을 마스크로 하여, LDD 확산층(9)과 일부 겹치도록 이온 주입하고, LDD 확산층(9)을 포함하는 소스/드레인(14)(제 1 및 제 2 불순물 확산층)을 형성한다. 제 2 영역(4)에 대해서는, 게이트 전극(7)과 LDD 구조의 소스/드레인(14)을 구비하여 트랜지스터(Tr2)가 구성된다. 이 때, 해당 이온 주입시의 마스크를 측벽(13)의 형성시에 겸용하는 것이 적합하다. 이와 같이, 이온 주입용 마스크와 측벽(13)의 형성용 마스크를 겸함으로써, 마스크 수 및 공정 수를 삭감하여 효율이 좋은 반도체 제조가 가능해진다.
다음에, 도 19a에 도시된 바와 같이, 레지스트 마스크(12)를 애싱 처리 등에 의해 제거한 후, 예를 들면 희석 HF 용액에 의해, 제 1 영역(3)의 실리콘 산화막(11) 및 제 2 영역(4)의 측벽(13)을 제거한다. 그리고, 소스/드레인(14)의 표면에 금속 실리사이드(21)로서 CoSi를 공지된 샐리사이드 프로세스에 의해 막 두께 1Onm 정도로 선택적으로 성장시킨다.
계속하여, 도 19b에 도시된 바와 같이, CVD법에 의해 전면에 BLC용 보호막(제 2 보호막)으로 하여 실리콘 질화막(15)을 제 1 영역(3)의 게이트 전극(6) 사이를 실리콘 질화막(10)과의 합계로 매입하지 않을 정도의 막 두께, 여기서는 30nm 정도로 퇴적 형성한다.
다음에, CVD법에 의해 실리콘 산화막을 막 두께 600nm 정도로 퇴적하여 게이트 전극(6, 7) 사이를 매입하는 층간 절연막(16)을 형성하고, 화학기계 연마법(CMP법)에 의해 층간 절연막(16)의 표면을 400nm 정도 연마하여 평탄화한다.
다음에, 도 20a에 도시된 바와 같이, 층간 절연막(16)의 전면에 포토레지스트(17)를 도포하고, 포토리소그래피에 의해 포토레지스트(17)에 개공(17a)을 형성한다.
다음에, 포토레지스트(17)를 마스크로 하여, 층간 절연막(16) 및 게이트 절연막(5)을 이방성 드라이 에칭한다.
이 때, 제 1 영역(3)의 게이트 전극(6) 사이의 간격이 협소해도, 또는 제 2 영역(4)의 게이트 전극(7)의 컨택트 영역이 작아도, 실리콘 질화막(10, 15, 31)에 의해 게이트 전극(6, 7)이 에칭으로부터 보호되어 제 1 영역(3)에는 소스/드레인으로서 기능하는 LDD 확산층(8)의 표면, 제 2 영역(4)에는 금속 실리사이드(21)의 표면을 각각 노출시키는 컨택트 홀(18, 19)이 형성된다.
즉, 컨택트 홀(18)을 형성할 때에, 도면 중에서 위쪽에서 보면 게이트 전극(6)을 덮는 실리콘 질화막(10)의 막 두께는 LDD 확산층(8)을 덮는 실리콘 질화막(10)의 막 두께에 비해서 실질적으로 두껍기 때문에, 게이트 전극(6)을 덮는 실리콘 질화막(10)이 에칭되기 전에 LDD 확산층(8)을 덮는 실리콘 질화막(10)이 에칭 제거된다. 한편, 컨택트 홀(19)의 경우도 마찬가지로, 도면 중에서 위쪽에서 보면 게이트 전극(7)을 덮는 실리콘 질화막(15)의 막 두께는 금속 실리사이드(21)를 덮는 실리콘 질화막(15)의 막 두께에 비해서 실질적으로 두껍기 때문에, 게이트 전극(7)을 덮는 실리콘 질화막(15)이 에칭되기 전에 금속 실리사이드(21)를 덮는 실리콘 질화막(15)이 에칭 제거된다.
그리고, 도 20b에 도시된 바와 같이, 포토레지스트(17)를 애싱 처리 등에 의해 제거한다.
그리고 나서, 컨택트 홀(18, 19)을 매입하고 층간 절연막(16) 상에서 연재하는 배선층, 전면을 덮는 보호층 등을 형성하고, 반도체 장치를 완성시킨다.
이와 같이, 제 3 실시형태의 반도체 장치의 제조 방법에 의하면, 제 2 영역(4)의 트랜지스터에서의 소스/드레인의 실리사이드화와, BLC나 SAC의 자기정합화 기술을 모두 적용하여, 제 2 영역(4)의 트랜지스터에 금속 실리사이드(21)를 구비한 반도체 장치의 한층 더한 고집적화 및 고성능화(고속 동작화)가 가능해진다.
또한, 제 2 영역(4)의 트랜지스터에 대해서는 충분한 막 두께로 측벽(13)을 형성할 수 있기 때문에, 안정된 특성의 트랜지스터를 형성할 수 있다. 또, 제 2 보호막인 실리콘 질화막(15)의 형성 전에, 제 1 영역(3)에 존재하는 절연막(11) 및 제 2 영역(4)에 존재하는 측벽(13)을 제거함으로써, 제 1 및 제 2 영역(3, 4)의 게이트 전극(6, 7)의 측벽에는 제 1 및 제 2 보호막인 실리콘 질화막(10, 15)이 형성되기 때문에, SAC용 실리콘 질화막(10)에 더하여, BLC용 실리콘 질화막(15)을 SAC용 보호막으로서 이용할 수 있다. 이것에 의해서, 제 1 및 제 2 영역(3, 4)에 형성된 컨택트 홀(접속 홀; 18, 19)의 절연 내압을 더욱 향상시킬 수 있다.
이 기술은 특히, 제 1 영역(3)을 메모리 셀 영역, 제 2 영역(4)을 그 주변 회로 영역(논리 회로 영역)으로 한 반도체 메모리에 적용하기에 적합하다.
변형예
이하, 제 3 실시형태의 변형예에 대해서 설명한다. 또한, 이 변형예에 있어서, 제 3 실시형태의 반도체 장치에 상당하는 구성부재 등에 대해서는 동일 부호를 기재하여 설명을 생략한다.
이 변형예에서는, 제 2 영역(4)에 n형 및 p형의 각 트랜지스터를 형성함에 있어서, 측벽(13)의 형성과 소스/드레인(14)의 형성을 연속한 공정으로 행한다.
구체적으로는, 도 18a, 18b의 각 공정을 거친 후, 도 21a에 도시된 바와 같이, 제 2 영역(4)의 n형 트랜지스터로 되는 게이트 전극(7)만을 개구시키는 레지스트 마스크(22)를 형성하고, 도 18c와 같은 순서로 측벽(13)을 형성한 후, n형 불순물의 이온 주입을 행하고 n형 소스/드레인(14)을 형성한다.
계속하여, 도 21b에 도시된 바와 같이, 레지스트 마스크(22)를 애싱 처리 등에 의해 제거한 후, 이번은 제 2 영역(4)의 p형 트랜지스터로 되는 게이트 전극(7)만을 개구시키는 레지스트 마스크(23)를 형성하고, 마찬가지로 측벽(13)을 형성한 후, p형 불순물의 이온 주입을 행하고 p형 소스/드레인(14)을 형성한다. 또한, n형, p형 트랜지스터에 대한 공정(측벽 형성, 이온 주입)에 대해서는 n형, p형에서 순서를 반대로 해도 좋다.
계속하여, 레지스트 마스크(23)를 애싱 처리 등에 의해 제거한 후, 도 21c에 도시된 바와 같이, 도 19a, 19b와 같이, 제 l 영역(3)의 절연막(11) 및 제 2 영역의 측벽(13)을 제거하고, 각 소스/드레인(14)의 표면에 금속 실리사이드(21)로서 CoSi를 공지된 샐리사이드 프로세스에 의해 막 두께 10nm 정도로 선택적으로 성장시킨다.
그리고 나서, 도 19c 및 도 20의 각 공정을 거쳐 컨택트 홀(18, 19)을 형성한다.
이 변형예에 의하면, 제 3 실시형태에서 설명한 제 효과에 더하여, 각 도전형의 트랜지스터에 대해서, 측벽(13)의 형성용 마스크와 이온 주입용 마스크를 겸함(레지스트 마스크(22, 23))으로써, 마스크 수 및 공정 수를 삭감하여 효율이 좋은 반도체 제조가 가능해진다.
제 4 실시형태
제 4 실시형태에서는, 제 3 실시형태를 주변 회로(논리 회로)영역을 구비한 DRAM에 적용한 일례에 대해서 설명한다. 본 실시형태에서는, 편의상, DRAM의 구조를 그 제조 방법과 함께 설명하고, 제 2 실시형태의 DRAM과 같은 구성부재 등에 대해서는 동일 부호를 기재한다.
도 22는 제 4 실시형태에 의한 DRAM을 나타내는 개략 평면도이고, 도 23 ~ 도 29는 제 2 실시형태에 의한 DRAM의 제조 방법을 공정순으로 나타내는 개략 단면도(도 22의 선분(I-I')을 따른 단면도에 대응한다.)이다.
먼저, 도 23a에 도시된 바와 같이, p형 실리콘 반도체 기판(101)의 표면에 소자 활성 영역을 획정하기 위해서, 반도체 기판(101)상에 초기 산화막(102)을 약 850℃의 열산화에 의해 막 두께 10nm 정도로 형성하고, 다음에 CVD법으로 실리콘 질화막(103)을 막 두께 150nm 정도로 퇴적 형성한다. 그리고, 소자 분리 영역으로 되는 부위를 개구시키는 레지스트 마스크(도시되지 않음)를 형성하고, 실리콘 질화막(103) 및 초기 산화막(l02), 계속하여 반도체 기판(101)을 300nm 정도 이방성 에칭하여 소자 분리 영역으로 되는 부위에 홈(104)을 형성한다.
계속하여, 도 23b에 도시된 바와 같이, CVD법에 의해 홈(104)을 매입하도록 실리콘 산화막을 600nm 정도 퇴적하고, 실리콘 질화막(103)을 스토퍼로서 이 실리콘 산화막을 CMP법에 의해 150nm 정도 연마한 후, 실리콘 질화막(103)을 제거한다. 그리고, 반도체 기판(101)의 표면에 약 850℃의 열산화에 의해 막 두께 10nm 정도의 희생 산화막(105)을 형성함으로써, 홈(104)을 실리콘 산화막에 매입하는 트렌치형의 소자 분리 구조(106)가 형성된다. 이 때, 소자 분리 구조(106)에 의해 소자 활성 영역이 획정되고, 제 1 영역인 메모리 셀 영역(107)과, 제 2 영역인 주변 회로 영역(논리 회로 영역; 108)이 형성된다.
계속하여, 도 23c에 도시된 바와 같이, 메모리 셀 영역(107) 및 주변 회로 영역(108)에 희생 산화막(105)을 통해서 p형 불순물(B: 붕소)을 200KeV, 1 ×1013/cm2, n형 불순물(P: 인)을 800KeV, 1 ×1013/cm2의 가속 에너지, 도스량으로 각각 이온 주입하고, p웰 영역(111) 및 n웰 영역(112)을 형성한다.
다음에, 각종 트랜지스터의 임계값(Vth) 제어를 위한 이온 주입을 행한다. 예를 들면 메모리 셀 영역(107)이면, 붕소를 20KeV, 1 ×1013/cm2의 가속 에너지, 도스량의 각 조건으로 주입한다.
다음에, 희생 산화막(105)을 제거한 후, 메모리 셀 영역(107) 및 주변 회로 영역(108)의 표면에 약 850℃의 열산화에 의해 막 두께 10nm 정도의 게이트 절연막(109)을 형성한다.
다음에, 불순물이 도핑된 비정질 실리콘(DASI)막(113), 배리어 메탈막(114), 메탈막(115), 반사 방지막으로 되는 실리콘 질화산화막(116), SAC용 실리콘 질화막(117)을 각각 막 두께 70nm, 30nm, 40nm, 40nm, 120nm 정도로 차례차례 형성하고, 이들에 포토리소그래피 및 그것에 계속되는 에칭을 행하여 게이트 전극(118, 119)을 패턴 형성한다. 여기서, 게이트 전극(118)이 메모리 셀 영역(107)에, 게이트 전극(119)이 주변 회로 영역(108)에 형성된다. 또한, 도면 중, 소자 분리 구조(106)에 걸터앉은 모양의 게이트 전극(108, 109)이 도시되어 있지만, 이들은 소자 활성 영역으로부터 소자 분리 영역에 걸쳐서 형성된 것이고, 단면도 상으로 소자 분리 구조(106) 상에 형성되어 있는 것 같이 표현되어 있는 것에 지나지 않는다.
다음에, p웰 영역(111), n웰 영역(112)의 각각에 이온 주입하고, LDD 확산층(121a, 121b)(제 1 불순물 확산층)을 형성한다. 이 때, 메모리 셀 영역(107)에서는, 게이트 전극(118) 및 소스/드레인으로서 기능하는 LDD 확산층(121a)으로부터 트랜지스터(Tr1)가 구성된다.
계속하여, 도 24a에 도시된 바와 같이, CVD법에 의해 전면에 SAC용 보호막으로서 실리콘 질화막(122)을 막 두께 30nm 정도로 형성한 후, 측벽 형성용 실리콘 산화막(123)을 막 두께 50nm 정도로 형성한다.
계속하여, 도 24b에 도시된 바와 같이, 포토레지스트를 도포하고, 포토리소그래피에 의해 메모리 셀 영역(107)을 덮는 형상의 레지스트 마스크(124)를 형성한다. 그리고, 주변 회로 영역(108)의 LDD 확산층(121)의 표면이 노출될 때까지 전면을 이방성 에칭하고, 주변 회로 영역(108)의 게이트 전극(119)의 측면에 실리콘 산화막(123)으로 되는 측벽(125)을 형성한다.
계속하여, 도 24c에 도시된 바와 같이, 레지스트 마스크(124)를 애싱 처리 등에 의해 제거한 후, 주변 회로 영역(108)의 n채널측에는 n형 불순물을, p채널측에는 p형 불순물을 각각 이온 주입하고, LDD 확산층(121a, 121b)과 접합되는 소스/드레인(126(n+), 127(p+))(각각 제 1 및 제 2 불순물 확산층)을 각각 형성한다. 이 때, 주변 회로 영역(108)에는, 게이트 전극(119) 및 소스/드레인(126(n+))으로 되는 n형 트랜지스터(Tr2(n))와, 게이트 전극(119) 및 소스/드레인(127(p+))으로 되는 p형 트랜지스터(Tr2(p))가 구성된다.
다음에, 예를 들면 희석 HF 용액에 의해, 실리콘 산화막(123) 및 측벽(125)을 제거하고, 주변 회로 영역(108)의 노출된 소스/드레인(126(n+), 127(p+))의 표면에 금속 실리사이드(128)로서 CoSi를 공지된 샐리사이드 프로세스에 의해 막 두께 1Onm 정도로 선택적으로 성장시킨다.
다음에, CVD법에 의해 전면에 BLC용 보호막으로서 실리콘 질화막(129)을 메모리 셀 영역(107)의 게이트 전극(118) 사이를 실리콘 질화막(122)의 막 두께와의 합계로 매입되지 않을 정도의 막 두께, 여기서는 30nm 정도로 퇴적 형성한 후, 실리콘 산화막을 막 두께 600nm 정도로 퇴적하여 게이트 전극(118, 119)을 매입하는 층간 절연막(131)을 형성하고, 화학기계 연마법(CMP법)에 의해 층간 절연막(131)의 표면을 400nm 정도 연마하여 평탄화한다.
계속하여, DRAM의 메모리 커패시터용 컨택트 홀(축적 전극 컨택트 홀)을 형성한다.
먼저, 도 25a에 도시된 바와 같이, 층간 절연막(131)의 전면에 포토레지스트(132)를 도포하고, 포토리소그래피에 의해 포토레지스트(132)에 드레인 컨택트 형성용 개공(132a)을 형성한다.
다음에, 도 25b에 도시된 바와 같이, 포토레지스트(132)를 마스크로 하여, 메모리 셀 영역(107)에 대해서, 층간 절연막(131), 실리콘 질화막(129) 및 게이트 절연막(109)을 이방성 에칭한다. 이것에 의해서, 메모리 셀 영역(107)의 게이트 전극(118) 사이의 간격이 협소해도, 실리콘 질화막(128, 129)에 의해 게이트 전극(118)이 에칭으로부터 보호되어 메모리 셀 영역(107)에는 소스/드레인으로서 기능하는 LDD 확산층(121a)의 표면을 노출시키는 컨택트 홀(133)이 형성된다.
계속하여, 포토레지스트(132)를 애싱 처리 등에 의해 제거한 후, 도 25c에 도시된 바와 같이, 컨택트 홀(133)을 충분히 매입하는 막 두께, 여기서는 150nm 정도로 DASI를 퇴적하고, CMP에 의해 층간 절연막(131)의 표면이 노출될 때까지 연마하여, 컨택트 홀(133)을 DASI로 충전하는 컨택트 플러그(134)를 형성한다.
계속하여, 메모리 셀 영역(107)에는 트랜지스터(Tr1)의 비트 컨택트 홀을, 주변 회로 영역(108)에는 트랜지스터(Tr2(n), Tr2(p))의 소스/드레인 컨택트 홀을 형성한다.
먼저, 도 26a에 도시된 바와 같이, 층간 절연막(131)의 전면에 포토레지스트(135)를 도포하고, 포토리소그래피에 의해 포토레지스트(135)에 비트 컨택트 형성용 개공(135a) 및 소스/드레인 컨택트 형성용 개공(135b)을 형성한다.
다음에, 도 26b에 도시된 바와 같이, 포토레지스트(135)를 마스크로 하여, 메모리 셀 영역(107) 및 주변 회로 영역(108)의 쌍방에 대해서, 층간 절연막(131), 실리콘 질화막(122, 129) 및 게이트 절연막(109)을 이방성 에칭한다. 이것에 의해서, 메모리 셀 영역(107)의 게이트 전극(118) 사이의 간격이 협소해도, 또는 주변 회로 영역(108)의 게이트 전극(119) 사이의 간격이 협소해도, 실리콘 질화막(122, 129)에 의해 게이트 전극(118, 119)이 에칭으로부터 보호되어 메모리 셀 영역(107)에는 소스/드레인으로서 기능하는 LDD 확산층(121)의 표면을 노출시키는 컨택트 홀(비트 컨택트 홀; 136)이, 주변 회로 영역(108)에는 금속 실리사이드(128)의 표면을 노출시키는 컨택트 홀(소스/드레인 컨택트 홀; 137)이 각각 형성된다.
계속하여, 포토레지스트(135)를 애싱 처리 등에 의해 제거한 후, 도 27a에 도시된 바와 같이, 컨택트 홀(136, 137)의 내벽면을 덮도록 배리어 메탈막(138)을 막 두께 30nm 정도로 형성하고, 컨택트 홀(136, 137)을 충분히 매입하도록 메탈막을 형성한 후, CMP에 의해 층간 절연막(131)의 표면이 노출될 때까지 연마하여, 컨택트 홀(136, 137)을 상기 메탈막으로 충전하는 컨택트 플러그(151, 152)를 형성한다.
다음에, 층간 절연막(131) 상에 배리어 메탈막(153), 메탈막(154), 반사 방지막으로 되는 실리콘 질화산화막(155), 실리콘 질화막(156)을 각각 막 두께 30nm, 80nm, 50nm, 130nm 정도로 차례차례 형성하고, 이들에 포토리소그래피 및 그것에 계속되는 에칭을 행하여, 컨택트 플러그(151)와 접속되는 비트선(157), 컨택트 플러그(152)와 접속되는 배선층(158)을 패턴 형성한다.
다음에, 전면에 실리콘 질화막을 막 두께 30nm 정도로 퇴적 형성한 후, 전면을 이방성 에칭하여 비트선(157), 배선층(158)의 각 측면에 측벽(159)을 형성한다.
계속하여, 컨택트 플러그(134)를 통해서 메모리 셀 영역(107)의 트랜지스터(141)의 LDD 확산층(121)과 접속되는 메모리 커패시터(171)를 형성한다. 먼저, 도 27b에 도시된 바와 같이, 비트선(157), 배선층(158)을 매입하도록 실리콘 산화막을 막 두께 600nm 정도로 퇴적 형성하여 층간 절연막(161)을 형성하고, CMP에 의해 표면을 연마하여 평탄화한다.
다음에, 컨택트 플러그(134)와 접속되도록, 층간 절연막(161)을 포토리소그래피 및 그것에 계속되는 에칭에 의해 개공하여, 컨택트 홀(162)을 형성한다.
다음에, 컨택트 홀(162)을 충분히 매입하는 막 두께, 여기서는 150nm 정도로 DASI를 퇴적하고, CMP에 의해 층간 절연막(161)의 표면이 노출될 때까지 연마하여, 컨택트 홀(162)을 DASI로 충전하고 컨택트 플러그(134)와 접속되는 컨택트 플러그(163)를 형성한다.
계속하여, 도 28에 도시된 바와 같이, 층간 절연막(161) 상에 DASI를 막 두께 700nm 정도로 퇴적 형성하고, 포토리소그래피 및 그것에 계속되는 에칭에 의해 패터닝하여 , 컨택트 플러그(163)와 접속되는 저장 노드 전극(164)을 형성한다.
다음에, 저장 노드 전극(164)을 덮도록 TaO, SiN, SiON 등을 CVD법에 의해 막 두께 5nm 정도로 퇴적하여 유전체막(165)을 형성한 후, DASI를 막 두께 1OOnm 정도로 퇴적 형성하고, 포토리소그래피 및 그것에 계속되는 에칭에 의해 해당 DASI 및 그 하층의 유전체막(165)을 패터닝하여, 셀 플레이트 전극(166)을 형성한다. 이 때, 저장 노드 전극(164)과 셀 플레이트 전극(166)이 유전체막(165)을 통해서 용량 결합하는 메모리 커패시터(171)가 완성된다.
계속하여, 상층 배선층(181)을 패턴 형성한다.
도 29에 도시된 바와 같이, 먼저 메모리 커패시터(171)를 매입하도록, 실리콘 산화막을 막 두께 1000nm 정도로 퇴적하여 층간 절연막(167)을 형성하고, CMP에 의해 표면을 연마하여 평탄화한다.
다음에, 예를 들면 도시된 비트선(157, 158)과 접속하기 위한 컨택트 홀을 층간 절연막(167, 161)에 개공하고, 컨택트 플러그(151, 152)와 마찬가지로 배리어 메탈막을 통해서 상기 컨택트 홀을 충전하는 메탈막(컨택트 홀, 배리어 메탈막 모두 도시를 생략한다.)을 형성한다.
다음에, 배리어 메탈막(172), 메탈막(173)을 각각 막 두께 30nm 정도, 400nm 정도로 차례차례 형성하고, 포토리소그래피 및 그것에 계속되는 에칭에 의해 패터닝하여, 상층 배선층(181)을 형성한다. 그리고 나서, 전면을 덮도록 보호막(174)을 형성하고, DRAM을 완성시킨다.
또한, 본 발명은 상기의 실시형태에 한정되는 것이 아니다. 예를 들면, 상층 배선층(181)을 단층으로 했지만, 이것을 더욱 겹친 2층이상의 다층 배선층을 형성하도록 해도 좋다. 또, 본 발명은 DRAM뿐만 아니라, 플래시 메모리 등의 불휘발성 반도체 메모리에도 적용 가능하다.
이상 설명한 바와 같이, 본 실시형태의 DRAM의 제조 방법에 의하면, 주변 회로 영역(108)의 트랜지스터(Tr2(n), Tr2(p))에서의 소스/드레인의 실리사이드화와, BLC나 SAC의 자기정합화 기술을 모두 적용하여, 주변 회로 영역(108)의 트랜지스터(Tr2(n), Tr2(p))에 금속 실리사이드(21)를 구비한 DRAM의 한층 더한 고집적화 및 고성능화(고속 동작화)가 가능해진다.
또한, 주변 회로 영역(108)의 트랜지스터에 대해서는 충분한 막 두께로 측벽(125)을 형성할 수 있기 때문에, 안정된 특성의 트랜지스터를 형성할 수 있다. 또한, 제 2 보호막인 실리콘 질화막(129)의 형성 전에, 메모리 셀 영역(107)에 존재하는 절연막(121) 및 주변 회로 영역(108)에 존재하는 측벽(125)을 제거함으로써, 메모리 셀 영역(107) 및 주변 회로 영역(108)의 게이트 전극(118, 119)의 측벽에는 제 1 및 제 2 보호막인 실리콘 질화막(122, 129)이 형성되기 때문에, SAC용 실리콘 질화막(122)에 더하여, BLC용 실리콘 질화막(129)을 SAC용 보호막으로서 이용할 수 있다. 이것에 의해서, 메모리 셀 영역(107) 및 주변 회로 영역(108)에 형성된 컨택트 홀(접속 홀; 133, 136, 137)의 절연 내압을 더욱 향상시킬 수 있다.
변형예
이하, 제 4 실시형태의 변형예에 대해서 설명한다. 또한, 이 변형예에 있어서 제 4 실시형태의 반도체 장치에 상당하는 구성부재 등에 대해서는 동일 부호를 기재하여 설명을 생략한다.
이 변형예에서는, 주변 회로 영역(108)에 n형 및 p형의 각 트랜지스터(Tr2(n), Tr2(p))를 형성함에 있어서, 측벽(125)의 형성과 소스/드레인(126(n+), 127(p+))의 형성을 연속한 공정으로 행한다.
구체적으로는, 도 23a ~ 23c, 도 24a의 각 공정을 거친 후, 도 30a에 도시된 바와 같이, 주변 회로 영역(108)의 n형 트랜지스터(Tr2(n))로 되는 게이트 전극(119)만을 개구시키는 레지스트 마스크(201)를 형성하고, 도 24b와 같은 순서로 측벽(125)을 형성한 후, n형 불순물의 이온 주입을 행하고 n형 소스/드레인(126(n+))을 형성한다.
계속하여, 도 30b에 도시된 바와 같이, 레지스트 마스크(201)를 애싱 처리 등에 의해 제거한 후, 이번은 주변 회로 영역(108)의 p형 트랜지스터(Tr2(p))로 되는 게이트 전극(119)만을 개구시키는 레지스트 마스크(202)를 형성하고, 마찬가지로 측벽(125)을 형성한 후, p형 불순물의 이온 주입을 행하고 p형 소스/드레인(127(p+))을 형성한다. 또한, n형, p형 트랜지스터에 대한 공정(측벽 형성, 이온 주입)에 대해서는 n형, p형에서 순서를 반대로 해도 좋다.
계속하여, 레지스트 마스크(202)를 애싱 처리 등에 의해 제거한 후, 도 24c와 같이, 소스/드레인(126(n+), 127(p+))의 표면에 금속 실리사이드(128)로서 CoSi를 공지된 샐리사이드 프로세스에 의해 막 두께 10nm 정도로 선택적으로 성장시킨 후, 층간 절연막(131)을 형성하여 표면을 평탄화한다.
그리고 나서, 도 25 ~ 도 29의 각 공정을 거쳐서, DRAM을 완성시킨다.
이 변형예에 의하면, 제 4 실시형태에서 설명한 제 효과에 더하여, 각 도전형의 트랜지스터(Tr2(n), Tr2(p))에 대해서, 측벽(125)의 형성용 마스크와 이온 주입용 마스크를 겸함으로써, 마스크 수 및 공정 수를 삭감하여 효율이 좋은 DRAM의 제조가 가능해진다.
이하에 나타내는 제 태양도 역시 본 발명을 구성한다.
태양 1은 반도체 장치의 제조 방법으로서,
반도체 기판상의 제 1 영역에 복수의 게이트 전극을, 제 2 영역에 적어도 1개의 게이트 전극을 각각 형성한 후, 상기 제 1 및 제 2 영역의 게이트 전극의 양측에 제 1 불순물 확산층을 형성하는 공정과,
상기 제 1 영역의 게이트 전극 사이를 매입하지 않을 정도의 막 두께로 제 1 보호막을 형성하는 공정과,
상기 제 1 및 제 2 영역에 절연막을 형성하고, 상기 제 2 영역의 상기 절연막을 가공하여 상기 제 2 영역의 게이트 전극의 양측에 측벽을 형성하는 동시에, 상기 측벽의 양측의 상기 반도체 기판의 표면을 노출시키는 공정과,
상기 측벽의 양측에서 노출된 상기 반도체 기판에 상기 제 1 불순물 확산층과 일부 겹치도록 제 2 불순물 확산층을 형성하는 공정과,
상기 제 2 불순물 확산층 상에 금속 실리사이드막을 형성하는 공정과,
적어도 상기 제 2 영역의 게이트 전극 사이를 매입하지 않을 정도의 막 두께로 제 2 보호막을 형성하는 공정과,
상기 제 1 영역에는 상기 제 1 불순물 확산층을 노출시키는 제 1 접속 홀을, 상기 제 2 영역에는 상기 금속 실리사이드막을 노출시키는 제 2 접속 홀을 상기 제 1 및 제 2 보호막을 사용하여 각각 형성하는 공정을 포함하는 것을 특징으로 한다.
태양 2는 상기 태양 1에 기재된 반도체 장치의 제조 방법으로서,
상기 금속 실리사이드막을 형성한 후, 상기 제 1 영역의 상기 절연막 및 상기 제 2 영역의 상기 측벽을 남긴 상태로, 상기 제 2 영역의 게이트 전극 사이를 매입하지 않을 정도의 막 두께로 상기 제 2 보호막을 형성하는 것을 특징으로 한다.
태양 3은 상기 태양 1에 기재된 반도체 장치의 제조 방법으로서,
상기 금속 실리사이드막을 형성한 후, 상기 제 1 영역의 상기 절연막 및 상기 제 2 영역의 상기 측벽을 제거하고, 상기 제 1 영역의 게이트 전극 사이를 매입하지 않을 정도의 막 두께로 상기 제 2 보호막을 형성하는 것을 특징으로 한다.
본 발명에 의하면, 예를 들면 제 1, 제 2 영역의 관계에 대해서, 제 1 영역이 메모리 셀 영역, 제 2 영역이 그 주변 회로 영역인 경우에, 해당 주변 회로 영역의 트랜지스터에서의 소스/드레인의 실리사이드화와, BLC나 SAC의 자기정합화 기술을 모두 적용하여, 논리 회로의 트랜지스터에 금속 실리사이드를 구비한 반도체 메모리의 한층 더한 고집적화 및 고성능화(고속 동작화)를 가능하게 한다.
Claims (9)
- 반도체 기판상의 제 1 영역에 복수의 게이트 전극을, 제 2 영역에 적어도 1개의 게이트 전극을 각각 형성한 후, 상기 제 1 및 제 2 영역의 게이트 전극의 양측에 제 1 불순물 확산층을 형성하는 공정과,상기 제 1 및 제 2 영역에 제 1 보호막을 형성하는 공정과,상기 제 1 및 제 2 영역에 절연막을 형성하고, 상기 제 2 영역의 상기 절연막을 가공하여 상기 제 2 영역의 게이트 전극의 양측에 측벽을 형성하는 동시에, 상기 측벽의 양측의 상기 반도체 기판의 표면을 노출시키는 공정과,상기 측벽의 양측에서 노출된 상기 반도체 기판에 상기 제 1 불순물 확산층과 일부 겹치도록 제 2 불순물 확산층을 형성하는 공정과,상기 제 1 및 제 2 영역에 제 2 보호막을 형성하는 공정과,상기 제 1 영역에는 상기 제 1 불순물 확산층을 노출시키는 제 1 접속 홀을, 상기 제 2 영역에는 상기 제 2 불순물 확산층을 노출시키는 제 2 접속 홀을 상기 제 1 및 제 2 보호막을 사용하여 각각 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항에 있어서,상기 제 2 불순물 확산층을 형성한 후, 상기 제 2 불순물 확산층상에 금속 실리사이드막을 형성하는 공정을 포함하고,상기 제 2 접속 홀을 형성할 때에, 상기 제 2 영역에서 상기 금속 실리사이드막을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항 또는 제 2항에 있어서,상기 제 1 및 제 2 보호막은 동일한 에칭 특성을 가지는 재료로 되고, 상기 제 1 및 제 2 접속 홀을 형성하는 공정은 상기 제 1 및 제 2 보호막의 재료에 대해 선택성이 낮은 조건에서 상기 각 게이트 전극을 매입하는 막 두께로 형성된 층간 절연막 및 상기 제 1 영역측의 상기 제 2 보호막이 관통될 때까지 이방성 에칭한 후, 상기 제 1 및 제 2 보호막의 재료에 대해 선택성이 높은 조건에서 상기 절연막을 이방성 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 층간 절연막을 형성한 후, 화학기계 연마법에 의해 상기 층간 절연막의 표면을 평탄화하는 공정을 더 포함하고,상기 화학기계 연마시에, 상기 제 1 영역측에서의 상기 제 2 게이트상의 상기 제 2 보호막이 제거될 때까지 상기 층간 절연막을 연마하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항에 있어서,상기 제 2 보호막을 형성한 후, 상기 제 2 영역을 덮고 상기 제 1 영역을 개구시키는 마스크를 형성하고, 상기 마스크를 사용하여 상기 제 1 영역측의 상기 제 2 보호막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판상의 제 1 영역에 복수의 게이트 전극을, 제 2 영역에 적어도 1개의 게이트 전극을 각각 형성한 후, 상기 제 1 및 제 2 영역의 게이트 전극의 양측에 제 1 불순물 확산층을 형성하는 공정과,상기 제 1 및 제 2 영역에 제 1 보호막을 형성하는 공정과,상기 제 1 및 제 2 영역에 절연막을 형성하고, 상기 제 2 영역의 상기 절연막을 가공하여 상기 제 2 영역의 게이트 전극의 양측에 측벽을 형성하는 동시에, 상기 측벽의 양측의 상기 반도체 기판의 표면을 노출시키는 공정과,상기 측벽의 양측에서 노출된 상기 반도체 기판에 상기 제 1 불순물 확산층과 일부 겹치도록 제 2 불순물 확산층을 형성한 후, 상기 제 1 영역의 상기 절연막 및 상기 제 2 영역의 상기 측벽을 제거하는 공정과,상기 제 1 및 제 2 영역에 제 2 보호막을 형성하는 공정과,상기 제 1 영역에는 상기 제 1 불순물 확산층을 노출시키는 제 1 접속 홀을, 상기 제 2 영역에는 상기 제 2 불순물 확산층을 노출시키는 제 2 접속 홀을 상기 제 1 및 제 2 보호막을 사용하여 각각 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6항에 있어서,상기 제 2 불순물 확산층을 형성한 후, 상기 제 2 불순물 확산층상에 금속 실리사이드막을 형성하는 공정을 포함하고,상기 제 2 접속 홀을 형성할 때에, 상기 제 2 영역에서 상기 금속 실리사이드막을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 복수의 게이트 전극 및 소스/드레인을 각각 가지는 각 소자가 형성된 제 1 및 제 2 영역을 구비한 반도체 장치에 있어서,상기 제 1 영역의 상기 게이트 전극 사이를 매입하지 않을 정도의 막 두께로 제 1 보호막이 형성되는 동시에, 상기 제 1 보호막 상에 상기 제 1 영역의 상기 게이트 전극 사이를 매입하도록 절연막이 형성되어 있고,상기 제 2 영역의 상기 게이트 전극에만 측벽이 형성되는 동시에, 상기 제 2 영역의 소스/드레인 상에 금속 실리사이드막이 형성되고, 상기 측벽을 포함하는 상기 제 2 영역의 상기 게이트 전극을 덮도록 제 2 보호막이 형성되어 있고,상기 제 1 및 제 2 보호막의 일부가 측면으로부터 노출하는 제 1 및 제 2 접속 홀이 각각 형성되어 있고, 상기 제 1 및 제 2 접속 홀을 통해서 상기 제 1 영역의 소스/드레인 및 상기 금속 실리사이드막과 전기적으로 접속되도록 각 배선이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 복수의 게이트 전극 및 소스/드레인을 각각 가지는 각 소자가 형성된 제 1 및 제 2 영역을 구비한 반도체 장치에 있어서,상기 제 1 및 제 2 영역에, 합계한 막 두께가 상기 제 1 영역의 상기 게이트 전극 사이를 매입하지 않을 정도의 막 두께로 제 1 및 제 2 보호막이 형성되고,상기 제 1 영역에서는, 전면을 덮도록 상기 제 1 및 제 2 보호막이 형성되어 있고,상기 제 2 영역에서는, 상기 게이트 전극의 측면 및 그 근방에만 상기 제 1 보호막이 형성되는 동시에, 상기 제 2 영역의 소스/드레인 상에 금속 실리사이드막이 형성되고, 전면을 덮도록 제 2 보호막이 형성되어 있고,상기 제 1 및 제 2 보호막의 일부가 측면으로부터 노출하는 제 1 및 제 2 접속 홀이 각각 형성되어 있고, 상기 제 1 및 제 2 접속 홀을 통해서 상기 제 1 영역의 소스/드레인 및 상기 금속 실리사이드막과 전기적으로 접속되도록 각 배선이 형성되고 있는 것을 특징으로 하는 반도체 장치.
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