JP3371196B2 - パターン形成方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本願の発明は、半導体装置等を製
造する際におけるパターン形成方法に関するものであ
る。
造する際におけるパターン形成方法に関するものであ
る。
【０００２】
【従来の技術】図２５は、ＴＦＴ負荷型ＳＲＡＭのメモ
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には給電線２２が接続さ
れている。また、ワード線２３がＮＭＯＳトランジスタ
１６、１７のゲート電極になっており、これらのＮＭＯ
Ｓトランジスタ１６、１７の各々の一方のソース・ドレ
イン領域に真補のビット線２４、２５が接続されてい
る。
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には給電線２２が接続さ
れている。また、ワード線２３がＮＭＯＳトランジスタ
１６、１７のゲート電極になっており、これらのＮＭＯ
Ｓトランジスタ１６、１７の各々の一方のソース・ドレ
イン領域に真補のビット線２４、２５が接続されてい
る。
【０００４】トランジスタ１２〜１７のうちで、ＮＭＯ
Ｓトランジスタ１２、１３、１６、１７は半導体基板内
にチャネル領域が形成されているバルクトランジスタで
あるが、ＰＭＯＳトランジスタ１４、１５はＮＭＯＳト
ランジスタ１２、１３等の上層に積層された多結晶Ｓｉ
膜内にチャネル領域が形成されている薄膜トランジスタ
（ＴＦＴ）である。
Ｓトランジスタ１２、１３、１６、１７は半導体基板内
にチャネル領域が形成されているバルクトランジスタで
あるが、ＰＭＯＳトランジスタ１４、１５はＮＭＯＳト
ランジスタ１２、１３等の上層に積層された多結晶Ｓｉ
膜内にチャネル領域が形成されている薄膜トランジスタ
（ＴＦＴ）である。
【０００５】図２６は、この様なＴＦＴ負荷型ＳＲＡＭ
のうちで、バルクトランジスタであるＮＭＯＳトランジ
スタ１２、１３、１６、１７のみを示している。即ち、
半導体基板上にＮＭＯＳトランジスタ１２、１３のゲー
ト電極１２ａ、１３ａとワード線２３とが形成されてい
る。なお、従来のＴＦＴ負荷型ＳＲＡＭでは、ゲート電
極１２ａ、１３ａ及びワード線２３は１回のフォトリソ
グラフィ及びその後のエッチングによって同時に形成さ
れていた。
のうちで、バルクトランジスタであるＮＭＯＳトランジ
スタ１２、１３、１６、１７のみを示している。即ち、
半導体基板上にＮＭＯＳトランジスタ１２、１３のゲー
ト電極１２ａ、１３ａとワード線２３とが形成されてい
る。なお、従来のＴＦＴ負荷型ＳＲＡＭでは、ゲート電
極１２ａ、１３ａ及びワード線２３は１回のフォトリソ
グラフィ及びその後のエッチングによって同時に形成さ
れていた。
【０００６】ゲート電極１２ａ、１３ａ及びワード線２
３の両側の素子形成領域にはソース・ドレイン領域とし
ての不純物層２６ａ〜２６ｇが形成されており、不純物
層２６ｂ、２６ｄ、２６ｆ上には埋め込みコンタクト孔
２７ａ〜２７ｃが形成されている。そして、埋め込みコ
ンタクト孔２７ａを介してゲート電極１３ａが不純物層
２６ｂにコンタクトすると共に、埋め込みコンタクト孔
２７ｂ、２７ｃを介してゲート電極１３ａが不純物層２
６ｄ、２６ｆに夫々コンタクトしている。
３の両側の素子形成領域にはソース・ドレイン領域とし
ての不純物層２６ａ〜２６ｇが形成されており、不純物
層２６ｂ、２６ｄ、２６ｆ上には埋め込みコンタクト孔
２７ａ〜２７ｃが形成されている。そして、埋め込みコ
ンタクト孔２７ａを介してゲート電極１３ａが不純物層
２６ｂにコンタクトすると共に、埋め込みコンタクト孔
２７ｂ、２７ｃを介してゲート電極１３ａが不純物層２
６ｄ、２６ｆに夫々コンタクトしている。
【０００７】ところで、図２６に示したメモリセルの面
積を縮小してこのＴＦＴ負荷型ＳＲＡＭの集積度を高め
るためには、図２６からも明らかな様に、ゲート電極１
２ａのゲート幅Ｗの縮小と、ワード線２３のゲート長Ｌ
の縮小と、ゲート電極１２ａとワード線２３との間隔Ｓ
の縮小等とが考えられる。
積を縮小してこのＴＦＴ負荷型ＳＲＡＭの集積度を高め
るためには、図２６からも明らかな様に、ゲート電極１
２ａのゲート幅Ｗの縮小と、ワード線２３のゲート長Ｌ
の縮小と、ゲート電極１２ａとワード線２３との間隔Ｓ
の縮小等とが考えられる。
【０００８】しかし、このＴＦＴ負荷型ＳＲＡＭを低電
圧でも安定的に動作させるためには、転送用のＮＭＯＳ
トランジスタ１６、１７の電流駆動能力に対する駆動用
のＮＭＯＳトランジスタ１２、１３の電流駆動能力の比
を大きくする必要があるので、ＮＭＯＳトランジスタ１
２の電流駆動能力を低下させるゲート幅Ｗの縮小には限
度がある。
圧でも安定的に動作させるためには、転送用のＮＭＯＳ
トランジスタ１６、１７の電流駆動能力に対する駆動用
のＮＭＯＳトランジスタ１２、１３の電流駆動能力の比
を大きくする必要があるので、ＮＭＯＳトランジスタ１
２の電流駆動能力を低下させるゲート幅Ｗの縮小には限
度がある。
【０００９】また、ワード線２３のゲート長Ｌの縮小は
高速動作のためにも有効ではあるが、ゲート長Ｌを縮小
するとＮＭＯＳトランジスタ１７の電流駆動能力が向上
するので、上述の比を大きな値に維持するために、ＮＭ
ＯＳトランジスタ１２のゲート幅Ｗを拡大する必要が生
じて、結局、メモリセル面積を縮小させることができな
い。
高速動作のためにも有効ではあるが、ゲート長Ｌを縮小
するとＮＭＯＳトランジスタ１７の電流駆動能力が向上
するので、上述の比を大きな値に維持するために、ＮＭ
ＯＳトランジスタ１２のゲート幅Ｗを拡大する必要が生
じて、結局、メモリセル面積を縮小させることができな
い。
【００１０】
【発明が解決しようとする課題】更に、既述の様に、ゲ
ート電極１２ａ、１３ａ及びワード線２３は１回のフォ
トリソグラフィ及びその後のエッチングによって同時に
形成されており、フォトリソグラフィには光学的な解像
度の限界が存在するので、ゲート電極１２とワード線２
３との間隔Ｓもこの限界以下には縮小することができな
かった。つまり、従来の方法では、微細なパターンを形
成することが困難で、メモリセル面積を縮小して半導体
記憶装置の集積度を高めることも困難であった。
ート電極１２ａ、１３ａ及びワード線２３は１回のフォ
トリソグラフィ及びその後のエッチングによって同時に
形成されており、フォトリソグラフィには光学的な解像
度の限界が存在するので、ゲート電極１２とワード線２
３との間隔Ｓもこの限界以下には縮小することができな
かった。つまり、従来の方法では、微細なパターンを形
成することが困難で、メモリセル面積を縮小して半導体
記憶装置の集積度を高めることも困難であった。
【００１１】なお、これに対しては、ＮＭＯＳトランジ
スタ１２、１３上にＮＭＯＳトランジスタ１６、１７を
重畳させてメモリセル面積を縮小する方法が提案されて
いる（例えば、"A Stacked Split Word-Line(SSW) cell
for low voltage operation,largecapacity,high spee
d SRAMs"IEDM Tech.Dig.,pp809-812,1993 ）。この方法
では、駆動用のトランジスタのゲート電極を形成した
後、半導体基板の表面を再び熱酸化してゲート酸化膜を
形成し、駆動用のトランジスタのゲート電極とは別の層
でワード線を形成している。
スタ１２、１３上にＮＭＯＳトランジスタ１６、１７を
重畳させてメモリセル面積を縮小する方法が提案されて
いる（例えば、"A Stacked Split Word-Line(SSW) cell
for low voltage operation,largecapacity,high spee
d SRAMs"IEDM Tech.Dig.,pp809-812,1993 ）。この方法
では、駆動用のトランジスタのゲート電極を形成した
後、半導体基板の表面を再び熱酸化してゲート酸化膜を
形成し、駆動用のトランジスタのゲート電極とは別の層
でワード線を形成している。
【００１２】しかし、この方法では、駆動用のトランジ
スタのゲート電極を形成するためのエッチングで照射損
傷を受けた半導体基板の表面に再びワード線用のゲート
酸化膜を形成しているので、転送用のトランジスタの特
性が劣化していた。また、駆動用のトランジスタのゲー
ト電極とワード線とを電気的に分離するために、ワード
線の形成前に駆動用のトランジスタのゲート電極を絶縁
膜で覆う必要があり、製造工程も複雑であった。
スタのゲート電極を形成するためのエッチングで照射損
傷を受けた半導体基板の表面に再びワード線用のゲート
酸化膜を形成しているので、転送用のトランジスタの特
性が劣化していた。また、駆動用のトランジスタのゲー
ト電極とワード線とを電気的に分離するために、ワード
線の形成前に駆動用のトランジスタのゲート電極を絶縁
膜で覆う必要があり、製造工程も複雑であった。
【００１３】
【課題を解決するための手段】請求項１のパターン形成
方法は、順次に積層させた第１及び第２の膜上に、第１
のパターンを有する第３の膜を形成する工程と、第２の
パターンを有するマスク層と前記第３の膜とをマスクに
して前記第２の膜をパターニングする工程と、パターニ
ングした前記第２の膜をマスクにして前記第１の膜をパ
ターニングすると同時に前記第３の膜を除去する工程と
を具備することを特徴としている。
方法は、順次に積層させた第１及び第２の膜上に、第１
のパターンを有する第３の膜を形成する工程と、第２の
パターンを有するマスク層と前記第３の膜とをマスクに
して前記第２の膜をパターニングする工程と、パターニ
ングした前記第２の膜をマスクにして前記第１の膜をパ
ターニングすると同時に前記第３の膜を除去する工程と
を具備することを特徴としている。
【００１４】請求項２のパターン形成方法は、請求項１
のパターン形成方法において、半導体記憶装置のメモリ
セルを構成しているフリップフロップにおける駆動用の
トランジスタの第１のゲート電極と前記メモリセルを構
成している転送用のトランジスタの第２のゲート電極と
の一方を前記第１のパターンで形成し、前記第１及び第
２のゲート電極の他方を前記第２のパターンで形成する
ことを特徴としている。
のパターン形成方法において、半導体記憶装置のメモリ
セルを構成しているフリップフロップにおける駆動用の
トランジスタの第１のゲート電極と前記メモリセルを構
成している転送用のトランジスタの第２のゲート電極と
の一方を前記第１のパターンで形成し、前記第１及び第
２のゲート電極の他方を前記第２のパターンで形成する
ことを特徴としている。
【００１５】請求項３のパターン形成方法は、基体上で
第１のパターンを有している第１の膜をサイドエッチン
グする工程と、前記第１の膜及び前記基体を第２の膜で
覆う工程と、表面が平坦な第３の膜を前記第２の膜上に
形成する工程と、少なくとも前記第１の膜上における前
記第２の膜が除去されるまで前記第３、第２及び第１の
膜を夫々等しいエッチング速度でエッチバックする工程
と、前記エッチバックの後に、前記第１の膜の少なくと
も一部を包含する第２のパターンに前記第２の膜を加工
する工程とを具備することを特徴としている。
第１のパターンを有している第１の膜をサイドエッチン
グする工程と、前記第１の膜及び前記基体を第２の膜で
覆う工程と、表面が平坦な第３の膜を前記第２の膜上に
形成する工程と、少なくとも前記第１の膜上における前
記第２の膜が除去されるまで前記第３、第２及び第１の
膜を夫々等しいエッチング速度でエッチバックする工程
と、前記エッチバックの後に、前記第１の膜の少なくと
も一部を包含する第２のパターンに前記第２の膜を加工
する工程とを具備することを特徴としている。
【００１６】請求項４のパターン形成方法は、請求項３
のパターン形成方法において、半導体記憶装置のメモリ
セルを構成しているフリップフロップにおける駆動用の
トランジスタの第１のゲート電極と前記メモリセルを構
成している転送用のトランジスタの第２のゲート電極と
の一方を前記第１の膜の一方側の前記第２のパターンで
形成し、前記第１及び第２のゲート電極の他方を前記第
１の膜の他方側の前記第２のパターンで形成することを
特徴としている。
のパターン形成方法において、半導体記憶装置のメモリ
セルを構成しているフリップフロップにおける駆動用の
トランジスタの第１のゲート電極と前記メモリセルを構
成している転送用のトランジスタの第２のゲート電極と
の一方を前記第１の膜の一方側の前記第２のパターンで
形成し、前記第１及び第２のゲート電極の他方を前記第
１の膜の他方側の前記第２のパターンで形成することを
特徴としている。
【００１７】請求項５のパターン形成方法は、請求項４
のパターン形成方法において、不純物を含有する膜を前
記第１の膜として用い、この第１の膜から前記不純物を
固相拡散させて、記憶ノードとしての不純物層の少なく
とも一部を形成することを特徴としている。
のパターン形成方法において、不純物を含有する膜を前
記第１の膜として用い、この第１の膜から前記不純物を
固相拡散させて、記憶ノードとしての不純物層の少なく
とも一部を形成することを特徴としている。
【００１８】
【作用】請求項１のパターン形成方法では、第１及び第
２のパターンを重畳したパターンで第１の膜をパターニ
ングしているので、パターン同士の合わせ精度の限界ま
で第１のパターンと第２のパターンとの間隔を微細化す
ることができる。しかも、第１の膜をパターニングする
と同時に第３の膜を除去しているので、マスクとして用
いた第３の膜を除去するための別個の工程が不要であ
る。
２のパターンを重畳したパターンで第１の膜をパターニ
ングしているので、パターン同士の合わせ精度の限界ま
で第１のパターンと第２のパターンとの間隔を微細化す
ることができる。しかも、第１の膜をパターニングする
と同時に第３の膜を除去しているので、マスクとして用
いた第３の膜を除去するための別個の工程が不要であ
る。
【００１９】請求項２のパターン形成方法では、半導体
記憶装置における駆動用のトランジスタのゲート電極と
転送用のトランジスタのゲート電極との間隔を、パター
ン同士の合わせ精度の限界まで微細化することができ
る。
記憶装置における駆動用のトランジスタのゲート電極と
転送用のトランジスタのゲート電極との間隔を、パター
ン同士の合わせ精度の限界まで微細化することができ
る。
【００２０】請求項３のパターン形成方法では、第１の
膜の少なくとも一部を包含する第２のパターンを形成し
ているが、第１の膜を第１のパターンから更にサイドエ
ッチングしているので、当初に形成した第１のパターン
の幅よりも微細な間隔を有する第２のパターンを形成す
ることができる。。
膜の少なくとも一部を包含する第２のパターンを形成し
ているが、第１の膜を第１のパターンから更にサイドエ
ッチングしているので、当初に形成した第１のパターン
の幅よりも微細な間隔を有する第２のパターンを形成す
ることができる。。
【００２１】請求項４のパターン形成方法では、半導体
記憶装置における駆動用のトランジスタのゲート電極と
転送用のトランジスタのゲート電極との間隔を、当初に
形成した第１のパターンの幅よりも微細化することがで
きる。
記憶装置における駆動用のトランジスタのゲート電極と
転送用のトランジスタのゲート電極との間隔を、当初に
形成した第１のパターンの幅よりも微細化することがで
きる。
【００２２】請求項５のパターン形成方法では、第１の
膜から不純物を固相拡散させて、記憶ノードとしての不
純物層の少なくとも一部を形成しているので、イオン注
入で形成する場合に比べて不純物層の接合リークが少な
い記憶ノードを形成することができる。しかも、第１の
膜は駆動用のトランジスタのゲート電極と転送用のトラ
ンジスタのゲート電極との間隔を形成するためのもので
あるので、この第１の膜を固相拡散源にしても工程は増
加しない。
膜から不純物を固相拡散させて、記憶ノードとしての不
純物層の少なくとも一部を形成しているので、イオン注
入で形成する場合に比べて不純物層の接合リークが少な
い記憶ノードを形成することができる。しかも、第１の
膜は駆動用のトランジスタのゲート電極と転送用のトラ
ンジスタのゲート電極との間隔を形成するためのもので
あるので、この第１の膜を固相拡散源にしても工程は増
加しない。
【００２３】
【実施例】以下、ＴＦＴ負荷型ＳＲＡＭの製造に適用し
た本願の発明の第１及び第２実施例を、図１〜２４を参
照しながら説明する。なお、これらのＴＦＴ負荷型ＳＲ
ＡＭでも、メモリセルの等価回路は既に図２５に示した
ものと同じである。
た本願の発明の第１及び第２実施例を、図１〜２４を参
照しながら説明する。なお、これらのＴＦＴ負荷型ＳＲ
ＡＭでも、メモリセルの等価回路は既に図２５に示した
ものと同じである。
【００２４】図１〜１２が第１実施例を示しているが、
第１実施例の具体例を説明する前に、まずその原理を説
明する。この原理では、図１（ａ）に示す様に、基体３
１上に、パターニングすべき膜３２、例えばＮＭＯＳト
ランジスタ１２、１３のゲート電極１２ａ、１３ａとワ
ード線２３と周辺回路部のゲート電極とを形成するため
の多結晶Ｓｉ膜と、膜３２とのエッチング選択比が大き
な膜３３、例えばＳｉＯ2 膜とを順次に堆積させる。
第１実施例の具体例を説明する前に、まずその原理を説
明する。この原理では、図１（ａ）に示す様に、基体３
１上に、パターニングすべき膜３２、例えばＮＭＯＳト
ランジスタ１２、１３のゲート電極１２ａ、１３ａとワ
ード線２３と周辺回路部のゲート電極とを形成するため
の多結晶Ｓｉ膜と、膜３２とのエッチング選択比が大き
な膜３３、例えばＳｉＯ2 膜とを順次に堆積させる。
【００２５】そして、膜３３とのエッチング選択比が大
きく且つ膜３２とのエッチング選択比が略１である膜３
４、例えば多結晶Ｓｉ膜を膜３３上に堆積させる。その
後、膜３２に形成すべきパターンのうちの一部のパター
ン、例えばＮＭＯＳトランジスタ１２、１３のゲート電
極１２ａ、１３ａのみのパターンに、膜３４上でフォト
レジスト３５をフォトリソグラフィで加工する。
きく且つ膜３２とのエッチング選択比が略１である膜３
４、例えば多結晶Ｓｉ膜を膜３３上に堆積させる。その
後、膜３２に形成すべきパターンのうちの一部のパター
ン、例えばＮＭＯＳトランジスタ１２、１３のゲート電
極１２ａ、１３ａのみのパターンに、膜３４上でフォト
レジスト３５をフォトリソグラフィで加工する。
【００２６】次に、図１（ｂ）に示す様に、フォトレジ
スト３５をマスクにしたエッチングで膜３４をパターニ
ングした後、フォトレジスト３５を除去する。そして、
図１（ｃ）に示す様に、今度は、膜３２に形成すべきパ
ターンのうちの残部のパターン、例えばワード線２３及
び周辺回路部のゲート電極のみのパターンに、膜３３上
でフォトレジスト３６をフォトリソグラフィで加工す
る。
スト３５をマスクにしたエッチングで膜３４をパターニ
ングした後、フォトレジスト３５を除去する。そして、
図１（ｃ）に示す様に、今度は、膜３２に形成すべきパ
ターンのうちの残部のパターン、例えばワード線２３及
び周辺回路部のゲート電極のみのパターンに、膜３３上
でフォトレジスト３６をフォトリソグラフィで加工す
る。
【００２７】その後、フォトレジスト３６とパターニン
グ済の膜３４とをマスクにしたエッチングで膜３３をパ
ターニングした後、フォトレジスト３６を除去する。そ
して、図１（ｄ）に示す様に、膜３３をマスクにしたエ
ッチングで膜３２をパターニングする。このとき、膜３
２のエッチングと同時に膜３３上の膜３４もエッチング
で除去される。なお、膜３３は、図１（ｄ）に示した様
に残存させてもよく、除去してもよい。
グ済の膜３４とをマスクにしたエッチングで膜３３をパ
ターニングした後、フォトレジスト３６を除去する。そ
して、図１（ｄ）に示す様に、膜３３をマスクにしたエ
ッチングで膜３２をパターニングする。このとき、膜３
２のエッチングと同時に膜３３上の膜３４もエッチング
で除去される。なお、膜３３は、図１（ｄ）に示した様
に残存させてもよく、除去してもよい。
【００２８】以上の様な第１実施例の原理によれば、フ
ォトレジスト３５とフォトレジスト３６とを別個のフォ
トリソグラフィでパターニングしているので、フォトレ
ジスト３５下の膜３２とフォトレジスト３６下の膜３２
との間隔３７を、フォトリソグラフィにおける光学的な
解像度に依存することなく、フォトレジスト３５、３６
をパターニングするためのマスク同士の合わせ精度の限
界まで微細化することができる。
ォトレジスト３５とフォトレジスト３６とを別個のフォ
トリソグラフィでパターニングしているので、フォトレ
ジスト３５下の膜３２とフォトレジスト３６下の膜３２
との間隔３７を、フォトリソグラフィにおける光学的な
解像度に依存することなく、フォトレジスト３５、３６
をパターニングするためのマスク同士の合わせ精度の限
界まで微細化することができる。
【００２９】次に、第１実施例の具体例を説明する。こ
の具体例では、図２に示す様に、Ｎ型のＳｉ基板４１の
表面を熱酸化してＳｉＯ2 膜（図示せず）をまず形成す
る。
の具体例では、図２に示す様に、Ｎ型のＳｉ基板４１の
表面を熱酸化してＳｉＯ2 膜（図示せず）をまず形成す
る。
【００３０】そして、フォトレジスト（図示せず）をマ
スクにして５０ｋｅＶ程度の加速エネルギー及び１×１
０12〜１×１０13ｃｍ-2程度のドーズ量でリンをイオン
注入してＮウェル４２を形成し、別のフォトレジスト
（図示せず）をマスクにして３０ｋｅＶ程度の加速エネ
ルギー及び１×１０12〜１×１０13ｃｍ-2程度のドーズ
量でボロンをイオン注入してＰウェル４３を形成した
後、１１５０℃、３時間程度の熱処理を行う。
スクにして５０ｋｅＶ程度の加速エネルギー及び１×１
０12〜１×１０13ｃｍ-2程度のドーズ量でリンをイオン
注入してＮウェル４２を形成し、別のフォトレジスト
（図示せず）をマスクにして３０ｋｅＶ程度の加速エネ
ルギー及び１×１０12〜１×１０13ｃｍ-2程度のドーズ
量でボロンをイオン注入してＰウェル４３を形成した
後、１１５０℃、３時間程度の熱処理を行う。
【００３１】その後、Ｓｉ3 Ｎ4 膜（図示せず）をＣＶ
Ｄ法で堆積させ、Ｓｉ3 Ｎ4 膜を素子形成領域のパター
ンに加工する。そして、このＳｉ3 Ｎ4 膜をマスクにし
た周知の選択酸化法で、Ｓｉ基板４１の素子分離領域の
表面に、膜厚が４００ｎｍ程度のＳｉＯ2 膜４４を形成
する。なお、Ｐウェル４３のＳｉＯ2 膜４４下には、寄
生チャネル防止層としてのＰ型の不純物層４５を形成す
る。
Ｄ法で堆積させ、Ｓｉ3 Ｎ4 膜を素子形成領域のパター
ンに加工する。そして、このＳｉ3 Ｎ4 膜をマスクにし
た周知の選択酸化法で、Ｓｉ基板４１の素子分離領域の
表面に、膜厚が４００ｎｍ程度のＳｉＯ2 膜４４を形成
する。なお、Ｐウェル４３のＳｉＯ2 膜４４下には、寄
生チャネル防止層としてのＰ型の不純物層４５を形成す
る。
【００３２】その後、素子形成領域上のＳｉ3 Ｎ4 膜と
ＳｉＯ2 膜とを除去して素子形成領域のＳｉ基板４１を
露出させた後、再びＳｉ基板４１の表面を熱酸化して、
膜厚が２５ｎｍ程度のＳｉＯ2 膜（図示せず）を素子形
成領域の表面に形成する。そして、閾値電圧を調整する
ためのボロンを全面にイオン注入した後、上述のＳｉＯ
2 膜を除去する。
ＳｉＯ2 膜とを除去して素子形成領域のＳｉ基板４１を
露出させた後、再びＳｉ基板４１の表面を熱酸化して、
膜厚が２５ｎｍ程度のＳｉＯ2 膜（図示せず）を素子形
成領域の表面に形成する。そして、閾値電圧を調整する
ためのボロンを全面にイオン注入した後、上述のＳｉＯ
2 膜を除去する。
【００３３】その後、再びＳｉ基板４１の表面を熱酸化
して、膜厚が１６ｎｍ程度でありゲート酸化膜としての
ＳｉＯ2 膜４６を素子形成領域の表面に形成する。そし
て、フォトレジスト（図示せず）をマスクにした緩衝フ
ッ酸によるエッチングで、ＳｉＯ2 膜４６に埋め込みコ
ンタクト孔４７を開孔する。
して、膜厚が１６ｎｍ程度でありゲート酸化膜としての
ＳｉＯ2 膜４６を素子形成領域の表面に形成する。そし
て、フォトレジスト（図示せず）をマスクにした緩衝フ
ッ酸によるエッチングで、ＳｉＯ2 膜４６に埋め込みコ
ンタクト孔４７を開孔する。
【００３４】次に、図３に示す様に、６２０℃程度の温
度のＣＶＤ法で膜厚が１００ｎｍ程度の多結晶Ｓｉ膜５
１を堆積させ、ＰＯＣｌ3 の蒸気に曝してこの蒸気から
リンを熱拡散させるプレデポジション法で多結晶Ｓｉ膜
５１にリンをドープする。
度のＣＶＤ法で膜厚が１００ｎｍ程度の多結晶Ｓｉ膜５
１を堆積させ、ＰＯＣｌ3 の蒸気に曝してこの蒸気から
リンを熱拡散させるプレデポジション法で多結晶Ｓｉ膜
５１にリンをドープする。
【００３５】その後、多結晶Ｓｉ膜５１の表面に形成さ
れたリンガラス（図示せず）を除去してから、膜厚が１
００ｎｍ程度のタングステンシリサイド膜５２をスパッ
タ法またはＣＶＤ法で堆積させる。そして、膜厚が２０
０ｎｍ程度のＳｉＯ2 膜５３と膜厚が５０ｎｍ程度の多
結晶Ｓｉ膜５４とをＣＶＤ法で順次に堆積させる。
れたリンガラス（図示せず）を除去してから、膜厚が１
００ｎｍ程度のタングステンシリサイド膜５２をスパッ
タ法またはＣＶＤ法で堆積させる。そして、膜厚が２０
０ｎｍ程度のＳｉＯ2 膜５３と膜厚が５０ｎｍ程度の多
結晶Ｓｉ膜５４とをＣＶＤ法で順次に堆積させる。
【００３６】次に、図４に示す様に、メモリセル部５５
における駆動用のＮＭＯＳトランジスタ１２のゲート電
極１２ａ等のパターンにフォトレジスト５６を加工し、
図５に示す様に、このフォトレジスト５６をマスクにし
て多結晶Ｓｉ膜５４を異方性エッチングする。そして、
フォトレジスト５６を除去した後、今度は、ワード線２
３及び周辺回路部５７のゲート電極等のパターンにフォ
トレジスト６１を加工する。
における駆動用のＮＭＯＳトランジスタ１２のゲート電
極１２ａ等のパターンにフォトレジスト５６を加工し、
図５に示す様に、このフォトレジスト５６をマスクにし
て多結晶Ｓｉ膜５４を異方性エッチングする。そして、
フォトレジスト５６を除去した後、今度は、ワード線２
３及び周辺回路部５７のゲート電極等のパターンにフォ
トレジスト６１を加工する。
【００３７】次に、図６に示す様に、多結晶Ｓｉ膜５４
とフォトレジスト６１とをマスクにしてＳｉＯ2 膜５３
を異方性エッチングした後、フォトレジスト６１を除去
する。
とフォトレジスト６１とをマスクにしてＳｉＯ2 膜５３
を異方性エッチングした後、フォトレジスト６１を除去
する。
【００３８】次に、図７に示す様に、ＳｉＯ2 膜５３を
マスクにしてタングステンシリサイド膜５２と多結晶Ｓ
ｉ膜５１とを順次に異方性エッチングして、ゲート電極
１２ａ及びワード線２３と周辺回路部５７のゲート電極
６２等とを形成する。この異方性エッチング時に、多結
晶Ｓｉ膜５４も同時に除去される。また、多結晶Ｓｉ膜
５１から埋め込みコンタクト孔４７を介してＳｉ基板４
１へリンが拡散して、埋め込みコンタクト孔４７の近傍
にＮ型の不純物層６３が形成される。
マスクにしてタングステンシリサイド膜５２と多結晶Ｓ
ｉ膜５１とを順次に異方性エッチングして、ゲート電極
１２ａ及びワード線２３と周辺回路部５７のゲート電極
６２等とを形成する。この異方性エッチング時に、多結
晶Ｓｉ膜５４も同時に除去される。また、多結晶Ｓｉ膜
５１から埋め込みコンタクト孔４７を介してＳｉ基板４
１へリンが拡散して、埋め込みコンタクト孔４７の近傍
にＮ型の不純物層６３が形成される。
【００３９】次に、図８に示す様に、ゲート電極１２
ａ、６２、ワード線２３及びＳｉＯ2膜４４とＮウェル
４２を覆うフォトレジスト（図示せず）とをマスクにし
て、１×１０13〜５×１０13ｃｍ-2程度のドーズ量でヒ
素をイオン注入して、ＬＤＤ構造におけるＮ型の低濃度
ソース・ドレイン領域としての不純物層６４を形成す
る。
ａ、６２、ワード線２３及びＳｉＯ2膜４４とＮウェル
４２を覆うフォトレジスト（図示せず）とをマスクにし
て、１×１０13〜５×１０13ｃｍ-2程度のドーズ量でヒ
素をイオン注入して、ＬＤＤ構造におけるＮ型の低濃度
ソース・ドレイン領域としての不純物層６４を形成す
る。
【００４０】また、ゲート電極６２及びＳｉＯ2 膜４４
とＰウェル４３を覆うフォトレジスト（図示せず）とを
マスクにして、５×１０12〜５×１０13ｃｍ-2程度のド
ーズ量でボロンをイオン注入して、ＬＤＤ構造における
Ｐ型の低濃度ソース・ドレイン領域としての不純物層６
５を形成する。
とＰウェル４３を覆うフォトレジスト（図示せず）とを
マスクにして、５×１０12〜５×１０13ｃｍ-2程度のド
ーズ量でボロンをイオン注入して、ＬＤＤ構造における
Ｐ型の低濃度ソース・ドレイン領域としての不純物層６
５を形成する。
【００４１】その後、膜厚が１５０ｎｍ程度のＳｉＯ2
膜６６をＣＶＤ法で堆積させ、このＳｉＯ2 膜６６の全
面をエッチバックして、ＳｉＯ2 膜５３、タングステン
シリサイド膜５２及び多結晶Ｓｉ膜５１の側面にＳｉＯ
2 膜６６から成る側壁を形成する。
膜６６をＣＶＤ法で堆積させ、このＳｉＯ2 膜６６の全
面をエッチバックして、ＳｉＯ2 膜５３、タングステン
シリサイド膜５２及び多結晶Ｓｉ膜５１の側面にＳｉＯ
2 膜６６から成る側壁を形成する。
【００４２】そして、ゲート電極１２ａ、６２、ワード
線２３及びＳｉＯ2 膜４４、６６とＮウェル４２を覆う
フォトレジスト（図示せず）とをマスクにして、１×１
０15〜５×１０15ｃｍ-2程度のドーズ量でヒ素をイオン
注入して、Ｎ型の高濃度ソース・ドレイン領域としての
不純物層６７を形成する。
線２３及びＳｉＯ2 膜４４、６６とＮウェル４２を覆う
フォトレジスト（図示せず）とをマスクにして、１×１
０15〜５×１０15ｃｍ-2程度のドーズ量でヒ素をイオン
注入して、Ｎ型の高濃度ソース・ドレイン領域としての
不純物層６７を形成する。
【００４３】また、ゲート電極６２及びＳｉＯ2 膜４
４、６６とＰウェル４３を覆うフォトレジスト（図示せ
ず）とをマスクにして、１×１０15〜５×１０15ｃｍ-2
程度のドーズ量でボロンをイオン注入して、Ｐ型の高濃
度ソース・ドレイン領域としての不純物層６８を形成す
る。
４、６６とＰウェル４３を覆うフォトレジスト（図示せ
ず）とをマスクにして、１×１０15〜５×１０15ｃｍ-2
程度のドーズ量でボロンをイオン注入して、Ｐ型の高濃
度ソース・ドレイン領域としての不純物層６８を形成す
る。
【００４４】次に、図９に示す様に、膜厚が５０ｎｍ程
度のＳｉＯ2 膜７１をＣＶＤ法で堆積させ、フォトレジ
スト（図示せず）をマスクにしたエッチングで、メモリ
セル部５５におけるビット線２５用のコンタクト孔７２
や接地線２１用のコンタクト孔（図示せず）等と周辺回
路部５７におけるコンタクト孔（図示せず）とを開孔す
る。
度のＳｉＯ2 膜７１をＣＶＤ法で堆積させ、フォトレジ
スト（図示せず）をマスクにしたエッチングで、メモリ
セル部５５におけるビット線２５用のコンタクト孔７２
や接地線２１用のコンタクト孔（図示せず）等と周辺回
路部５７におけるコンタクト孔（図示せず）とを開孔す
る。
【００４５】その後、６２０℃程度の温度のＣＶＤ法で
膜厚が５０ｎｍ程度の多結晶Ｓｉ膜７３を堆積させ、３
０ｋｅＶ程度の加速エネルギー及び１×１０15〜１×１
０16ｃｍ-2程度のドーズ量で多結晶Ｓｉ膜７３にヒ素を
イオン注入する。
膜厚が５０ｎｍ程度の多結晶Ｓｉ膜７３を堆積させ、３
０ｋｅＶ程度の加速エネルギー及び１×１０15〜１×１
０16ｃｍ-2程度のドーズ量で多結晶Ｓｉ膜７３にヒ素を
イオン注入する。
【００４６】そして、膜厚が５０ｎｍ程度のタングステ
ンシリサイド膜７４をスパッタ法またはＣＶＤ法で堆積
させ、フォトレジスト（図示せず）をマスクにしてタン
グステンシリサイド膜７４と多結晶Ｓｉ膜７３とを連続
的に異方性エッチングして、接地線２１やビット線２５
用のパッド７５やその他の配線（図示せず）を形成す
る。
ンシリサイド膜７４をスパッタ法またはＣＶＤ法で堆積
させ、フォトレジスト（図示せず）をマスクにしてタン
グステンシリサイド膜７４と多結晶Ｓｉ膜７３とを連続
的に異方性エッチングして、接地線２１やビット線２５
用のパッド７５やその他の配線（図示せず）を形成す
る。
【００４７】次に、図１０に示す様に、膜厚が７０ｎｍ
程度のＳｉＯ2 膜７６とＢＰＳＧ膜７７とをＣＶＤ法で
順次に堆積させ、８５０℃、３０分程度の熱処理でＢＰ
ＳＧ膜７７をリフローさせる。そして、フォトレジスト
（図示せず）をマスクにしたエッチングで、ゲート電極
１２ａ及び不純物層６３、６７に達するコンタクト孔７
８等を開孔する。
程度のＳｉＯ2 膜７６とＢＰＳＧ膜７７とをＣＶＤ法で
順次に堆積させ、８５０℃、３０分程度の熱処理でＢＰ
ＳＧ膜７７をリフローさせる。そして、フォトレジスト
（図示せず）をマスクにしたエッチングで、ゲート電極
１２ａ及び不純物層６３、６７に達するコンタクト孔７
８等を開孔する。
【００４８】その後、６２０℃程度の温度のＣＶＤ法で
膜厚が５０ｎｍ程度の多結晶Ｓｉ膜８１を堆積させ、１
×１０13〜１×１０14ｃｍ-2程度のドーズ量で多結晶Ｓ
ｉ膜８１にボロンをイオン注入する。そして、フォトレ
ジスト（図示せず）をマスクにして多結晶Ｓｉ膜８１を
エッチングして、ＰＭＯＳトランジスタ１４のゲート電
極１４ａ等を形成する。
膜厚が５０ｎｍ程度の多結晶Ｓｉ膜８１を堆積させ、１
×１０13〜１×１０14ｃｍ-2程度のドーズ量で多結晶Ｓ
ｉ膜８１にボロンをイオン注入する。そして、フォトレ
ジスト（図示せず）をマスクにして多結晶Ｓｉ膜８１を
エッチングして、ＰＭＯＳトランジスタ１４のゲート電
極１４ａ等を形成する。
【００４９】次に、図１１に示す様に、膜厚が４０ｎｍ
程度でありＰＭＯＳトランジスタ１４、１５のゲート酸
化膜になるＳｉＯ2 膜８２をＣＶＤ法で堆積させ、フォ
トレジスト（図示せず）をマスクにしてＳｉＯ2 膜８２
をエッチングして、多結晶Ｓｉ膜８１に達するコンタク
ト孔８３等を開孔する。そして、４８０℃程度の温度の
ＣＶＤ法で膜厚が５００ｎｍ程度の非晶質Ｓｉ膜を堆積
させ、６００℃程度の結晶化熱処理を行って、非晶質Ｓ
ｉ膜を多結晶Ｓｉ膜８４にする。
程度でありＰＭＯＳトランジスタ１４、１５のゲート酸
化膜になるＳｉＯ2 膜８２をＣＶＤ法で堆積させ、フォ
トレジスト（図示せず）をマスクにしてＳｉＯ2 膜８２
をエッチングして、多結晶Ｓｉ膜８１に達するコンタク
ト孔８３等を開孔する。そして、４８０℃程度の温度の
ＣＶＤ法で膜厚が５００ｎｍ程度の非晶質Ｓｉ膜を堆積
させ、６００℃程度の結晶化熱処理を行って、非晶質Ｓ
ｉ膜を多結晶Ｓｉ膜８４にする。
【００５０】その後、フォトレジスト（図示せず）をマ
スクにして多結晶Ｓｉ膜８４をエッチングして、ＰＭＯ
Ｓトランジスタ１４、１５の活性層８５及び給電線２２
を形成する。そして、フォトレジスト（図示せず）をマ
スクにして、活性層８５のうちのソース・ドレイン領域
と給電線２２とに、２×１０14〜１×１０15ｃｍ-2程度
のドーズ量でボロンをイオン注入する。
スクにして多結晶Ｓｉ膜８４をエッチングして、ＰＭＯ
Ｓトランジスタ１４、１５の活性層８５及び給電線２２
を形成する。そして、フォトレジスト（図示せず）をマ
スクにして、活性層８５のうちのソース・ドレイン領域
と給電線２２とに、２×１０14〜１×１０15ｃｍ-2程度
のドーズ量でボロンをイオン注入する。
【００５１】次に、図１２に示す様に、膜厚が７０ｎｍ
程度のＳｉＯ2 膜８６と膜厚が２５０ｎｍ程度のＢＰＳ
Ｇ膜８７とをＣＶＤ法で順次に堆積させ、８７５℃程度
の熱処理でＢＰＳＧ膜８７をリフローさせる。そして、
フォトレジスト（図示せず）をマスクにした異方性エッ
チングで、メモリセル部５５のパッド７５と周辺回路部
５７の不純物層６７、６８とに達するコンタクト孔８８
を開孔する。
程度のＳｉＯ2 膜８６と膜厚が２５０ｎｍ程度のＢＰＳ
Ｇ膜８７とをＣＶＤ法で順次に堆積させ、８７５℃程度
の熱処理でＢＰＳＧ膜８７をリフローさせる。そして、
フォトレジスト（図示せず）をマスクにした異方性エッ
チングで、メモリセル部５５のパッド７５と周辺回路部
５７の不純物層６７、６８とに達するコンタクト孔８８
を開孔する。
【００５２】その後、Ａｌ合金膜やＡｌ多層膜等である
金属膜９１をスパッタ法で堆積させ、フォトレジスト
（図示せず）をマスクにして金属膜９１をエッチングし
て、ビット線２５やその他の配線を形成する。そして、
４００℃程度の温度のＣＶＤ法で膜厚が４００ｎｍ程度
のＳｉＯ2 膜９２を堆積させ、更に、膜厚が５００ｎｍ
程度のＳＯＧ膜９３を塗布する。
金属膜９１をスパッタ法で堆積させ、フォトレジスト
（図示せず）をマスクにして金属膜９１をエッチングし
て、ビット線２５やその他の配線を形成する。そして、
４００℃程度の温度のＣＶＤ法で膜厚が４００ｎｍ程度
のＳｉＯ2 膜９２を堆積させ、更に、膜厚が５００ｎｍ
程度のＳＯＧ膜９３を塗布する。
【００５３】その後、ＳＯＧ膜９３をエッチバックし
て、このＳＯＧ膜９３でＳｉＯ2 膜９２の段差部を埋
め、膜厚が６００ｎｍ程度のＳｉＯ2 膜９４をＣＶＤ法
で堆積させる。そして、フォトレジスト（図示せず）を
マスクにしたエッチングで、金属膜９１に達するコンタ
クト孔９５を開孔する。
て、このＳＯＧ膜９３でＳｉＯ2 膜９２の段差部を埋
め、膜厚が６００ｎｍ程度のＳｉＯ2 膜９４をＣＶＤ法
で堆積させる。そして、フォトレジスト（図示せず）を
マスクにしたエッチングで、金属膜９１に達するコンタ
クト孔９５を開孔する。
【００５４】その後、Ａｌ合金膜やＡｌ多層膜等である
金属膜９６をスパッタ法で堆積させ、フォトレジスト
（図示せず）をマスクにして金属膜９６をエッチングし
て、所望の配線を形成する。そして、フォーミングガス
中で４００℃程度の温度の熱処理を行った後、膜厚が１
０００ｎｍ程度のＳｉＮ膜９７をプラズマＣＶＤ法で堆
積させる。
金属膜９６をスパッタ法で堆積させ、フォトレジスト
（図示せず）をマスクにして金属膜９６をエッチングし
て、所望の配線を形成する。そして、フォーミングガス
中で４００℃程度の温度の熱処理を行った後、膜厚が１
０００ｎｍ程度のＳｉＮ膜９７をプラズマＣＶＤ法で堆
積させる。
【００５５】その後、フォトレジスト（図示せず）をマ
スクにしてＳｉＮ膜９７をエッチングして、ボンディン
グパッド用の開口（図示せず）を形成して、このＴＦＴ
負荷型ＳＲＡＭを完成させる。
スクにしてＳｉＮ膜９７をエッチングして、ボンディン
グパッド用の開口（図示せず）を形成して、このＴＦＴ
負荷型ＳＲＡＭを完成させる。
【００５６】以上の様な第１実施例の具体例では、フォ
トレジスト５６とフォトレジスト６１とを別個のフォト
リソグラフィでパターニングしているので、ゲート電極
１２ａとワード線２３との間隔を、フォトリソグラフィ
における光学的な解像度に依存することなく、フォトレ
ジスト５６、６１をパターニングするためのマスク同士
の合わせ精度の限界まで微細化することができる。従っ
て、このＴＦＴ負荷型ＳＲＡＭのメモリセル面積を縮小
して、その集積度を高めることができる。
トレジスト５６とフォトレジスト６１とを別個のフォト
リソグラフィでパターニングしているので、ゲート電極
１２ａとワード線２３との間隔を、フォトリソグラフィ
における光学的な解像度に依存することなく、フォトレ
ジスト５６、６１をパターニングするためのマスク同士
の合わせ精度の限界まで微細化することができる。従っ
て、このＴＦＴ負荷型ＳＲＡＭのメモリセル面積を縮小
して、その集積度を高めることができる。
【００５７】図１３〜２４が第２実施例を示している
が、第２実施例の具体例を説明する前に、まずその原理
を説明する。この原理では、図１３（ａ）に示す様に、
基体１０１上に、パターニングすべき膜１０２（図１３
（ｂ））、例えばＮＭＯＳトランジスタ１２、１３のゲ
ート電極１２ａ、１３ａとワード線２３と周辺回路部の
ゲート電極とを形成するための多結晶Ｓｉ膜を堆積させ
る前に、膜１０２とのエッチング選択比が大きな膜１０
３、例えばＳｉＯ2 膜をまず堆積させる。
が、第２実施例の具体例を説明する前に、まずその原理
を説明する。この原理では、図１３（ａ）に示す様に、
基体１０１上に、パターニングすべき膜１０２（図１３
（ｂ））、例えばＮＭＯＳトランジスタ１２、１３のゲ
ート電極１２ａ、１３ａとワード線２３と周辺回路部の
ゲート電極とを形成するための多結晶Ｓｉ膜を堆積させ
る前に、膜１０２とのエッチング選択比が大きな膜１０
３、例えばＳｉＯ2 膜をまず堆積させる。
【００５８】その後、膜１０２に形成すべきパターンの
うちで微細な間隔が必要な部分、例えばＮＭＯＳトラン
ジスタ１２、１３のゲート電極１２ａ、１３ａとワード
線２３との間隔の部分を含むパターンに、膜１０３上で
フォトレジスト１０４をフォトリソグラフィで加工す
る。そして、フォトレジスト１０４をマスクにして膜１
０３を異方性エッチングし、引き続き、フォトレジスト
１０４をマスクにした等方性エッチングで膜１０３をサ
イドエッチングする。
うちで微細な間隔が必要な部分、例えばＮＭＯＳトラン
ジスタ１２、１３のゲート電極１２ａ、１３ａとワード
線２３との間隔の部分を含むパターンに、膜１０３上で
フォトレジスト１０４をフォトリソグラフィで加工す
る。そして、フォトレジスト１０４をマスクにして膜１
０３を異方性エッチングし、引き続き、フォトレジスト
１０４をマスクにした等方性エッチングで膜１０３をサ
イドエッチングする。
【００５９】次に、図１３（ｂ）に示す様に、フォトレ
ジスト１０４を除去し、膜１０２を堆積させた後、別の
フォトレジスト１０５またはＳＯＧ膜等を平坦に塗布す
る。そして、図１３（ｃ）に示す様に、フォトレジスト
１０５と膜１０２と膜１０３とのエッチング選択比が１
に近い条件で、これらをエッチバックする。
ジスト１０４を除去し、膜１０２を堆積させた後、別の
フォトレジスト１０５またはＳＯＧ膜等を平坦に塗布す
る。そして、図１３（ｃ）に示す様に、フォトレジスト
１０５と膜１０２と膜１０３とのエッチング選択比が１
に近い条件で、これらをエッチバックする。
【００６０】次に、図１３（ｄ）に示す様に、膜１０３
の少なくとも一部を包含するパターン、例えばＮＭＯＳ
トランジスタ１２、１３のゲート電極１２ａ、１３ａと
ワード線２３と周辺回路部のゲート電極とのパターン
に、膜１０２、１０３上でフォトレジスト１０６をフォ
トリソグラフィで加工する。そして、フォトレジスト１
０６をマスクにしたエッチングで膜１０２をパターニン
グする。なお、膜１０３は、図１３（ｄ）に示した様に
残存させてもよく、除去してもよい。
の少なくとも一部を包含するパターン、例えばＮＭＯＳ
トランジスタ１２、１３のゲート電極１２ａ、１３ａと
ワード線２３と周辺回路部のゲート電極とのパターン
に、膜１０２、１０３上でフォトレジスト１０６をフォ
トリソグラフィで加工する。そして、フォトレジスト１
０６をマスクにしたエッチングで膜１０２をパターニン
グする。なお、膜１０３は、図１３（ｄ）に示した様に
残存させてもよく、除去してもよい。
【００６１】以上の様な第２実施例の原理によれば、膜
１０３をサイドエッチングしており、この膜１０３によ
って膜１０２中に間隔１０７を形成しているので、この
間隔１０７はフォトレジスト１０４の幅よりも微細であ
る。このため、フォトリソグラフィにおける光学的な解
像度の限界よりも微細なパターンを膜１０２に形成する
ことができる。
１０３をサイドエッチングしており、この膜１０３によ
って膜１０２中に間隔１０７を形成しているので、この
間隔１０７はフォトレジスト１０４の幅よりも微細であ
る。このため、フォトリソグラフィにおける光学的な解
像度の限界よりも微細なパターンを膜１０２に形成する
ことができる。
【００６２】次に、第２実施例の具体例を説明する。こ
の具体例でも、図１４に示す様に、Ｐウェル４３のＳｉ
Ｏ2 膜４４下に寄生チャネル防止層としてのＰ型の不純
物層４５を形成し、素子形成領域上のＳｉ3 Ｎ4 膜とＳ
ｉＯ2 膜とを除去して素子形成領域のＳｉ基板４１を露
出させるまでは、既述の第１実施例の具体例と実質的に
同様の工程を実行する。
の具体例でも、図１４に示す様に、Ｐウェル４３のＳｉ
Ｏ2 膜４４下に寄生チャネル防止層としてのＰ型の不純
物層４５を形成し、素子形成領域上のＳｉ3 Ｎ4 膜とＳ
ｉＯ2 膜とを除去して素子形成領域のＳｉ基板４１を露
出させるまでは、既述の第１実施例の具体例と実質的に
同様の工程を実行する。
【００６３】しかし、この第２実施例の具体例では、図
１５に示す様に、その後、膜厚が２８０ｎｍ程度のＰＳ
Ｇ膜１１１をＣＶＤ法で堆積させ、メモリセル部５５に
おける駆動用のＮＭＯＳトランジスタ１２のゲート電極
１２ａ等とワード線２３との間隔の部分を含むパターン
に、ＰＳＧ膜１１１上でフォトレジスト１１２を加工す
る。
１５に示す様に、その後、膜厚が２８０ｎｍ程度のＰＳ
Ｇ膜１１１をＣＶＤ法で堆積させ、メモリセル部５５に
おける駆動用のＮＭＯＳトランジスタ１２のゲート電極
１２ａ等とワード線２３との間隔の部分を含むパターン
に、ＰＳＧ膜１１１上でフォトレジスト１１２を加工す
る。
【００６４】そして、フォトレジスト１１２をマスクに
してＰＳＧ膜１１１を異方性エッチングし、引き続き、
フォトレジスト１１２をマスクにした等方性エッチング
でＰＳＧ膜１１１をサイドエッチングする。フォトレジ
スト１１２はその後に除去する。
してＰＳＧ膜１１１を異方性エッチングし、引き続き、
フォトレジスト１１２をマスクにした等方性エッチング
でＰＳＧ膜１１１をサイドエッチングする。フォトレジ
スト１１２はその後に除去する。
【００６５】次に、図１６に示す様に、Ｓｉ基板４１の
表面を酸化して、膜厚が１０ｎｍ程度のＳｉＯ2 膜（図
示せず）を素子形成領域の表面に形成する。そして、閾
値電圧を調整するためのボロンを全面にイオン注入した
後、上述のＳｉＯ2 膜を除去する。
表面を酸化して、膜厚が１０ｎｍ程度のＳｉＯ2 膜（図
示せず）を素子形成領域の表面に形成する。そして、閾
値電圧を調整するためのボロンを全面にイオン注入した
後、上述のＳｉＯ2 膜を除去する。
【００６６】その後、再びＳｉ基板４１の表面を酸化し
て、膜厚が１６ｎｍ程度でありゲート酸化膜としてのＳ
ｉＯ2 膜４６を素子形成領域の表面に形成する。そし
て、レジスト（図示せず）をマスクにした緩衝フッ酸に
よるエッチングで、ＳｉＯ2 膜４６に埋め込みコンタク
ト孔４７を開孔する。
て、膜厚が１６ｎｍ程度でありゲート酸化膜としてのＳ
ｉＯ2 膜４６を素子形成領域の表面に形成する。そし
て、レジスト（図示せず）をマスクにした緩衝フッ酸に
よるエッチングで、ＳｉＯ2 膜４６に埋め込みコンタク
ト孔４７を開孔する。
【００６７】次に、図１７に示す様に、６２０℃程度の
温度のＣＶＤ法で膜厚が１００ｎｍ程度の多結晶Ｓｉ膜
５１を堆積させ、ＰＯＣｌ3 の蒸気に曝してこの蒸気か
らリンを熱拡散させるプレデポジション法で多結晶Ｓｉ
膜５１にリンをドープする。その後、多結晶Ｓｉ膜５１
の表面に形成されたリンガラス（図示せず）を除去す
る。
温度のＣＶＤ法で膜厚が１００ｎｍ程度の多結晶Ｓｉ膜
５１を堆積させ、ＰＯＣｌ3 の蒸気に曝してこの蒸気か
らリンを熱拡散させるプレデポジション法で多結晶Ｓｉ
膜５１にリンをドープする。その後、多結晶Ｓｉ膜５１
の表面に形成されたリンガラス（図示せず）を除去す
る。
【００６８】そして、膜厚が１００ｎｍ程度のタングス
テンシリサイド膜５２をスパッタ法またはＣＶＤ法で堆
積させ、膜厚が９０ｎｍ程度のＳＯＧ膜１１３を塗布し
た後、このＳＯＧ膜１１３を硬化させる。なお、埋め込
みコンタクト孔４７上の多結晶Ｓｉ膜５１及びＰＳＧ膜
１１１からＳｉ基板４１へリンが拡散して、埋め込みコ
ンタクト孔４７の近傍及びＰＳＧ膜１１１下にＮ型の不
純物層６３、１１４が形成される。
テンシリサイド膜５２をスパッタ法またはＣＶＤ法で堆
積させ、膜厚が９０ｎｍ程度のＳＯＧ膜１１３を塗布し
た後、このＳＯＧ膜１１３を硬化させる。なお、埋め込
みコンタクト孔４７上の多結晶Ｓｉ膜５１及びＰＳＧ膜
１１１からＳｉ基板４１へリンが拡散して、埋め込みコ
ンタクト孔４７の近傍及びＰＳＧ膜１１１下にＮ型の不
純物層６３、１１４が形成される。
【００６９】次に、図１８に示す様に、ＳＯＧ膜１１
３、タングステンシリサイド膜５２、多結晶Ｓｉ膜５１
及びＰＳＧ膜１１１のエッチング選択比が１に近い条件
で、これらが略平坦になるまでエッチバックし、残った
ＳＯＧ膜１１３を除去する。
３、タングステンシリサイド膜５２、多結晶Ｓｉ膜５１
及びＰＳＧ膜１１１のエッチング選択比が１に近い条件
で、これらが略平坦になるまでエッチバックし、残った
ＳＯＧ膜１１３を除去する。
【００７０】次に、図１９に示す様に、ＮＭＯＳトラン
ジスタ１２のゲート電極１２ａ等とワード線２３と周辺
回路部５７のゲート電極等とのパターンにフォトレジス
ト１１５を加工する。但し、同一のメモリセル内におけ
るゲート電極１２ａ等のパターンとワード線２３のパタ
ーンとは、ＰＳＧ膜１１１上で互いに接続された形状に
する。
ジスタ１２のゲート電極１２ａ等とワード線２３と周辺
回路部５７のゲート電極等とのパターンにフォトレジス
ト１１５を加工する。但し、同一のメモリセル内におけ
るゲート電極１２ａ等のパターンとワード線２３のパタ
ーンとは、ＰＳＧ膜１１１上で互いに接続された形状に
する。
【００７１】そして、フォトレジスト１１５をマスクに
してタングステンシリサイド膜５２と多結晶Ｓｉ膜５１
とを順次に異方性エッチングして、ゲート電極１２ａ及
びワード線２３と周辺回路部５７のゲート電極６２等と
を形成する。
してタングステンシリサイド膜５２と多結晶Ｓｉ膜５１
とを順次に異方性エッチングして、ゲート電極１２ａ及
びワード線２３と周辺回路部５７のゲート電極６２等と
を形成する。
【００７２】その後は、図２０〜２４に示す様に、再
び、既述の第１実施例の具体例と実質的に同様の工程を
実行して、このＴＦＴ負荷型ＳＲＡＭを完成させる。な
お、この第２実施例の具体例では、ＰＳＧ膜１１１を残
存させたままであるが、ＰＳＧ膜１１１はＳｉＯ2 膜４
４等に比べてエッチング速度が速いので、ＰＳＧ膜１１
１を除去してから不純物層６４の形成以降の工程を実行
してもよい。
び、既述の第１実施例の具体例と実質的に同様の工程を
実行して、このＴＦＴ負荷型ＳＲＡＭを完成させる。な
お、この第２実施例の具体例では、ＰＳＧ膜１１１を残
存させたままであるが、ＰＳＧ膜１１１はＳｉＯ2 膜４
４等に比べてエッチング速度が速いので、ＰＳＧ膜１１
１を除去してから不純物層６４の形成以降の工程を実行
してもよい。
【００７３】以上の様な第２実施例の具体例では、ＰＳ
Ｇ膜１１１をサイドエッチングしており、このＰＳＧ膜
１１１でゲート電極１２ａとワード線２３との間隔を形
成しているので、この間隔をフォトリソグラフィにおけ
る光学的な解像度の限界よりも微細にすることができ
る。従って、このＴＦＴ負荷型ＳＲＡＭのメモリセル面
積を縮小して、その集積度を高めることができる。
Ｇ膜１１１をサイドエッチングしており、このＰＳＧ膜
１１１でゲート電極１２ａとワード線２３との間隔を形
成しているので、この間隔をフォトリソグラフィにおけ
る光学的な解像度の限界よりも微細にすることができ
る。従って、このＴＦＴ負荷型ＳＲＡＭのメモリセル面
積を縮小して、その集積度を高めることができる。
【００７４】なお、以上の第１及び第２実施例は、何れ
もＴＦＴ負荷型ＳＲＡＭの製造に本願の発明を適用した
ものであるが、本願の発明はＴＦＴ負荷型ＳＲＡＭ以外
の半導体装置の製造等にも当然に適用することができ
る。
もＴＦＴ負荷型ＳＲＡＭの製造に本願の発明を適用した
ものであるが、本願の発明はＴＦＴ負荷型ＳＲＡＭ以外
の半導体装置の製造等にも当然に適用することができ
る。
【００７５】
【発明の効果】請求項１のパターン形成方法では、パタ
ーン同士の合わせ精度の限界まで第１のパターンと第２
のパターンとの間隔を微細化することができるので、フ
ォトリソグラフィにおける光学的な解像度の限界よりも
微細なパターンを形成することができる。しかも、マス
クとして用いた第３の膜を除去するための別個の工程が
不要であるので、段差の低減等も容易に図ることができ
る。
ーン同士の合わせ精度の限界まで第１のパターンと第２
のパターンとの間隔を微細化することができるので、フ
ォトリソグラフィにおける光学的な解像度の限界よりも
微細なパターンを形成することができる。しかも、マス
クとして用いた第３の膜を除去するための別個の工程が
不要であるので、段差の低減等も容易に図ることができ
る。
【００７６】請求項２のパターン形成方法では、半導体
記憶装置における駆動用のトランジスタのゲート電極と
転送用のトランジスタのゲート電極との間隔を、パター
ン同士の合わせ精度の限界まで微細化することができる
ので、メモリセル面積を縮小して、半導体記憶装置の集
積度を高めることができる。
記憶装置における駆動用のトランジスタのゲート電極と
転送用のトランジスタのゲート電極との間隔を、パター
ン同士の合わせ精度の限界まで微細化することができる
ので、メモリセル面積を縮小して、半導体記憶装置の集
積度を高めることができる。
【００７７】請求項３のパターン形成方法では、当初に
形成した第１のパターンの幅よりも微細な間隔を有する
第２のパターンを形成することができるので、フォトリ
ソグラフィにおける光学的な解像度の限界よりも微細な
パターンを形成することができる。
形成した第１のパターンの幅よりも微細な間隔を有する
第２のパターンを形成することができるので、フォトリ
ソグラフィにおける光学的な解像度の限界よりも微細な
パターンを形成することができる。
【００７８】請求項４のパターン形成方法では、半導体
記憶装置における駆動用のトランジスタのゲート電極と
転送用のトランジスタのゲート電極との間隔を、当初に
形成した第１のパターンの幅よりも微細化することがで
きるので、メモリセル面積を縮小して、半導体記憶装置
の集積度を高めることができる。
記憶装置における駆動用のトランジスタのゲート電極と
転送用のトランジスタのゲート電極との間隔を、当初に
形成した第１のパターンの幅よりも微細化することがで
きるので、メモリセル面積を縮小して、半導体記憶装置
の集積度を高めることができる。
【００７９】請求項５のパターン形成方法では、工程を
増加させることなく、不純物層の接合リークが少ない記
憶ノードを形成することができるので、半導体記憶装置
の記憶保持特性を容易に高めることができる。
増加させることなく、不純物層の接合リークが少ない記
憶ノードを形成することができるので、半導体記憶装置
の記憶保持特性を容易に高めることができる。
【図１】本願の発明の第１実施例の原理を工程順に示す
側断面図である。
側断面図である。
【図２】第１実施例の具体例における最初の工程を示す
ＴＦＴ負荷型ＳＲＡＭの側断面図である。
ＴＦＴ負荷型ＳＲＡＭの側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
【図１０】図９に続く工程を示す側断面図である。
【図１１】図１０に続く工程を示す側断面図である。
【図１２】図１１に続く工程を示す側断面図である。
【図１３】本願の発明の第２実施例の原理を工程順に示
す側断面図である。
す側断面図である。
【図１４】第２実施例の具体例における最初の工程を示
すＴＦＴ負荷型ＳＲＡＭの側断面図である。
すＴＦＴ負荷型ＳＲＡＭの側断面図である。
【図１５】図１４に続く工程を示す側断面図である。
【図１６】図１５に続く工程を示す側断面図である。
【図１７】図１６に続く工程を示す側断面図である。
【図１８】図１７に続く工程を順次に示す側断面図であ
る。
る。
【図１９】図１８に続く工程を示す側断面図である。
【図２０】図１９に続く工程を示す側断面図である。
【図２１】図２０に続く工程を示す側断面図である。
【図２２】図２１に続く工程を示す側断面図である。
【図２３】図２２に続く工程を示す側断面図である。
【図２４】図２３に続く工程を示す側断面図である。
【図２５】本願の発明を適用し得るＴＦＴ負荷型ＳＲＡ
Ｍのメモリセルの等価回路図である。
Ｍのメモリセルの等価回路図である。
【図２６】ＴＦＴ負荷型ＳＲＡＭにおけるバルクトラン
ジスタの平面図である。
ジスタの平面図である。
１１ フリップフロップ
１２ ＮＭＯＳトランジスタ
１２ａ ゲート電極
１３ ＮＭＯＳトランジスタ
１３ａ ゲート電極
１６ ＮＭＯＳトランジスタ
１７ ＮＭＯＳトランジスタ
２３ ワード線
３２ 膜
３３ 膜
３４ 膜
３６ フォトレジスト
１０１ 膜
１０２ 膜
１０３ 膜
１０５ フォトレジスト
１１１ ＰＳＧ膜
１１４ 不純物層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−310470（ＪＰ，Ａ)
特開 平５−343535（ＪＰ，Ａ)
特開 平５−299611（ＪＰ，Ａ)
特開 昭56−98773（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3065
H01L 21/8244
H01L 27/11
Claims (5)
- 【請求項１】 順次に積層させた第１及び第２の膜上
に、第１のパターンを有する第３の膜を形成する工程
と、 第２のパターンを有するマスク層と前記第３の膜とをマ
スクにして前記第２の膜をパターニングする工程と、 パターニングした前記第２の膜をマスクにして前記第１
の膜をパターニングすると同時に前記第３の膜を除去す
る工程とを具備することを特徴とするパターン形成方
法。 - 【請求項２】 半導体記憶装置のメモリセルを構成して
いるフリップフロップにおける駆動用のトランジスタの
第１のゲート電極と前記メモリセルを構成している転送
用のトランジスタの第２のゲート電極との一方を前記第
１のパターンで形成し、前記第１及び第２のゲート電極
の他方を前記第２のパターンで形成することを特徴とす
る請求項１記載のパターン形成方法。 - 【請求項３】 基体上で第１のパターンを有している第
１の膜をサイドエッチングする工程と、 前記第１の膜及び前記基体を第２の膜で覆う工程と、 表面が平坦な第３の膜を前記第２の膜上に形成する工程
と、 少なくとも前記第１の膜上における前記第２の膜が除去
されるまで前記第３、第２及び第１の膜を夫々等しいエ
ッチング速度でエッチバックする工程と、 前記エッチバックの後に、前記第１の膜の少なくとも一
部を包含する第２のパターンに前記第２の膜を加工する
工程とを具備することを特徴とするパターン形成方法。 - 【請求項４】 半導体記憶装置のメモリセルを構成して
いるフリップフロップにおける駆動用のトランジスタの
第１のゲート電極と前記メモリセルを構成している転送
用のトランジスタの第２のゲート電極との一方を前記第
１の膜の一方側の前記第２のパターンで形成し、 前記第１及び第２のゲート電極の他方を前記第１の膜の
他方側の前記第２のパターンで形成することを特徴とす
る請求項３記載のパターン形成方法。 - 【請求項５】 不純物を含有する膜を前記第１の膜とし
て用い、 この第１の膜から前記不純物を固相拡散させて、記憶ノ
ードとしての不純物層の少なくとも一部を形成すること
を特徴とする請求項４記載のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08761495A JP3371196B2 (ja) | 1995-03-20 | 1995-03-20 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08761495A JP3371196B2 (ja) | 1995-03-20 | 1995-03-20 | パターン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264512A JPH08264512A (ja) | 1996-10-11 |
| JP3371196B2 true JP3371196B2 (ja) | 2003-01-27 |
Family
ID=13919863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08761495A Expired - Fee Related JP3371196B2 (ja) | 1995-03-20 | 1995-03-20 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3371196B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7115525B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| JP5160302B2 (ja) * | 2008-05-19 | 2013-03-13 | 株式会社東芝 | 半導体装置の製造方法 |
-
1995
- 1995-03-20 JP JP08761495A patent/JP3371196B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08264512A (ja) | 1996-10-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |