JP2616546B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、特に２層ゲート電極構造を有する不
揮発性メモリトランジスタと、１層ゲート電極構造の周
辺回路用トランジスタを同一基板上に有する半導体装置
の製造方法に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置には、ＥＰＲＯ
Ｍ，フラッシュＥＥＰＲＯＭなどがあり、それら不揮発
性半導体記憶装置は２層ゲート電極構造を有するメモリ
セルトランジスタと、１層ゲート電極構造を有する周辺
回路用トランジスタを同一基板上に併設するのが一般的
である。

【０００３】さて、近年においては、これら不揮発性半
導体記憶装置の小型化の研究開発が急速に進んでいる。
これに伴い、周辺回路用トランジスタはショートチャネ
ル化されて来ており、ショートチャネル化された際に発
生するホットキャリアによる特性の変動を防止するため
に、高濃度の不純物拡散層のドレイン及びソース領域と
ゲート電極下部領域との間に、低濃度の不純物拡散層の
オフセット領域を設けたＬＤＤ構造のＭＯＳ型トランジ
スタが用いられる。

【０００４】一方、メモリセルトランジスタはデータの
書込み時にホットエレクトロンを使用するため、ドレイ
ン側に充分な電界集中を生じさせるために、高濃度の不
純物拡散層のドレイン及びソース領域を形成するのが一
般的である。

【０００５】これらのドレイン及びソース領域の不純物
拡散層構造が異なるメモリセルトランジスタと周辺回路
用トランジスタを同一基板上に併設させる技術の一つが
特開平１−２５９５６６号公報に記載されている。

【０００６】図１０（ａ）〜（ｅ）及び図１１（ａ），
（ｂ）はこの従来の不揮発性半導体記憶装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。

【０００７】まず、図１０（ａ）に示すように、Ｐ型の
シリコンからなる半導体基板１の表面に、二酸化シリコ
ン膜からなる素子分離絶縁膜２を設けて、周辺回路用の
素子形成領域２１及びメモリセル用の素子形成領域２２
を区画し、素子形成領域２１，２２の表面に二酸化シリ
コン膜からなる第１のゲート絶縁膜３を熱酸化法で形成
する。次に、ＣＶＤ法で第１のゲート絶縁膜３を含む半
導体基板１の表面に多結晶シリコン膜からなる第１の電
極材料膜４を堆積してリンなどのＮ型不純物を導入した
後これをパターニングし、周辺回路用の素子形成領域２
１の第１のゲート電極４ａとメモリセル用の素子形成領
域２２の全面を覆うマスク層４ｂを形成する。

【０００８】次に、図１０（ｂ）に示すように、第１の
ゲート電極４ａ及びマスク層４ｂをマスクにして、半導
体基板１と逆導電型のリンなどの不純物をイオン注入
し、周辺回路用の素子形成領域２１にＮ型の１０¹⁶〜１
０¹⁷ｃｍ^-3程度の不純物濃度を有するソース・ドレイン
領域５を形成する。

【０００９】次に、図１０（ｃ）に示すように、ＣＶＤ
法で厚さ２００ｎｍ程度の二酸化シリコンからなる第３
の絶縁膜を全面に堆積し、異方性エッチングにより第３
の絶膜６をエッチバックし、第１のゲート電極４ａの側
面にサイドウォール絶縁膜６ａとして残す。

【００１０】次に、図１０（ｄ）に示すように、素子形
成領域２１，２２にパターニングされている第１のゲー
ト電極４ａ及びマスク層４ｂの表面を熱酸化して二酸化
シリコンからなる厚さ２０ｎｍの第２のゲート絶縁膜９
を形成した後に、ＣＶＤ法で多結晶シリコンからなる厚
さ４００ｎｍの第２の電極材料膜１０を成長しリンなど
のＮ型不純物を導入した後に、パターニングマスク３０
をメモリセルトランジスタのコントロールゲート電極を
形成する部分にパターニングし、このパターニングマス
ク３０をメモリセルトランジスタのコントロールゲート
電極を形成する部分にパターニングし、このパターニン
グマスク３０をマスクにして第２の電極材料膜１０をエ
ッチングし、コントロールゲート電極１２ａを形成す
る。

【００１１】次に、図１０（ｅ）に示すように、コント
ロールゲート電極１２ａをパターニングしたパターニン
グマスク３０をそのまま残して、周辺回路用の素子形成
領域２１を覆うようにパターニングマスク３１を形成し
て異方性エッチングを行い、メモリセル用の素子形成領
域２２のコントロールゲート電極１２ａによりマスクさ
れた部分以外の第２のゲート絶縁膜９，マスク層４ｂを
順次エッチングし、フローティングゲート電極１０ａと
コントロールゲート電極１２ａからなる第２のゲート電
極１３を形成する。

【００１２】次に、図１１（ａ）に示すように、パター
ニングマスク３０，３１を除去した後、ヒ素などのＮ型
の高濃度不純物をイオン注入し、素子形成領域２１，２
２に１０²⁰ｃｍ^-3程度の不純物濃度を有するソース・ド
レイン領域７とセルソース・ドレイン領域１４を同時に
形成する。

【００１３】次に、図１１（ｂ）に示すように、全面に
層間絶縁膜１５を堆積してコンタクト孔１６を形成した
後金属配線１７を選択的に形成する。

【００１４】

【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置の製造方法では、以下に示すような問
題点があった。 （Ａ）メモリセルトランジスタのフローティングゲート
電極下のゲート絶縁膜と、周辺回路用のトランジスタの
ゲート絶縁膜を同時に形成しているため、それぞれ所望
の膜厚と膜質を得ることができない。 （Ｂ）メモリセルトランジスタのフローティングゲート
電極と、周辺回路用のトランジスタのゲート電極材は同
一の電極材で構成されているため、メモリセルを微細化
する目的でフローティングゲート電極を薄膜化すると、
同時に周辺回路トランジスタのゲート電極も薄膜化され
て高抵抗となってしまい、配線に使用できない。 （Ｃ）メモリセルトランジスタのコントロールゲート電
極からフローティングゲート電極までのエッチングを行
う際、２回のＰＲ工程が必要であり、工程数が長くな
る。 （Ｄ）メモリセルトランジスタと周辺回路用のトランジ
スタのソース・ドレイン領域は同時に形成されるため、
それぞれ所望のＳＤ（ソース・ドレイン領域）形状や、
トランジスタ特性があるにもかかわらず、独立してＳＤ
を制御できない。

【００１５】本発明はこれらの欠点を解決し、高集積化
及び高性能に適した不揮発性半導体記憶装置の製造方法
を提供することにある。

【００１６】

【課題を解決するための手段】本発明の第１の不揮発性
半導体記憶装置の製造方法は、（Ａ）一導電型半導体基
板の表面に選択的に素子分離絶縁膜を設けて周辺回路用
の第１の素子形成領域とメモリセル用の第２の素子形成
領域とを区画し、前記第１及び第２の素子形成領域の表
面に第１のゲート絶縁膜を形成する工程、（Ｂ）前記第
１のゲート絶縁膜を含む表面に第１の電極材料膜を堆積
してパターニングし、前記第１の素子形成領域の第１の
ゲート電極及び前記第２の素子形成領域上をマスクする
マスク層を形成する工程、（Ｃ）前記第１のゲート電極
及びマスク層をマスクとする逆導電型不純物のイオン注
入により前記第１のゲート電極に整合する逆導電型低濃
度不純物拡散層及び前記第１のゲート電極の側面に設け
たサイドウォール絶縁膜に整合する逆導電型高濃度不純
物拡散層を前記半導体基板に設けてＬＤＤ構造のＭＯＳ
トランジスタを形成する工程、（Ｄ）前記第１のゲート
電極を含む第１の素子形成領域の表面を被覆する層間絶
縁膜を選択的に形成して前記第２の素子形成領域の前記
マスク層及び第１のゲート絶縁膜を除去し、露出した前
記第２の素子形成領域の表面に第２のゲート絶縁膜を形
成する工程、（Ｅ）前記第２の素子形成領域を含む表面
に第２の電極材料膜，第３のゲート絶縁膜，第３の電極
材料膜を順次堆積した後前記第３の電極材料膜，第３の
ゲート絶縁膜，第２の電極材料膜を選択的に順次異方性
エッチングして前記第２の素子形成領域にフローティン
グゲート電極，第３のゲート絶縁膜，コントロールゲー
ト電極の積層構造を有する第２のゲート電極を形成する
工程、（Ｆ）前記第２のゲート電極及び層間絶縁膜をマ
スクとして逆導電型不純物をイオン注入して前記第２の
ゲート電極に整合する逆導電型拡散層を設け前記第２の
素子形成領域にメモリセルトランジスタを形成する工
程、を含んで構成される。

【００１７】本発明の第２の不揮発性半導体記憶装置の
製造方法は、（Ａ）一導電型半導体基板の表面に選択的
に素子分離絶縁膜を設けて周辺回路用の第１の素子形成
領域とメモリセル用の第２の素子形成領域とを区画し、
前記第１及び第２の素子形成領域の表面に第１のゲート
絶縁膜を形成する工程、（Ｂ）前記第１のゲート絶縁膜
を含む表面に第１の電極材料膜を堆積してパターニング
し、前記第１の素子形成領域の第１のゲート電極及び前
記第２の素子形成領域上をマスクするマスク層を形成す
る工程、（Ｃ）前記第１のゲート電極及びマスク層をマ
スクとする逆導電型不純物のイオン注入により前記第１
のゲート電極に整合する逆導電型の深い低濃度不純物拡
散層及び逆導電型の浅い高濃度不純物拡散層からなるＤ
ＤＤ構造のＭＯＳトランジスタを形成する工程、（Ｄ）
前記第１のゲート電極を含む第１の素子形成領域の表面
を被覆する層間絶縁膜を選択的に形成して前記第２の素
子形成領域の前記マスク層及び第１のゲート絶縁膜を除
去し、露出した前記第２の素子形成領域の表面に第２の
ゲート絶縁膜を形成する工程、（Ｅ）前記第２の素子形
成領域を含む表面に、第２の電極材料膜，第３のゲート
絶縁膜，第３の電極材料膜を順次堆積した後前記第３の
電極材料膜，第３のゲート絶縁膜，第２の電極財料膜を
選択的に順次異方性エッチングして前記第２の素子形成
領域にフローティングゲート電極，第３のゲート絶縁
膜，コントロールゲート電極の積層構造を有する第２の
ゲート電極を形成する工程、（Ｆ）前記第２のゲート電
極及び層間絶縁膜をマスクとして逆導電型不純物を注入
して前記第２のゲート電極に整合する逆導電型拡散層を
設け前記第２の素子形成領域にメモリセルトランジスタ
を形成する工程、とを含んで構成される。

【００１８】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１９】図１（ａ）〜（ｆ）及び図２（ａ）〜
（ｄ）は本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図である。

【００２０】まず、図１（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１の表面に選択酸化法により二
酸化シリコンからなる厚さ７５０ｎｍの素子分離絶縁膜
２を形成して周辺回路用の素子形成領域２１とメモリセ
ル用の素子形成領域２２を区面し、素子形成領域２１，
２２の表面に二酸化シリコンからなる厚さ２５ｎｍの第
１のゲート絶縁膜３を形成する。次にＣＶＤ法によりリ
ン等のＮ型不純物を含んだ多結晶シリコンからなる厚さ
４００ｎｍの第１の電極材料膜４を形成する。

【００２１】次に、図１（ｂ）に示すように、フォトリ
ソグラフィ技術及び異方性エッチング技術により第１の
電極材料膜４をパターニングし、周辺回路用の素子形成
領域２１の第１のゲート電極４ａとメモリセル用の素子
形成領域２２のマスク層４ｂを形成する。次に、第１の
ゲート電極４ａをマスクにして周辺回路用の素子形成領
域２１にリン等のＮ型不純物を３×１０¹³ｃｍ^-2程度の
ドーズ量でイオン注入して、低濃度ソース・ドレイン領
域５を形成する。次に、全面に二酸化シリコン等からな
る厚さ２００ｎｍの第１の絶縁膜をＣＶＤ法により堆積
した後にエッチバックして第１のゲード電極４ａの側面
部にサイドウォール絶縁膜６ａを形成する。次に、第１
のゲート電極４ａとサイドウォール絶縁膜６ａをマスク
にして、周辺回路用の素子形成領域２１にヒ素などのＮ
型不純物を３×１０¹⁵ｃｍ^-2程度のドーズ量でイオン注
入して高濃度ソース・ドレイン領域７を形成する。

【００２２】次に、図１（ｃ）に示すように、二酸化シ
リコン等からなる厚さ４００ｎｍの第２の絶縁膜８をＣ
ＶＤ法により全面に堆積する。

【００２３】次に、図１（ｄ）に示すように、フォトリ
ソグラフィ技術を用いて、第２の絶縁膜８をパターニン
グした後に、露出したマスク層４ｂ及び第１のゲート絶
縁膜３を順次エッチングして除去する。次に、露出した
メモリセル用の素子形成領域２２の表面を８５０℃程度
のスチーム雰囲気中で熱酸化し、二酸化シリコンからな
る厚さ２０ｎｍの第２のゲート絶縁膜９を形成する。

【００２４】次に、図１（ｅ）に示すように、リン等の
Ｎ型不純物を含んだ多結晶シリコンからなる厚さ１５０
ｎｍの第２の電極材料膜１０をＣＶＤ法により全面に堆
積した後に、フォトリソグラフィ技術により第２の電極
材料膜１０をパターニングし、素子形成領域２１と素子
形成領域２２上のそれぞれに分割する。

【００２５】次に、図１（ｆ）に示すように、第２の電
極材料膜１０の表面を熱酸化して二酸化シリコンからな
る厚さ２０ｎｍの第３のゲート絶縁膜１１を形成した後
に、ＣＶＤ法によりリン等のＮ型不純物を含んだ多結晶
シリコンからなる厚さ４００ｎｍの第３の電極材料膜１
２を全面に堆積する。

【００２６】次に、図２（ａ）に示すように、メモリセ
ル用の素子形成領域２２のコントロールゲート電極とな
る領域の第３の電極材料膜１２上に選択的にフォトレジ
スト膜（図示せず）を設け、このフォトレジスト膜をマ
スクにして第３の電極材料膜１２、第３のゲート絶縁膜
１１，第２の電極材料膜１０をリアクティブイオンエッ
チング法により順次異方性エッチングして除去し、フロ
ーティングゲート電極１０ａとコントロールゲート電極
１２ａの２層の電極構造からなる第２のゲート電極１３
を形成し、フォトレジスト膜を除去する。

【００２７】次に、図２（ｂ）に示すように、メモリセ
ル用の素子形成領域２２の第２のゲート電極１３をマス
クにしてヒ素などのＮ型不純物を５×１０¹⁵ｃｍ^-2程度
のドーズ量でイオン注入して、セルソース・ドレイン領
域１４を形成する。

【００２８】次に、図２（ｃ）に示すように、ＣＶＤ法
によりＢＰＳＧからなる厚さ８００ｎｍの層間絶縁膜１
５を全面に堆積する。

【００２９】次に、図２（ｄ）に示すように、層間絶縁
膜１５を選択的にエッチングしてコンタクト孔１６を形
成した後コンタクト孔１６を含む表面にアルミニウム膜
を堆積してパターニングし金属配線１７を形成する。

【００３０】この第１の実施例では、図２（ｂ）に示す
ように、周辺回路用トランジスタのソース・ドレイン領
域を形成し、周辺回路用の素子形成領域２１に第２の絶
縁膜８をパターニングした後にメモリセル用の第２のゲ
ート電極１３及びセルソース・ドレイン領域１４を形成
するところが第１の特徴であり、周辺回路用トランジス
タのソース・ドレイン領域が第１のゲート電極４ａに自
己整合的に形成された低濃度ソース・ドレイン領域５
と、サイドウォール絶縁膜６ａに自己整合的に形成され
た高濃度ソース・ドレイン領域７からなるＬＤＤ構造で
あることが第２の特徴である。

【００３１】このようにすれば、周辺回路用トランジス
タのゲート絶縁膜とメモリセルトランジスタのフローテ
ィングゲート電極下のゲート絶縁膜及びフローティング
ゲート電極とコントロールゲート電極間のゲート絶縁膜
のそれぞれの膜質と膜厚を独立して制御することが可能
である。第２に、周辺回路用トランジスタのソース・ド
レイン領域とメモリセルトランジスタのソース・ドレイ
ン領域の濃度及び形状を独立して制御できる。第３に、
周辺回路用トランジスタのゲート電極とメモリセルトラ
ンジスタ用のフローティング電極及びコントロールゲー
ト電極の膜質、膜厚をそれぞれ独立して制御することが
可能である。又、メモリトランジスタのゲート電極も１
回のＰＲ及びエッチング工程により形成可能である。

【００３２】図３（ａ）〜（ｆ）及び図４（ａ）〜
（ｄ）は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図である。

【００３３】まず、図３（ａ）に示すように、第１の実
施例と同様の工程により半導体基板１の表面に第１の電
極材料膜４までを形成する。

【００３４】次に、図３（ｂ）に示すように、第１実施
例と同様の工程により、第１の電極材料膜４をパターニ
ングして第１のゲート電極４ａ及びマスク層４ｂを形成
し、これらをマスクとしてＮ型不純物をイオン注入し低
濃度ソース・ドレイン領域５を形成した後第１のゲート
電極４ａにサイドウォール絶縁膜６ａを付加してＮ型不
純物をイオン注入し高濃度ソース・ドレイン領域７を形
成する。

【００３５】次に、図３（ｃ）に示すように、ＣＶＤ法
により二酸化シリコンからなる厚さ４００ｎｍの第２の
絶縁膜８を全面に堆積した後にＣＶＤ法によりからなる
厚さ３００ｎｍの第３の絶縁膜１８を全面に堆積し、９
００℃の窒素雰囲気中でアニールして平坦化した後エッ
チバックして周辺回路用の素子形成領域２１の段差が大
きい部分に第３の絶縁膜１８を埋め込む。

【００３６】次に、図３（ｄ）に示すように、第２の絶
縁膜８をパターニングした後この第２の絶縁膜８をマス
クとしてメモリセル用の素子形成領域２２に露出したマ
スク層４ｂおよび第１のゲート絶縁膜３を順次エッチン
グして除去し、メモリセル用の素子形成領域２２に第２
のゲート絶縁膜９を形成する。

【００３７】次に、図３（ｅ）に示すように、全面にＮ
型不純物を含んだ多結晶シリコンからなる第２の電極材
料膜１０を堆積した後パターニングして素子形成領域２
１，２２上のそれぞれに分割する。

【００３８】次に、図３（ｆ）に示すように、全面に第
３のゲート絶縁膜１１及び第３の電極材料膜１２を順次
堆積して形成する。

【００３９】次に、図４（ａ）に示すように、第３の電
極材料膜１２，第３のゲート絶縁膜１１および第２の電
極材料膜１０を選択的に順次エッチングしてメモリセル
用の素子形成領域２２の第２のゲート電極１３を形成す
る。

【００４０】次に、図４（ｂ）に示すように、第２のゲ
ート電極１３をマスクしてメモリセル用の素子形成領域
２２にＮ型不純物を高濃度にイオン注入してセルソース
・ドレイン領域１４を形成する。

【００４１】次に、図４（ｃ）に示すように、全面に層
間絶縁膜１５を形成する。

【００４２】次に、図４（ｄ）に示すように、層間絶縁
膜５にコンタクト孔１６を形成し、コンタクト孔１６を
含む表面に金属配線１７を形成する。

【００４３】この第２の実施例の特徴は、周辺回路用の
素子形成領域２１の第２の絶縁膜８上の段差部に第３の
絶縁膜１８を埋め込むようにしたところである。このよ
うにすれば、周辺回路用の素子形成領域２１の第２の絶
縁膜８上の段差部にポリシリコンやシリサイドなどの残
渣による回路不良などをまねくことがない。又層間膜が
平坦化されるために、アルミニウム配線の断線などがな
くなる。

【００４４】図５（ａ）〜（ｆ）及び図６（ａ）〜
（ｄ）は本発明の第３の実施例を説明するための工程順
に示した半導体チップの断面図である。

【００４５】まず、図５（ａ）に示すように、第１の実
施例と同様の工程により半導体基板１の表面に第１の電
極材料膜４までを形成する。

【００４６】次に、図５（ｂ）に示すように、第１の電
極材料膜４をパターニングして周辺回路用の素子形成領
域２１に第１のゲート電極４ａを形成し、メモリセル用
の素子形成領域２２にマスク層４ｂを形成する。次に、
第１のゲート電極４ａをマスクにして例えばリンなどの
Ｎ型不純物を３×１０¹³ｃｍ^-2程度のドーズ量でイオン
注入し、低濃度ソース・ドレイン領域５を形成し、同様
に第１のゲート電極４ａをマスクにして、低濃度ソース
・ドレイン領域５にイオン注入された元素よりも拡散係
数の小さい例えばヒ素などのＮ型不純物を３×１０¹⁵ｃ
ｍ^-2程度のドーズ量でイオン注入して高濃度ソース・ド
レイン領域７を形成する。

【００４７】次に、図５（ｃ）〜（ｆ）及び図６（ａ）
〜（ｄ）までを本発明の第１の実施例と同様の工程によ
り、メモリセル用の素子形成領域２２に第２のゲート電
極１３とセルソース・ドレイン領域１４を形成した後、
層間絶縁膜１５、コンタクト孔１６、金属配線１７を形
成する。

【００４８】この第３の実施例の特徴は周辺回路用トラ
ンジスタのソース・ドレイン構造で、低濃度ソース・ド
レイン領域５が高濃度ソース・ドレイン領域７を完全に
内包するＤＤＤ構造にしたところである。このようにす
れば、ＬＤＤ構造と同様にショートチャネル効果が抑制
されるだけでなく、サイドウォール絶縁膜も形成する必
要がなく工程数削減によるコスト低下を実現できる。

【００４９】図７（ａ）〜（ｅ）及び図８（ａ）〜
（ｄ）は本発明の第４の実施例を説明するための工程順
に示した半導体チップの断面図である。

【００５０】まず、図７（ａ）に示すように、第１の実
施例と同様の工程により、メモリセル用の素子形成領域
２２の第２のゲート絶縁膜９と周辺回路用の素子形成領
域２１の第２の絶縁膜８の表面に第２の電極材料膜１０
までを形成する。

【００５１】次に、図７（ｂ）に示すように、全面にＣ
ＶＤ法により多結晶シリコンからなる厚さ３００ｎｍの
第３の電極材料膜１２を形成した後に、続いて全面にＣ
ＶＤ法により二酸化シリコンからなる厚さ２５０ｎｍの
第３の絶縁膜１８を形成する。

【００５２】次に、図７（ｃ）に示すように、メモリセ
ル用の素子形成領域２２のコントロールゲート電極とな
る領域の第３の絶縁膜１８上に選択的にフォトレジスト
膜（図示せず）を設け、このフォトレジスト膜をマスク
にして第３の絶縁膜１８，第３の電極材料膜１２，第３
のエート絶縁膜１１，第２の電極材料膜１０をリアクテ
ィブイオンエッチング法により順次異方性エッチングし
て除去し、第２のゲート電極１３を形成し、フォトレジ
スト膜を除去する。

【００５３】次に、図７（ｄ）に示すように、第２のゲ
ート電極１３をマスクにしてメモリセル用の素子形成領
域２２にヒ素などのＮ型不純物を５×１０¹⁵ｃｍ^-2程度
のドーズ量でイオン注入して、セルソース・ドレイン領
域１４を形成する。

【００５４】次に、図７（ｅ）に示すように、ＣＶＤ法
により二酸化シリコンからなる厚さ２００ｎｍの第４の
絶縁膜１９を全面に形成する。

【００５５】次に、図８（ａ）に示すように、メモリセ
ル用の素子形成領域２２のソース・コンタクト領域とな
る第４の絶縁膜１９を選択的にエッチングして第２のゲ
ート電極１３を露出させ第１のコンタクト孔２０を形成
する。

【００５６】次に、図８（ｂ）に示すように、全面にス
パッタ法でタングステンシリサイドからなるソース配線
用の電極材料膜を形成した後、選択的に異方性エッチン
グし、メモリセル用の素子形成領域２２のソース配線２
３を形成する。

【００５７】次に、図８（ｃ）に示すように、ＣＶＤ法
によりＢＰＳＧからなる厚さ８００ｎｍの層間絶縁膜１
５を形成する。

【００５８】次に、図８（ｄ）に示すように、メモリセ
ル用の素子形成領域２２のドレイン部と周辺回路用の素
子形成領域２１に第２のコンタクト孔２４および金属配
線１７をそれぞれ形成する。

【００５９】この第４の実施例の特徴は、メモリセルト
ランジスタのソースコンタクトをセルフアラインコンタ
クト（ＳＡＣ）構造としたところである。周辺回路用ト
ランジスタを形成した後に第２の絶縁膜８で周辺回路用
の素子形成領域２１を覆い、そのあとからメモリセルト
ランジスタを形成するので、メモリセルトランジスタの
構造を変えても、周辺回路用トランジスタに何の変化も
生じない。

【００６０】この実施例の場合では、ＳＡＣ構造により
セルサイズを縮小することが可能となる。

【００６１】図９（ａ）〜（ｄ）は本発明の第５の実施
例を説明するための工程順に示した半導体チップの断面
図である。

【００６２】まず、図９（ａ）に示すように、第４の実
施例と同様の工程により半導体基板１の上に設けた周辺
回路用及びメモリセル用の素子形成領域２１，２２に第
２の電極材料膜１０を設けてパターニングするところま
でを形成した後、全面にＣＶＤ法で二酸化シリコン膜２
５を９ｎｍの厚さに堆積し、引き続きＣＶＤ法でジクロ
ルシランから形成する窒化シリコン膜２６を１０ｎｍの
厚さに堆積し、更にＣＶＤ法で二酸化シリコン膜２７を
９ｎｍの厚さに積層し、３層構造の第３のゲート絶縁膜
１１ａを形成する。次にＣＶＤ法で多結晶シリコンから
なる厚さ１５０ｎｍのリンなどのＮ型不純物を含んだ第
３の電極材料膜１２を形成した後に、スパッタ法により
タングテンシリサイドからなる厚さ１５０ｎｍの第４の
電極材料膜２８を形成して、更にＣＶＤ法により二酸化
シリコからなる厚さ２５０ｎｍの第３の絶縁膜１８を形
成する。

【００６３】次に、図９（ｂ）〜（ｄ）までは第４の実
施例と同様の工程により、メモリセル用の素子形成領域
２２に第２のゲート電極１３を形成し、セルソース・ド
レイン領域１４を形成し、第１のコンタクト孔２０，ソ
ース配線２３，層間絶縁膜１５，第２のコンタクト孔２
４，タングステン等のコンタクトプラグ２９，金属配線
１７のそれぞれを形成する。

【００６４】この第５の実施例の特徴は、第１に第３の
ゲート絶縁膜１１ａを二酸化シリコン膜２５と窒化シリ
コン膜２６と二酸化シリコン膜２７の３層構造とした点
である。これによりフローティングゲート電極中に電子
が注入されて書込まれたメモリトランジスタのコントロ
ールゲート電極に高電圧が印加された時、フローティン
グゲート電極からコントロールゲート電極へ電子が逃げ
にくくなり、電荷の保持特性が向上する。

【００６５】第２にメモリセルトランジスタのコントロ
ールゲート電極をポリサイドゲート構造としている点で
ある。これよりコントロールゲート電極を低抵抗化でき
るため、高速化が可能である。

【００６６】

【発明の効果】以上説明したように本発明は、メモリセ
ル用の素子形成領域をマスクして周辺回路用の素子形成
領域に周辺回路用トランジスタを形成した後に、この周
辺回路用の素子形成領域上のみを絶縁膜で覆い、メモリ
セル用の素子形成領域にメモリセルトランジスタを形成
することにより、以下の効果を有する。 （Ａ）メモリセルトランジスタのフローティング電極上
下のそれぞれのゲート絶縁膜と、周辺回路用トランジス
タのゲート絶縁膜とをそれぞれ所望の膜質及び膜厚で形
成できる。 （Ｂ）メモリセルトランジスタのフローティングゲート
電極及びコントロールゲート電極と、周辺回路用トラン
ジスタのゲート電極とをそれぞれ所望の構造、膜質及び
膜厚で形成できる。 （Ｃ）メモリセルトランジスタのゲート電極が１回のＰ
Ｒ及びエッチング工程で形成できる。 （Ｄ）メモリセルトランジスタのセルソース・ドレイン
領域と、周辺回路用トランジスタのソース・ドレイン領
域を互いに影響を与えずにそれぞれ所望の構造及び濃
度、形状に形成することができる。 （Ｅ）セルソース・ドレイン領域に不純物注入を行う
時、専用のＰＲ工程を不要にできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。

【図２】本発明の第１の実施例を説明するための工程順
に示した断面図。

【図３】本発明の第２の実施例を説明するための工程順
に示した断面図。

【図４】本発明の第２の実施例を説明するための工程順
に示した断面図。

【図５】本発明の第３の実施例を説明するための工程順
に示した断面図。

【図６】本発明の第３の実施例を説明するための工程順
に示した断面図。

【図７】本発明の第４の実施例を説明するための工程順
に示した断面図。

【図８】本発明の第４の実施例を説明するための工程順
に示した断面図。

【図９】本発明の第５の実施例を説明するための工程順
に示した断面図。

【図１０】従来の不揮発性半導体記憶装置の製造方法を
説明するための工程順に示した断面図。

【図１１】従来の不揮発性半導体記憶装置の製造方法を
説明するための工程順に示した断面図。

【符号の説明】

１ 半導体基板 ２ 素子分離絶縁膜 ３ 第１のゲート絶縁膜 ４ 第１の電極材料膜 ４ａ 第１のゲート電極 ４ｂ マスク層 ５ 低濃度ソース・ドレイン領域 ６ 第１の絶縁膜 ６ａ サイドウォール絶縁膜 ７ 高濃度ソース・ドレイン領域 ８ 第２の絶縁膜 ９ 第２のゲート絶縁膜 １０ 第２の電極材料膜 １０ａ フローティングゲート電極 １１，１１ａ 第３のゲート絶縁膜 １２ 第３の電極材料膜 １２ａ コントロールゲート電極 １３ 第２のゲート電極 １４ セルソース・ドレイン領域 １５ 層間絶縁膜 １６ コンタクト孔 １７ 金属配線 １８ 第３の絶縁膜 １９ 第４の絶縁膜 ２０ 第１のコンタクト孔 ２１ 周辺回路用の素子形成領域 ２２ メモリセル用の素子形成領域 ２３ ソース配線 ２４ 第２のコンタクト孔 ２５ 二酸化シリコン膜 ２６ 窒化シリコン膜 ２７ 二酸化シリコン膜 ２８ 第４の電極材料膜 ２９ コンタクトプラグ ３０，３１ パターニングマスク

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 （Ａ）一導電型半導体基板の表面に選択
   的に素子分離絶縁膜を設けて周辺回路用の第１の素子形
   成領域とメモリセル用の第２の素子形成領域とを区画
   し、前記第１及び第２の素子形成領域の表面に第１のゲ
   ート絶縁膜を形成する工程、 （Ｂ）前記第１のゲート絶縁膜を含む表面に第１の電極
   材料膜を堆積してパターニングし、前記第１の素子形成
   領域の第１のゲート電極及び前記第２の素子形成領域上
   をマスクするマスク層を形成する工程、 （Ｃ）前記第１のゲート電極及びマスク層をマスクとす
   る逆導電型不純物のイオン注入により前記第１のゲート
   電極に整合する逆導電型低濃度不純物拡散層及び前記第
   １のゲート電極の側面に設けたサイドウォール絶縁膜に
   整合する逆導電型高濃度不純物拡散層を前記半導体基板
   に設けてＬＤＤ構造のＭＯＳトランジスタを形成する工
   程、 （Ｄ）前記第１のゲート電極を含む第１の素子形成領域
   の表面を被覆する層間絶縁膜を選択的に形成して前記第
   ２の素子形成領域の前記マスク層及び第１のゲート絶縁
   膜を除去し、露出した前記第２の素子形成領域の表面に
   第２のゲート絶縁膜を形成する工程、 （Ｅ）前記第２の素子形成領域を含む表面に第２の電極
   材料膜，第３のゲート絶縁膜，第３の電極材料膜を順次
   堆積した後前記第３の電極材料膜，第３のゲート絶縁
   膜，第２の電極材料膜を選択的に順次異方性エッチング
   して前記第２の素子形成領域にフローティングゲート電
   極，第３のゲート絶縁膜，コントロールゲート電極の積
   層構造を有する第２のゲート電極を形成する工程、 （Ｆ）前記第２のゲート電極及び層間絶縁膜をマスクと
   して逆導電型不純物をイオン注入して前記第２のゲート
   電極に整合する逆導電型拡散層を設け前記第２の素子形
   成領域にメモリセルトランジスタを形成する工程、とを
   含むことを特徴とする不揮発性半導体記憶装置の製造方
   法。
2. 【請求項２】 （Ａ）一導電型半導体基板の表面に選択
   的に素子分離絶縁膜を設けて周辺回路用の第１の素子形
   成領域とメモリセル用の第２の素子形成領域とを区画
   し、前記第１及び第２の素子形成領域の表面に第１のゲ
   ート絶縁膜を形成する工程、 （Ｂ）前記第１のゲート絶縁膜を含む表面に第１の電極
   材料膜を堆積してパターニングし、前記第１の素子形成
   領域の第１のゲート電極及び前記第２の素子形成領域上
   をマスクするマスク層を形成する工程、 （Ｃ）前記第１のゲート電極及びマスク層をマスクとす
   る逆導電型不純物のイオン注入により前記第１のゲート
   電極に整合する逆導電型の深い低濃度不純物拡散層及び
   逆導電型の浅い高濃度不純物拡散層からなるＤＤＤ構造
   のＭＯＳトランジスタを形成する工程、 （Ｄ）前記第１のゲート電極を含む第１の素子形成領域
   の表面を被覆する層間絶縁膜を選択的に形成して前記第
   ２の素子形成領域の前記マスク層及び第１のゲート絶縁
   膜を除去し、露出した前記第２の素子形成領域の表面に
   第２のゲート絶縁膜を形成する工程、 （Ｅ）前記第２の素子形成領域を含む表面に第２の電極
   材料膜，第３のゲート絶縁膜，第３の電極材料膜を順次
   堆積した後前記第３の電極材料膜，第３のゲート絶縁
   膜，第２の電極財料膜を選択的に順次異方性エッチング
   して前記第２の素子形成領域にフローティングゲート電
   極，第３のゲート絶縁膜，コントロールゲート電極の積
   層構造を有する第２のゲート電極を形成する工程、 （Ｆ）前記第２のゲート電極及び層間絶縁膜をマスクと
   して逆導電型不純物を注入して前記第２のゲート電極に
   整合する逆導電型拡散層を設け前記第２の素子形成領域
   にメモリセルトランジスタを形成する工程、とを含むこ
   とを特徴とする不揮発性半導体記憶装置の製造方法。
3. 【請求項３】 第３のゲート絶縁膜が二酸化シリコン
   膜，窒化シリコン膜，リコン膜の３層構造からなる請求
   項１又は請求項２記載の不揮発性半導体記憶装方法。
4. 【請求項４】 コントロールゲート電極がポリサイド構
   造を有する請求項１，請求項２又は請求項３記載の不揮
   発性半導体記憶装置の製造方法。