KR100318148B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
불휘발성 메모리 셀에 데이터 기입속도 저하없이 주변회로 내의 MOSFET의 소스/드레인 영역의 전기 시트저항을 감소시킬 수 있는 반도체 장치를 제공한다. 이 장치는 동일 반도체 기판 상에 제공된 불휘발성 메모리 셀 및 주변회로로 구성된다. 불휘발성 메모리 셀은 제 1 도전형의 제 1 복수의 MOSFET로 형성된다. 주변회로는 제 1 도전형의 제 2 복수의 MOSFET를 포함한다. 제 1 복수의 MOSFET 각각은 데이터 저장을 위한 플로팅 게이트를 갖는 게이트 전극 및 실제적으로 실리사이드막을 전혀 갖지 않는 소스/드레인 영역을 구비한다. 제 2 복수의 MOSFET 각각은 실리사이드막 및 제 1 복수의 MOSFET 각각의 소스/드레인 영역보다 낮은 도핑농도를 갖는 소스/드레인 영역을 구비한다. 제 1 복수의 MOSFET의 소스/드레인 영역의 도핑농도는 1 x 1019atoms/cm3이상이며 제 2 복수의 MOSFET의 소스/드레인 영역의 도핑농도는 1 x 1019atoms/cm3이하인 것이 바람직하다.
Description
본 발명은 자기 정렬 실리사이드(self-aligned silicide : SALICIDE(이하, 살리사이드라 함)) 구조를 가진 반도체 장치 및 제조방법에 관한 것으로, 특히 반도체 기판 상에 금속-산화-반도체 전계 효과 트랜지스터(MOSFET)로 형성된 불휘발성 메모리 셀 및 MOSFET를 포함하는 주변회로를 구비한 반도체 장치로서, 메모리 셀의 MOSFET는 이들의 소스/드레인 영역에 실리사이드층을 전혀 갖지 않는 반면 주변회로의 MOSFET는 이들의 소스/드레인 영역에 실리사이드층을 갖는 반도체 장치 및 그 반도체 장치 제조방법에 관한 것이다.
종래에, 반도체 집적회로 장치에서 반도체 소자 및 구성요소의 소형화 및 집적화가 계속 진행되어 왔다.
최근에, 메모리 장치 및 논리 장치와 같이, 0.15 내지 0.25㎛만큼 작은 설계규칙에 따라 설계된 고집적화된 반도체 집적회로 장치(즉, LSI)가 제조되어 실제로 사용되었다. 이들 LSI는 MOSFET가 바이폴라 트랜지스터보다 쉽게 소형화되기 때문에 흔히 MOSFET를 사용하여 구성된다.
LSI에서 반도체 소자 및 구성요소의 가공 집적화에 따라, MOSFET에서 게이트 전극의 길이 및 소스/드레인의 폭을 감소시킬 필요가 있었다. 그러나, 게이트 길이 및 소스/드레인 폭의 감소는 이들의 전기 저항을 증가시키므로 LSI의 내부회로의 동작속도가 악화되는 문제가 발생한다.
이 문제를 해결하기 위해서 소형화된 MOSFET에서 단결정 실리콘(Si) 기판 내에 형성된 소스/드레인 영역 및 다결정질 Si(즉, 다결정실리콘)으로 만들어진 게이트 전극에 전기저항이 낮은 내화 실리사이드층이 널리 사용되었다. 내화 실리사이드층은 전형적으로 소스/드레인 영역의 표면영역 및 게이트 전극 상에 놓인다.
실리사이드층은 전형적으로 공지의 살리사이드 기술을 사용하여 형성된다. 구체적으로, 먼저, 티타늄(Ti) 막과 같은 내화 금속은 단결정 Si 소스/드레인 영역 및 다결정실리콘 게이트 전극과 접촉되게 형성된다. 이어서, 내화 금속막, 소스/드레인 영역, 및 게이트 전극을 열처리하여 내화 금속 및 Si 사이에 실리사이드화 반응이 야기되도록 한다. 이에 따라, 내화 실리사이드막은 소스/드레인 영역의 표면영역, 및 게이트 전극 각각에 형성된다. 마지막으로, 반응안된 내화 금속막은제거된다. 내화 실리사이드막은 어떤 마스크 막없이 자기정렬로 게이트 전극 및 분리 유전체에 형성되므로, 이 형성방법을 "자기-정렬 실리사이드" 기술 혹은 "살리사이드" 기술이라 한다. 또한, 이와 같이 하여 형성된 살리사이드막이 구비된 소스/드레인 영역 및 게이트 전극을 "살리사이드" 구조라 한다.
도 1a 내지 도 1k는 플러시 전기적으로 소거가능한 프로그래머블 판독전용 메모리(FEPROM)라 하는 플러시 불휘발성 반도체 메모리의 종래 제조방법을 도시한 것으로, 여기서 살리사이드 기술이 사용된다.
이 메모리 장치는 플로팅 게이트를 가지는 n-채널 MOSFET로 형성된 많은 불휘발성 메모리 셀 및 n- 및 p-채널 MOSFET로 형성된 주변회로로 구성된다. 그러므로, 주변회로는 상보성 MOS(CMOS) 구조를 갖는다. 주변회로는 판독동작 및 기입 혹은 재프로그래밍 동작과 같은 메모리 셀에 대한 제어동작을 제공하도록 동작한다. 메모리 셀은 메모리 셀 영역에서 매트릭스 형태로 배열된다. 주변회로의 n- 및 p-채널 MOSFET는 각각 주변 NMOS 및 PMOS영역 내에 배열된다.
그러나, 도 1a 내지 도 1k에서, 설명을 간단하게 하기 위해서 이하 메모리 셀에서 n-채널 MOSFET 중 2개의 인접한 것, 주변회로 내의 n-채널 MOSFET 중 하나, 주변회로에서 p-채널 MOSFET 중 하나를 설명한다.
먼저, 도 1a에 도시한 바와같이, 특정 깊이의 분리 유전체(102)는 공지의 국부산화 실리콘(LOCOS)에 의해 p- 혹은 n-형 단결정 Si 기판(101)의 주면에 선택적으로 형성하여 주변회로의 주변 NMOS 영역(151) 및 주변 PMOS 영역(152) 및 메모리 셀 영역(153)을 정한다.
다음에, 주변 NMOS 영역(151)을 덮지 않는 윈도우를 갖는 패턴닝된 포토레지스트막(103a)을 포토리소그래피 기술을 사용하여 형성한다. 이어서, 마스크로서 포토레지스트막(103a)를 사용하여, 보론(B)을 기판(10)에 선택적으로 이온주입하여, 도 1b에 도시한 바와 같이 주변 NMOS영역(151)에 p-형 웰(104)을 형성한다. 그후, 포토레지스트막(103a)을 제거한다.
p-형 웰(104)의 경우와 동일한 방식으로, n-형 웰(105)을 주변 PMOS 영역(152)에 형성하고 p-형 웰(106)은 도 1c에 도시한 바와 같이 메모리 셀 영역(153)에 형성된다.
실리콘 산화(SiO2)막(137)은 열산화공정에 의해서 도 1d에 도시한 바와 같이 기판(101)의 전체 주면 상에 형성된다. 이어서 화학기상증착(CVD) 공정에 의해서, 다결정실리콘막(138)(대략 150nm 두께)을 전 SiO2막(137) 상에 형성하고, 텅스텐 폴리사이드막(140)을 전체의 ONO막(139) 상에 형성한다. ONO막(139)은 3개의 적층된 막, 즉 SiO2서브막, 실리콘 질화(Si3N4) 서브막, 및 SiO2서브막으로 형성된다. 텅스텐 폴리사이드막(140)은 불순물이 도핑된 다결정실리콘 서브막 및 텅스텐 실리사이드 서브막의 복합막으로서, 상기 불순물은 전형적으로 인(P)이다.
그후, 게이트 전극을 위한 영역을 덮는 패턴으로 패턴된 포토레지스트막을 포토리소그래피 기술을 사용하여 형성한다. 이어서, 포토레지스트막을 마스크로서 사용하여, 다결정 실리콘막(138), ONO막(129), 및 텅스텐 폴리사이드막(140)이 연속적으로 패터닝되어, 도 1e에 도시한 바와같이, 메모리 셀 영역(153)에 배열되는n-채널 MOSFET를 위한 게이트 전극(111)을 형성한다. 게이트 전극(111)은 남게 된 다결정 실리콘막(138), ONO막(139), 및 텅스텐 폴리사이드막(140)의 조합에 의해 형성된다. 이 패터닝 공정에서, SiO2막(137)은 패턴되지 않는다.
다결정 실리콘막(도시 안됨)은 전체 SiO2막(137) 상에 형성되어 전체 기판(101)을 덮도록 하고, 이어서 다결정 실리콘막을 패터닝하여 주변 NMOS 및 PMOS 영역(151 및 152) 내에 n- 및 p-채널 MOSFET를 위한 게이트 전극을 형성하도록 한다. 패터닝 공정에서, SiO2막(137)은 패턴되지 않는다.
SiO2막(137)은 마스크로서 게이트 전극(111, 112)를 사용하여 선택적으로 에칭되어, 각각의 게이트 산화막(107, 108)을 형성한다. 이 단계의 상태를 도 1e에 시하였다.
이 단계에 이어서, SiO2막(도시 안됨)은 기판(101)의 덮혀있지 않은 주면 상에 형성되어 CVD 공정에 의해 게이트 전극(111, 112)를 덮도록 한다. SiO2막은 이때 비등방성 에칭공정에 의해서 에치백되어, 도 1f에 도시한 바와 같이, 게이트 전극(111, 112)의 각각의 일측에 측벽 스페이서(113)을 형성한다.
마스크로서 주변 PMOS 영역(152)을 덮고 있는 동안, 비소(As)와 같은 n-형 불순물을 P-형 웰(104, 106)에 선택적으로 이온 주입한다. 이에 따라, n-형 불순물은 게이트 전극(111, 112), 측벽 스페이서(113), 및 분리 절연체(102)에 자기정렬로 p-형 웰(104, 106)에 선택적으로 이온 주입된다.
p-형 웰(104 및 105)과 동일한 방식으로, 보론(B)와 같은 p-형 불순물은 마스크로서 주변 NMOS 영역(151) 및 메모리 셀 영역(153)을 덮고 있는 동안 n-형 웰(105)에 선택적으로 이온 주입된다. 이에 따라, p-형 불순물은 게이트 전극(111, 112), 측벽 스페이서(113), 및 분리 절연체(102)에 자기정렬로 n-형 웰(105)에 선택적으로 이온 주입된다.
800 내지 1000℃의 온도에서의 어닐링 공정 후, n-형 소스/드레인 영역(114)는 p-형 웰(104)에 형성되며, p-형 소스/드레인 영역(115)은 n-형 웰(104)에 형성되며, n-형 소스/드레인 영역(114)은 p-형 웰(106)에 형성된다. 이 단계의 상태를 도 1f에 도시하였다.
이어서, 도 1g에 도시한 바와 같이, 대략 50nm의 두께를 갖는 티타늄(Ti)막(116)은 기판(101)의 전체면에 걸쳐 형성된다. Ti막(116)을 갖는 기판(111)은 램프 어닐링 장치와 같은 열처리 장치를 사용하여, 600 내지 650℃에서 30초 내지 60초 동안 정규압력의 질소(N2) 분위기에서 열처리된다.
이에 따라, 질소원자는 Ti막(116)에 확산되어 도 1h에 도시한 바와 같이, 질소가 함유된 Ti막(119)을 형성한다. 이와 동시에, 단결정 Si 소스/드레인 영역(114, 115) 및 게이트 전극(112)는 질소가 함유된 Ti막(119)와 화학적으로 반응하여, 실리사이드화 반응에 기인하여 티타늄 실리사이드(TiSi2)막(117a, 117b)이 된다. TiSi2막(117a)은 소스/드레인 영역(114, 115)의 표면에 위치한다. TiSi2막(117b)은 게이트 전극(112)의 표면에 위치한다.
TiSi2막(117a, 117b)은 C49상을 갖는 것으로, 대략 60μΩ·cm의 비교적 높은 전기저항을 갖는다.
실리사이드화를 위한 이러한 열처리 공정후에, 반응안된 질소를 함유한 Ti막(119)은 암모니아(NH3) 수용액 및 과산화수소(H2O2) 수용액의 혼합물을 사용하여 습식에칭에 의해 제거된다. 이에 따라, TiSi2막(117a, 117b)은 도 1i에 도시한 바와 같이 기판(101) 상에 선택적으로 잔류하게 된다.
TiSi2막(117a, 117b)을 가진 기판(101)은 이어서 램프 어닐링 장치와 같은 열처리 장치를 사용하여, 대략 850℃에서 대략 60초 동안 정규압력의 질소(N2) 분위기에서 열처리된다. 이에 따라, C49상을 갖는 TiSi2막(117a, 117b)은 상전이(phase transition)에 기인하여 C54상을 갖도록 전환된다.
C54상을 갖는 TiSi2막(117a, 117b)은 대략 20μΩ·cm의 비교적 낮은 전기저항을 갖는다.
층간 유전체로서 작용하는 두꺼운 SiO2막(120)은 CVD 공정에 의해 기판(101)의 전체표면을 덮도록 형성된다. 이어서, SiO2막(120)의 표면은 도 1j에 도시한 바와 같이, 화학 기계식 연마(CMP)에 의해 평탄화된다.
이어서, 도 1k에 도시한 바와 같이, 소스/드레인 영역(114) 및 게이트 전극(111, 1120)에 대해 포토리소그래피 및 에칭 기술을 사용하여 SiO2막(120)을 관통하도록 비어홀(via hole)(123)이 형성된다. 금속 플러그(121)을 금속막의 선택 성장 공정으로 비어홀(123) 내에 채워 소스/드레인 영역(114, 115) 및 게이트 전극(111, 112)과 접촉하게 한다.
마지막으로, 알루미늄(Al)막(도시 안됨)을 SiO2막(120) 상에 형성하고, 패터닝하여 금속 플러그(121)와 접촉하게 배선라인(122)을 형성한다. 이에 따라, 소스/드레인 영역(114, 1150) 및 게이트 전극(111, 1120)가 배선라인(122)에 전기적으로 접속된다.
상기 기술된 공정 단계를 통해서, 종래의 플러시 불휘발성 반도체 메모리 장치가 완성된다.
도 1k에 도시한 바와 같이, 주변 NMOS 영역(151) 내에 위치한 실리사이드막(117a)을 갖는 n-형 소스/드레인 영역(114), 게이트 산화막(107), 실리사이드막(117b)을 갖는 게이트 전극, 및 측벽 스페이서(113)는 주변회로의 n-채널 MOSFET(161)을 구성한다. 주변 PMOS 영역(152) 내에 위치한 실리사이드막(117a)을 갖는 소스/드레인 영역(115), 게이트 산화막(107), 실리사이드막(117b)를 갖는 게이트 전극(112), 및 측벽 스페이서(113)는 주변회로의 p-채널 MOSFET(152)를 구성한다. 메모리 셀 영역(153) 내에 위치한 실리사이드막(117a)을 갖는 n-형 소스/드레인 영역(114), 게이트 산화막(107), 게이트 전극(112), 및 측벽 스페이서(113)는 메모리 셀 어레이의 n-채널 MOSFET(163)를 구성한다.
도 1a 내지 도 1k에 도시한 플러시 불휘발성 반도체 메모리 장치의 종래의제조 방법으로, 주변 NMOS 및 PMOS 영역(151, 152) 내에 MOSFET의 내화 실리사이드막(117a, 117b)을 얇게 하면서 메모리 장치의 성능을 개선함에 있어 다음의 문제가 있다.
구체적으로, 메모리 셀 영역(153) 내의 MOSFET의 플로팅 게이트(108)로부터 소스/드레인 영역(114)으로 전자를 인출해 낼 때, 전자 인출속도를 가능한 한 크게 할 필요가 있다. 이러한 관점으로부터, 소스/드레인 영역(114)의 도핑 농도를 가능한 한 크게 설정하는 것이 바람직하다. 그러나, 이 경우, 소스/드레인 영역(114)에 대한 n-형 불순물로서 비소(As)가 사용된다면 내화 금속을 만들기 어렵게 되는 문제가 있다. 이것은 영역(114)에 도핑된 비소 불순물에 의해 실리사이드화 반응이 억제되고, 결국 질소화 반응이 실리사이드화 반응보다 우세하게 되기 때문이다.
이 문제를 해결하는 2가지 해결책이 있다. 해결책 중 제 1 해결책은 소스/드레인 영역(114)의 도핑(즉, As) 농도를 감소시키는 것이다. 다른 제 2 해결책은 Ti막(116)의 두께를 증가시켜, 질소화 반응과 실리사이드화 반응간 경합 혹은 상충을 억제하는 것이다.
그러나, 1996년 11월, IEEE 전자장치 레터, Vol. 17, No. 11, 525-527페이지, 탕 등이 쓴 기사에 개시된 제 1 해결책에선 파울러-노드하임 터널링 전류가 작아진다. 이것은 플로팅 게이트(108)로부터 전자 인출속도를 낮추므로 메모리 장치의 동작속도를 지연시킨다.
제 2 해결책으론, TiSi2막(117a, 117b)은 Ti 막(116)의 두께 증가에 따라 더 두껍게 된다. 그러므로, 장치 소형화 경향에 기인하여 발생하는 소스/드레인 영역(114, 115)의 얕은 p-n 접합은 TiSi2막(117a, 117b)에 접근하므로 전류누설이 증가하게 된다. 이것은 Ti막(116)의 두께 증가는 TiSi2막(117a, 117b)의 두께 감소 요건에 반대됨을 의미한다. 따라서, 제 2 해결책은 이 목적에 채택될 수 없다.
따라서, 본 발명의 목적은 불휘발성 메모리 셀에서 데이터 기입 속도가 악화됨이 없이 주변회로 내의 MOSFET의 소스/드레인 영역의 전기 시트저항을 감소시킬 수 있는 반도체 장치 및 이 장치의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 소형화 및 성능개선에 대처하는 반도체 장치 및 이 장치의 제조방법을 제공하는 것이다.
상기 목적은 구체적으로 언급하지 않은 다른 목적과 더불어 다음의 설명으로부터 이 분야에 숙련된 자들에게 명백하게 될 것이다.
도 1a 내지 도 1k 각각은 플러시 불휘발성 반도체 메모리 장치의 종래의 제조방법을 도시한 부분 단면도.
도 2a 내지 도 2k 각각은 본 발명의 제 1 실시예에 따른 플러시 불휘발성 반도체 메모리 장치의 제조방법을 도시한 부분 단면도.
도 3a 내지 도 3k 각각은 본 발명의 제 2 실시예에 따른 플러시 불휘발성 반도체 메모리 장치의 제조방법을 도시한 부분 단면도.
도 4는 실리사이드막의 시트 저항과 주입된 As 이온의 도즈간 관계를 도시한 그래프.
도 5는 Ti막이 50nm의 두께를 가질 때, 실리사이드막의 시트저항과 실리사이드막의 폭간 관계를 도시한 그래프.
도 6은 Ti막이 20nm의 두께를 가질 때, 실리사이드막의 시트저항과 실리사이드막의 폭간 관계를 도시한 그래프.
도 7은 Ti막이 20nm의 두께를 가질 때, 실리사이드막의 시트저항과 Ti막의 두께간 관계를 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : Si 기판 2 : 분리 유전체
4, 6 : p-형 웰 5 : n-형 웰
7, 8 : 게이트 산화막 11, 12 : 게이트 전극
13 : 측벽 스페이서 14a, 14b : 소스/드레인 영역
16, 78 : Ti막 17a, 17b : 티타늄 실리사이드막
21 : 금속 플러그 20, 37 : SiO2막
23 : 비어홀 38 : 다결정실리콘막
39 : ONO막 40 : 텅스텐 폴리사이드막
51 : 주변 NMOS 영역 52 : 주변 PMOS 영역
53 : 메모리 셀 영역
본 발명의 제 1 특징에 따라, 동일 반도체 기판 상에 제공된 불휘발성 메모리 셀 및 주변회로로 구성된 반도체 장치가 제공된다.
불휘발성 메모리 셀은 제 1 도전형의 제 1 복수의 MOSFET으로 형성된다. 주변회로는 제 1 도전형의 제 2 복수의 MOSFET를 포함한다.
제 1 복수의 MOSFET 각각은 데이터 저장을 위한 플로팅 게이트를 갖는 게이트 전극 및 실제로 실리사이드막이 전혀 없는 소스/드레인 영역을 구비하고 있다.
제 2 복수의 MOSFET 각각은 실리사이드막 및 상기 제 1 복수의 MOSFET 각각의 소스/드레인 영역보다 낮는 도핑 농도를 갖는 소스/드레인 영역을 구비하고 있다.
본 발명의 제 1 특징에 따른 반도체 장치에서, 주변회로 내의 제 2 도전형의 제 2 복수의 MOSFET 각각은 불휘발성 메모리 셀의 제 2 복수의 MOSFET의 소스/드레인 영역보다 낮은 도핑농도를 갖는 소스/드레인 영역을 갖는다. 그러므로, 플로팅 게이트로부터 불휘발성 메모리 셀 내의 제 1 복수의 MOSFET의 소스/드레인 영역으로 전자 인출속도를 높이기 위해서(즉, 메모리 셀 액세스 속도), 제 1 복수의 MOSFET의 소스/드레인 영역의 도핑농도를 필요할 때 증가시킬 수 있다.
한편, 주변회로 내의 제 2 복수의 MOSFET의 소스/드레인 영역의 도핑농도는 메모리 셀의 제 1 복수의 MOSFET의 소스/드레인 영역보다 낮기 때문에, 제 2 복수의 MOSFET의 소스/드레인 영역의 전기 시트저항은 제 1 복수의 MOSFET의 소스/드레인 영역보다 높다. 그러나, 메모리 셀 내의 제 1 복수의 MOSFET의 소스/드레인 영역이 실제로 실리사이드막을 전혀 갖지 않는 반면 주변회로 내의 제 2 복수의 MOSFET의 소스/드레인 영역은 실리사이드막을 갖는다. 그러므로, 제 2 복수의 MOSFET의 소스/드레인 영역의 시트저항은 제 1 복수의 MOSFET의 시트저항과 쉽게 같아진다.
따라서, 주변회로 내의 제 2 복수의 MOSFET의 소스/드레인 영역의 전기 시트저항은 메모리 셀의 데이터 기입속도의 저하 없이 메모리 셀 내의 제 1 복수의MOSFET의 소스/드레인 영역의 소망하는 낮은 전기 시트저항으로 감소될 수 있다.
이것은 이러한 류의 반도체 장치의 소형화 및 성능개선이 실현될 수 있음을 의미한다.
본 발명의 제 1 특징에 따른 장치의 바람직한 실시예에서, 주변회로 내의 제 2 복수의 MOSFET 각각은 살리사이드 구조를 갖는다.
본 발명의 제 1 특징에 따른 또 다른 바람직한 장치의 실시예에서, 메모리 셀 내의 제 1 복수의 MOSFET의 소스/드레인 영역의 도핑농도는 1 x 1019atoms/cm3혹은 그 이상이며, 상기 주변회로 내의 상기 제 2 복수의 MOSFET의 소스/드레인 영역의 도핑농도는 1 x 1019atoms/cm3이하이다.
본 발명의 제 1 특징에 따른 장치의 또 다른 바람직한 실시예에서, 상기 주변회로는 상기 제 1 도전형에 반대되는 제 2 도전형의 제 3 복수의 MOSFET를 포함하여 CMOS 구조를 형성한다. 상기 제 3 복수의 MOSFET 각각은 실리사이드막 및 상기 제 1 복수의 MOSFET 각각의 상기 소스/드레인 영역보다 낮는 도핑농도를 갖는 소스/드레인 영역을 구비한다.
이 실시예에서, 상기 주변회로 내의 상기 제 3 복수의 MOSFET 각각은 살리사이드 구조를 갖는 것이 바람직하다. 또한, 상기 제 3 복수의 MOSFET의 상기 소스/드레인 영역의 도핑농도는 1 x 1019atoms/cm3보다 낮다.
본 발명의 제 2 특징에 따라서, 반도체 장치 제조방법이 제공되며, 이 방법은 다음 단계(a) 내지 (g)로 구성된다.
단계 (a)에서, 불휘발성 메모리 셀이 제공되는 메모리 셀 영역 및 주변회로가 제공되는 주변회로는 단결정 Si 기판 상에 정의된다.
단계 (b)에서, 상기 불휘발성 메모리 셀의 제 1 복수의 MOSFET의 게이트 전극은 메모리 셀 영역 내의 게이트 절연막을 통해 형성되며, 상기 주변회로를 위한 제 2 복수의 MOSFET는 상기 주변회로 영역 내의 게이트 절연막을 통해 형성된다.
상기 제 1 복수의 MOSFET의 게이트 전극은 데이터 저장을 위한 플로팅 게이트를 구비하고 있다.
단계 (c)에서, 유전체 측벽 스페이서는 메모리 셀 영역 내의 제 1 복수의 MOSFET의 게이트 전극 및 상기 주변회로 내의 상기 제 2 복수의 MOSFET의 게이트 전극의 각각의 일측에서 기판 상에 형성된다.
단계 (d)에서, 제 1 불순물은 마스크로서 상기 제 1 및 제 2 복수의 MOSFET의 측벽 스페이서 및 게이트 전극을 사용하여 상기 메모리 셀 영역 내의 제 1 복수의 MOSFET의 소스/드레인 영역 및 상기 주변회로 내의 제 2 복수의 MOSFET의 소스/드레인 영역을 형성하도록 상기 기판에 선택적으로 이온 주입된다.
상기 제 2 복수의 MOSFET의 소스/드레인 영역은 제 1 복수의 MOSFET의 소스/드레인 영역보다 도핑농도가 낮다.
단계 (e)에서, 제 1 내화 금속막은 상기 제 1 및 제 2 복수의 MOSFET를 덮도록 형성된다.
단계 (f)에서, 실리사이드막은 제 1 내화 금속막과 제 2 복수의 MOSFET의 소스/드레인 영역과의 실리사이드화 반응에 의해 상기 제 2 복수의 MOSFET의 소스/드레인 영역 상에 형성된다.
실제적으로, 단계 (f)에서 제 1 복수의 MOSFET의 소스/드레인 영역 상에 실리사이드막이 전혀 형성되지 않는다.
단계 (g)에서, 반응하지 않은 내화 금속막이 제거된다.
본 발명의 제 2 특징에 따라서 반도체 장치의 제조방법으로, 명백히 알 수 있는 바와 같이, 본 발명의 제 1 특징에 따른 반도체 장치가 제조된다.
본 발명의 제 2 특징에 따른 방법의 바람직한 실시예에서, 주변회로 내의 제 1 복수의 MOSFET 각각은 살리사이드 구조를 갖는다.
본 발명의 제 2 특징에 따른 방법의 또 다른 바람직한 실시예에서, 메모리 셀 내의 제 1 복수의 MOSFET의 소스/드레인 영역의 도핑농도는 1 x 1019atoms/cm3혹은 그 이상이며, 상기 주변회로 내의 상기 제 2 복수의 MOSFET의 소스/드레인 영역의 도핑농도는 1 x 1019atoms/cm3이하이다.
본 발명에 따른 방법의 또 다른 바람직한 실시예에서, 주변회로는 상기 제 1 도전형에 반대되는 제 2 도전형의 제 3 복수의 MOSFET를 포함하여 CMOS 구조를 형성한다. 상기 제 3 복수의 MOSFET 각각은 실리사이드막 및 상기 제 1 복수의 MOSFET 각각의 상기 소스/드레인 영역보다 낮은 도핑농도를 갖는 소스/드레인 영역을 구비한다.
이 실시예에서, 상기 주변회로 내의 상기 제 3 복수의 MOSFET 각각은 살리사이드 구조를 갖는 것이 바람직하다. 또한, 상기 제 3 복수의 MOSFET의 상기 소스/드레인 영역의 도핑농도는 1 x 1019atoms/cm3보다 낮다.
본 발명의 제 2 특징에 따른 방법의 또 다른 바람직한 실시예에서, 제 1 불순물은 5 x 1015atoms/cm3이상의 도즈로 메모리 셀 영역에 그리고 단계 (d)에서 3 x 1015atoms/cm3보다 낮은 도즈로 주변회로 영역에 이온 주입된다.
본 발명의 제 2 특징에 따른 방법의 또 다른 바람직한 실시예에서, 단계 (e)에서 형성된 제 1 내화 금속막은 30nm 이하의 두께를 갖는다.
본 발명의 제 2 특징에 따른 방법의 또 다른 바람직한 실시예에서, 제 2 내화 금속막은 단계 (e)에서 제 1 내화 금속막 상에 형성된다.
이 실시예에서, 제 2 내화 금속막은 제 1 내화 금속막과 대략 동일한 두께인 것이 바람직하다.
본 발명의 제 2 특징에 따른 방법의 또 다른 바람직한 실시예에서, 주변회로 영역 내의 제 2 복수의 MOSFET의 게이트 전극은 이들의 상부에 실리사이드막을 갖는다.
본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 이하 상세히 기술한다.
제 1 실시예
본 발명의 제 1 실시예에 따라 플러시 EEPROM이라 하는 플러시 불휘발성 반도체 메모리 장치는 다음 방법으로 제조되며, 이것을 도 2a 내지 도 2k를 참조하여 설명한다.
도 1a 내지 도 1k에 도시한 종래의 반도체 메모리 장치와 같이, 이 메모리 장치는 플로팅 게이트를 가진 p-채널 MOSFET로 형성된 많은 불휘발성 메모리 셀 및 CMOS 구조의 n- 및 p-채널 MOSFET로 형성된 주변회로로 구성된다. 주변회로는 판독 동작 및 기입 혹은 재프로그래밍 동작과 같은 메모리 셀에 대한 제어동작을 제공하도록 동작한다. 메모리 셀은 메모리 셀 영역 내에 매트릭스 어레이로 배열된다. 주변회로의 n- 및 p-채널 MOSFET는 각각 주변 NMOS 및 PMOS 영역 내에 배열된다.
그러나, 도 2a 내지 도 2k에서, 설명을 간단하게 하기 위해서 메모리 셀 내의 n-채널 MOSFET의 두 개의 인접한 것, 주변회로 내의 n-채널 MOSFET 중 하나, 주변회로 내의 p-채널 MOSFET 중 하나를 이하 설명한다.
먼저, 도 2a에 도시한 바와 같이, 특정 깊이를 갖는 분리 유전체(2)는 공지된 LOCOS공정에 의해 p- 혹은 n-형 단결정 Si 기판(1)의 주면 상에 선택적으로 형성되어, 주변회로의 주변 NMOS 영역(51) 및 주변 PMOS 영역(52) 및 메모리 셀 영역(53)을 정한다.
다음에, 주변 NMOS 영역(51)을 덮지 않는 윈도우를 갖는 패터닝된 포토레지스트막(3a)은 포토리소그래피 기술을 사용하여 형성된다. 이어서, 포토레지스트막(3a)을 마스크로서 사용하여, 보론(B)은 기판(101)에 선택적으로 이온주입되어, 도 2b에 도시한 바와 같이 주변 NMOS 영역(51) 내에 p-형 웰(4)을 형성한다. 그후, 포토레지스트막(3a)은 제거된다.
p-형 웰(4)의 경우와 동일한 방법으로, n-형 웰(5)은 도 2c에 도시한 바와주변 PMOS 영역(52)에 형성되며, p-형 웰(6)은 메모리 셀 영역(53)에 형성된다.
SiO2막(37)은 도 2d에 도시한 바와 같이 열산화 공정에 의해 기판(1)의 전체 주면 상에 형성된다. 이어서 CVD 공정에 의해, 다결정 실리콘막(38)(두께는 대략 150nm)은 전체의 SiO2막(37) 상에 형성되며, ONO막(39)은 전체의 다결정 실리콘막(38) 상에 형성되며, 텅스텐 폴리사이드막(40)은 전체의 ONO막(39) 상에 형성된다. ONO막(29)은 3개의 적층된 막, 즉 SiO2서브막, Si3N4서브막, SiO2서브막에 의해 형성된다. 텅스텐 폴리사이드막(40)은 불순물이 도핑된 다결정실리콘 서브막 및 텅스텐 실리사이드 서브막의 복합막이며, 여기서 불순물은 전형적으로 인(P)이다.
그후, 게이트 전극을 위한 영역을 덮는 패턴을 갖도록 패터닝된 포토레지스트막(3b)은 포토리소그래피 기술을 사용하여 형성된다. 이어서, 마스크로서 포토레지스막(3b)을 사용하여, 다결정실리콘막(38), ONO막(39), 및 텅스텐 폴리사이드막(40)은 연속하여 패터닝되어, 도 2e에 도시한 바와 같이 메모리 셀 영역(53)에 배열된 n-채널 MOSFET를 위한 게이트 전극(11)을 형성한다. 게이트 전극(11)은 남게 된 다결정 실리콘막(38), ONO막(39), 및 텅스텐 폴리사이드막(40)의 조합으로 형성된다. 이 패터닝 공정에서, SiO2막(37)은 패터닝되지 않는다.
다결정 실리콘막(도시 안됨)은 기판(1) 전체를 덮기 위해서 SiO2막(37) 전체 위에 형성되고, 이어서 다결정실리콘막을 패터닝하여 주변 NMOS 및 PMOS 영역(51,52) 내에 n- 및 p- 채널 MOSFET를 위한 게이트 전극(12)을 형성한다. 이 패터닝 공정에서, SiO2막(37)은 패터닝되지 않는다.
SiO2막(37)은 마스크로서 게이트전극(11, 12)을 사용하여 선택적으로 에칭되어, 각각의 게이트 산화막(7, 8)을 형성한다. 이 단계의 상태를 도 2e에 도시하였다.
도 2a 내지 도 2e의 상기 공정은 도 1a 내지 도 1e에 도시한 종래의 방법과 동일하다.
이 단계에 이어서, SiO2막(도시 안됨)은 게이트 전극(11, 12)을 CVD공정으로 덮기 위해서 기판(1)의 덮히지 않은 주면 상에 형성된다. SiO2막은 이어서 비등방성 에칭공정에 의해 에치백되어, 도 2f에 도시한 바와 같이 게이트 전극(11,12)의 각각의 일측에 측벽 스페이서(13)를 형성한다.
n-형 불순물로서 비소(As)는 주변 PMOS 영역(52) 및 메모리 셀 영역(53)을 마스크로 덮고 있는 동안 p-형 웰(4)에 선택적으로 이온주입된다. 이에 따라, As 불순물은 게이트 전극(12), 측벽 스페이서(13), 절연전극(2)에 자기정렬로 p-형 웰(4)에 선택적으로 이온 주입된다.
마찬가지로, 비소(As)는 마스크에 의해 주변 NMOS 영역(51) 및 메모리 셀 영역(53)을 덮고 있는 동안 p-형 웰(6)에 선택적으로 이온 주입된다. 이에 따라, As 불순물은 게이트 전극(11), 측벽 스페이서(13), 절연전극(2)에 자기정렬로 p-형 웰(6)에 선택적으로 이온 주입된다.
p-형 웰(4, 6)과 동일한 방식으로, p-형 불순물로서 보론(B)은 마스크에 의해 주변 NMOS 영역(51) 및 메모리 셀 영역(53)을 덮고 있는 동안 n-형 웰(5)에 선택적으로 이온 주입된다. 이에 따라, B 불순물은 게이트 전극(12), 측벽 스페이서(13), 절연전극(2)에 자기정렬로 n-형 웰(5)에 선택적으로 이온 주입된다.
대략 900℃의 온도에서 As 및 B가 이온 주입된 기판(1)의 어닐링 공정 후에, n형 소스/드레인 영역(14a)은 p-형 웰(4) 내에서 As이 주입된 영역에 의해 형성되며, p-형 소스/드레인 영역(15)는 n-형 웰(5) 내에 B 주입된 영역에 의해서 형성되며, n-형 소스/드레인 영역(14b)는 p-형 웰(6) 내에 As가 주입된 영역에 의해서 형성된다. 이 단계의 상태를 도 2f에 도시하였다.
As의 상기 2개의 이온주입 단계에서, 도즈는 메모리 셀 영역(53) 내의 p-형 웰(6)에 대해 대략 8 x 1015atoms/cm3의 높은 값으로서 설정되며, 주변 NMOS 영역(51) 내의 p-형 웰(4)에 대해선 도즈를 대략 1 x 1015atoms/cm3의 낮은 값으로 설정된다. 이 도즈 설정은 다음 이유에 기인한다.
도 4는 단결정 Si 기판의 As가 주입된 영역의 실리사이드화 후의 시트저항과 주입된 As 이온의 도즈간 관계를 도시한 것으로, 실리사이드막의 선폭은 0.2μm 및 10μm로서 설정된다.
도 4로부터 시트저항은 도즈가 낮을 때 10Ω/ 만큼 낮으며 시트저항은 도즈가 대략 5 x 1015atoms/cm3로 높아질 때 대략 90Ω/ 으로 극적으로 증가함을 알 수 있다. 대략 90Ω/ 로 높은 시트저항은 어떠한 실리사이드막도 없어 As가 주입된Si 영역과 거의 동일하다. 이 현상은 As의 도즈가 대략 5 x 1015atoms/cm3과 같다면 내화 실리사이드막 형성이 어렵게 되고, As의 도즈가 대략 7 x 1015atoms/cm3이상으로 되면 실제적으로 어떠한 내화 실리사이드막도 형성되지 않는다는 사실에 기인한 것으로 본다.
그러므로, As의 도즈가 대략 5 x 1015atoms/cm3이면, 내화 실리사이드막이 실리사이드화 반응에 기인하여 형성되나, As의 도즈가 대략 5 x 1015atoms/cm3이상이면, 내화 실리사이드막이 형성되지 않거나 어렵게 됨을 알 수 있다. 즉, 내화 실리사이드막의 형성은 대략 5 x 1015atoms/cm3의 임계값을 고려하여 As의 도즈값을 설정함으로써 제어될 수 있다.
주변 NMOS 영역(51)의 p-형 웰(4) 내에 소망하는 내화 실리사이드막이 확실하게 형성되도록, 대략 5 x 1015atoms/cm3의 임계값보다 충분히 낮은 값, 예를 들면 대략 3 x 1015atoms/cm3이하의 값으로서 설정되는 것이 좋다.
메모리 셀 영역(53) 내의 웰(6)에 대한 도즈가 대략 5 x 1015atoms/cm3이상으로 설정되면, As가 주입된 영역의 도핑 농도는 1 x 1015atoms/cm3이상이 될 것이다. 주변 NMOS 영역(51) 내의 웰(4)의 도즈가 5 x 1015atoms/cm3보다 낮게 설정되면, As가 주입된 영역의 As의 도핑 농도는 1 x 1015atoms/cm3이하로 될 것이다.
이어서, 도 2g에 도시한 바와 같이, 티타늄(Ti)막(16)은 스퍼터링 공정에 의해서 기판(1)의 전체면에 걸쳐 형성된다. Ti막(16)을 가진 기판(1)은 램프 어닐링 장치를 사용하여 700℃의 온도에서 30초 동안 33mTorr로 감압된 질소(N2) 분위기에서 열처리된다.
이에 따라, 질소원자는 Ti막(16)으로 확산되어 도 2h에 도시한 바와 같이, 질소가 함유된 Ti막(19)을 형성한다. 이와 동시에, 단결정 Si 소스/드레인 영역(14a, 15) 및 게이트 전극(12)은 질소가 함유된 Ti막(19)과 화학적으로 반응하여, 실리사이드화 반응에 기인하여 티타늄 실리사이드(TiSi2)(17a, 17b)가 된다. TiSi2막(17a)은 주변 NMOS 및 PMOS 영역(51, 52) 내의 소스/드레인 영역(14a 및 15)의 표면에 위치한다. TiSi2막(17b)은 주변 NMOS 및 PMOS 영역(51, 52) 내의 게이트 전극(12)의 표면에 위치한다.
As의 높은 도즈 및 높은 도핑 농도 때문에, 실리사이드화 반응은 메모리 셀 영역(53)에서 소스/드레인 영역(14b)에서 억제된다. 그러므로, 실제로, 어떠한 TiSi2막도 이들 소스/드레인 영역(14b)에서 형성되지 않는다.
TiSi2막(17b, 17b)는 비교적 높은 전기저항을 갖는 C49상을 갖는다.
실리사이드화를 위한 상기 어닐링 공정은 33mTorr의 감압된 질소(N2) 분위기에서 수행되기 때문에, Ti막(16)으로서 N 확산은 질소화 반응에 의해 나타난 것으로서 분위기로부터 N의 공급속도 감소에 기인하여 억제된다. 결국, Ti막 내에 N의 확산길이는 짧게 된다. 이것은 Ti막(16)의 질소화 반응이 억제되고 동시에, Ti막(16)과 Si 기판(1)의 접촉영역과의 실리사이드화 반응은 Ti막(16)의 두께가 장치 소형화에 따라 감소될지라도 확실하게 됨을 의미한다.
상기 설명으로부터 알 수 있듯이, 실리사이드화를 위한 상기 어닐링 공정은 감소된 압력의 N2분위기에서 수행되는 것이 바람직하다. N2분위기의 바람직한 압력은 100mTorr 이하이며, 더욱 바람직한 압력은 50mTorr 이하이다.
Ti막(16)은 20nm의 작은 두께를 가지며 실리사이드화를 위한 어닐링 공정은 N2분위기에서 수행되기 때문에, 이에 따라 형성된 TiSi2막은 소망하는 두께를 갖는다. 동시에, Ti 막(16)으로 Si확산은 SiO2측벽 스페이서(13) 및 SiO2분리 유전체(2) 상에선 억제되므로, 스페이서(13) 및 유전체(2) 상에서 TiSi2의 과도성장 현상발생은 효과적으로 방지된다.
실리사이드화 반응은 Si 기판(1)의 대응하는 영역으로 질소를 함유하는 Ti막(19)의 침투하는 행동에 의해 가속화됨이 알려져 있다. 이러한 실리사이드 공정 동안, 질소가 함유된 Ti막(19)은 측벽 스페이서(13) 및 분리 유전체(2)와 같은 주변물질에 의해 기구적으로 지지된다. 그러므로, 질소가 함유된 Ti막(19)이 비교적 작은 폭을 갖는다면, 막(19)의 침투행동은 주변물질에 의해 방지되어 결국 실리사이드화 반응 자체가 억제된다.
실리사이드화 반응에 대한 억제효과를 제거하거나 완화시키기 위해서, 질소가 함유된 Ti막(19) 혹은 Ti막(16)의 두께 감소(예를 들면, 대략 10nm 이하)가 유효하다.
도 5는 두꺼운 TiSi2막(50nm의 두께)의 시트저항과 TiSi2막의 폭간 관계를 도시한 것이다. 도 6은 얇은 TiSi2막(20nm의 두께)의 시트저항과 TiSi2막의 폭 사이의 관계를 도시한 것이다.
도 5로부터, 두꺼운 TiSi2막(50nm의 두께)의 시트저항은 As의 도즈가 높다면 TiSi2막의 폭에 따라 변함을 알 수 있다. 도 6으로부터, TiSi2막(20nm의 두께)의 시트저항은 As의 도즈가 높아도 TiSi2막의 폭에 관계없이 대략 일정함을 알 수 있다.
도 7은 시트저항 차(Rs-R0)와 TiSi2막의 두께간 관계를 도시한 것으로, 여기서 Rs는 0.2μm 혹은 0.5μm의 폭을 갖는 TiSi2막의 시트저항이며, R0는 이를테면 1.0μm 이상으로 충분히 큰 폭을 갖는 TiSi2막의 시트저항이다.
도 7로부터 TiSi2막의 시트저항 변화는 TiSi2막의 두께가 30nm이하로 설정된다면 억제될 수 있음을 알 수 있다.
실리사이드화를 위한 상기 기술된 열처리 혹은 어닐링 공정 후에, 반응안된 질소가 함유된 Ti막(19)은 NH3및 H2O2의 수용액 혼합물을 사용하여 습식 에칭에 의해 제거된다. 따라서, TiSi2막(17a, 17b)는 도 2i에 도시한 바와 같이, 기판(1) 상에 선택적으로 남게 된다.
TiSi2막(17a, 17b)를 갖는 기판(1)은 이어서 램프 어닐링 장치를 사용하여, 대략 800℃ 온도에서 대략 10초 동안 정규압력의 아르곤(Ar) 분위기에서 또 다른 열처리된다. 따라서, C49상을 갖는 TiSi2막(17a, 17b)은 상전이에 기인하여 비교적 낮은 전기저항을 갖는 C54상을 갖도록 전환된다.
이 열처리는 N2분위기가 아닌 Ar분위기에서 수행되기 때문에, N2분위기에서의 열처리의 경우와 비교하여 상전이 온도는 낮게 되는 부가적인 잇점이 있어, 열처리에 기인한 MOSFET의 성능 혹은 특성 저하를 억제한다.
층간 유전층으로서 작용하는 두꺼운 SiO2막(20)은 CVD 공정에 의해 기판(1)의 전체 표면에 걸쳐 형성된다. 이어서, SiO2막(20)의 표면은 도 2j에 도시한 바와 같이, CMP공정에 의해 평탄화된다.
이어서, 도 2k에 도시한 바와 같이, 소스/드레인 영역(14a, 14b) 및 게이트 전극(11, 12)에 대해 포토리소그래피 및 에칭 기술을 사용하여 SiO2막(20)을 관통하도록 비어홀(23)이 형성된다. 금속 플러그(21)를 금속막의 선택 성장 공정으로 비어홀(23) 내에 채워 소스/드레인 영역(14a, 14b) 및 게이트 전극(11, 12)과 접촉하게 한다.
마지막으로, 알루미늄(Al)막(도시 안됨)을 SiO2막(20) 상에 형성하고, 패터닝하여 금속 플러그(21)와 접촉하게 배선라인(22)을 형성한다. 이에 따라, 소스/드레인 영역(14a, 14b) 및 게이트 전극(11, 12)가 배선라인(22)에 전기적으로 접속된다.
상기 기술된 공정 단계를 통해서, 제 1 실시예에 따른 플러시 불휘발성 반도체 메모리 장치가 완성된다.
도 2k에 도시한 바와 같이, 주변 NMOS 영역(51) 내에 위치한 실리사이드막(17a)을 갖는 n-형 소스/드레인 영역(14a), 게이트 산화막(12), 실리사이드막(17b)을 갖는 게이트 전극(12), 및 측벽 산화막(13)은 주변회로의 n-채널 MOSFET(61)을 구성한다. 주변 PMOS 영역(52) 내에 위치한 실리사이드막(17a)을 갖는 소스/드레인 영역(15), 게이트 산화막(7), 실리사이드막(17b)를 갖는 게이트 전극(12), 및 측벽 스페이서(13)는 주변회로의 p-채널 MOSFET(62)를 구성한다. 메모리 셀 영역(53) 내에 위치한 실제적으로 실리사이드막을 갖지 않는 n-형 소스/드레인 영역(14b), 게이트 산화막(7), 게이트 전극(11), 및 측벽 스페이서(13)는 메모리 셀 어레이의 n-채널 MOSFET(63)를 구성한다.
본 발명의 제 1 실시예에 따른 플러시 불휘발성 반도체 메모리 장치로, 주변 회로 내의 n-채널 MOSFET(61) 각각은 불휘발성 메모리 셀 내의 n-채널 MOSFET(63)의 소스/드레인 영역(14b)보다 낮은 As의 도핑농도를 갖는 소스/드레인 영역(14a)를 갖는다. 그러므로, 다결정실리콘 플로팅 게이트로부터 불휘발성 메모리 셀 내의 MOSFET(63)의 소스/드레인 영역(14b)으로 전자 인출속도를 높이기 위해서(즉, 메모리 셀 액세스 속도), MOSFET63)의 소스/드레인 영역(14b)의 도핑농도는 필요할 때 증가될 수 있다.
한편, 주변회로 내의 MOSFET(61)의 소스/드레인 영역(14a)의 도핑농도는 메모리 셀의 MOSFET(63)의 소스/드레인 영역(14a)보다 낮기 때문에, MOSFET의 소스/드레인 영역(14a)의 전기 시트저항은 MOSFET(63)의 소스/드레인 영역(14b)보다 높다. 그러나, 메모리 셀 내의 MOSFET(63)의 소스/드레인 영역(14b)가 실제적으로 어떠한 실리사이드막도 갖지 않는 반면 주변회로 내의 MOSFET(61)의 소스/드레인 영역은 실리사이드막(17a)을 갖는다. 그러므로, MOSFET(61)의 소스/드레인 영역(14a)의 시트저항은 제 1 MOSFET(63)의 시트저항과 쉽게 같아진다.
따라서, 주변회로 내의 MOSFET의 소스/드레인 영역(14a)의 전기 시트저항은 메모리 셀에 데이터 기입속도 저하 없이 메모리 셀 내의 MOSFET(63)의 소스/드레인 영역(14a)의 소망하는 낮은 전기 시트저항으로 감소될 수 있다.
이것은 반도체 메모리 장치의 소형화 및 성능개선 모드 실현될 수 있음을 의미한다.
제 2 실시예
본 발명의 제 2 실시예에 따라 플러시 EEPROM이라 하는 플러시 불휘발성 반도체 메모리 장치는 도 3a 내지 도 3k에 도시한 공정단계로 제조된다.
도 3a 내지 도 3f의 공정단계는 도 2a 내지 도 2k에 도시한 제 1 실시예의 공정단계와 동일하다. 그러므로, 도 3a 내지 도 3f에서 단계에 관한 설명은 설명을 간단하게 하기 위해서 도 3a 내지 도 3f에서 동일 요소에 동일 참조부호를 할당함으로써 생략한다.
이어서, 도 2g에 도시한 바와 같이, 대략 20nm의 두께를 가진 Ti막(16)은 스퍼터링 공정에 의해서 기판(1)의 전체면에 걸쳐 형성된다. 대략 20nm의 두께를 갖는 질화티타늄막(TiN)(78)은 반응성 스퍼터링 공정에 의해 Ti막(16)의 전체 표면 상에 형성된다.
상기 설명으로부터 알 수 있듯이, 제 1 실시예와는 달리, Ti 및 TiN 막(16 및 78)의 조합은 제 2 실시예에서 내화 금속막으로서 사용된다.
이에 이어서, Ti 및 TiN막(16, 78)을 갖는 기판(1)은 램프 어닐링 장치를 사용하여, 700℃에서 30초 동안 정규압력의 아르곤(Ar) 분위기에서 열처리된다. 이에 따라, TiN막(78) 내에 존재하는 N 원자는 밑에 있는 Ti막(16)으로 확산되어 도 3h에 도시한 바와 같이, 질소가 함유된 Ti막(79)을 형성한다. 이와 동시에, 단결정 Si 소스/드레인 영역(14a, 15) 및 다결정실리콘 게이트 전극(12)은 질소가 함유된 Ti막(79)과 화학적으로 반응하여, 실리사이드화 반응에 기인하여 C49상을 갖는 TiSi2막(17a, 17b)이 된다.
TiSi2막(17a)은 주변 NMOS 및 PMOS 영역(51, 52) 내의 소스/드레인 영역(14a 및 15)의 표면에 위치한다. TiSi2막(17b)은 주변 NMOS 및 PMOS 영역(51, 52) 내의 게이트 전극(12)의 표면에 위치한다.
As의 높은 도즈 및 높은 도핑 농도 때문에, 실리사이드화 반응은 메모리 셀 영역(53)에서 소스/드레인 영역(14b)에서 억제된다. 그러므로, 실제로, 어떠한 TiSi2막도 이들 소스/드레인 영역(14b)에서 형성되지 않는다.
실리사이드화를 위한 상기 어닐링공정은 Ar 분위기에서 수행되기 때문에, TiN막(78)으로 N 확산은 질소가 함유된 Ti막(79) 내에 N의 확산속도 감소에 기인하여 억제된다. 결국, Ti막(16)의 질소화 반응이 억제되고, 동시에, Si 기판(1)의 접촉영역과 Ti막(16)의 실시사이드화 반응은 Ti막(16)의 두께가 장치 소형화에 따라 감소될지라도 확실하게 감소된다.
SiO2측벽 스페이서(13) 및 SiO2분리 유전체(2) 상엔, 질소가 함유된 Ti막(79)이 Ti:N = 2:1의 구성을 갖는다. 이 구성은 실리사이드화를 위한 어닐링 공정전에 Ti 및 TiN막(16, 78)의 두께비에 의해서 결정된다. 실리사이드화 반응은 Si 기판(1) 및 다결정실리콘 게이트 전극(12)과 Ti막(16)의 계면에서 진행될 때, Ti막(16)은 SiO2측벽 스페이서(13) 및 SiO2분리 유전체(2) 상에 질소를 함유하는 Ti막(79)으로 전환된다. 그러므로, 측벽 스페이서(13) 및 분리 유전체(2)의 표면에 확산된 Si원자는 Ti막(16) 내의 Ti원자와의 반응이 방지된다. 따라서, 스페이서(13) 및 유전체(2) 상에서 TiSi2의 과도성장 현상 발생이 효과적으로 방지된다.
동시에, Si 기판(1) 및 다결정실리콘 게이트 전극(12)과 접촉된 Ti막(16)은 질소화된다. 그러므로, 실리사이드화 반응은 억제되고, 이에 따라 TiSi2막(17a, 17b)은 소망하는 두께를 갖는다.
실리사이드화를 위한 상기 기술된 열처리 혹은 어닐링 공정 후에, 반응안된 질소가 함유된 Ti막(79)은 NH3및 H2O2의 수용액 혼합물을 사용하여 습식 에칭 공정에 의해 제거된다. 따라서, TiSi2막(17a, 17b)는 도 3i에 도시한 바와 같이, 기판(1) 상에 선택적으로 남게 된다.
TiSi2막(17a, 17b)을 갖는 기판(1)은 이어서 램프 어닐링 장치를 사용하여, 대략 800℃ 온도에서 대략 10초 동안 정규압력의 아르곤(Ar) 분위기에서 또 다른 열처리된다. 따라서, C49상을 갖는 TiSi2막(17a, 17b)은 상전이에 기인하여 비교적 낮은 전기저항을 갖는 C54상을 갖도록 전환된다.
도 3j 및 3k에 도시한 연이은 공정단계는 도 2j 및 도 2k에 도시한 제 1 실시예와 동일하다. 그러므로, 도 3j 및 도 3k에 대응하는 요소에 동일 참조부호를 할당하여 이들 단계에 관한 설명을 생략한다.
상기 기술된 공정 단계를 통해서, 제 2 실시예에 따른 플러시 불휘발성 반도체 메모리 장치가 완성된다.
도 3k로부터 알 수 있듯이, 제 2 실시예에 따른 플러시 불휘발성 반도체 메모리 장치는 제 1 실시예의 구성과 동일하다. 그러므로, 제 1 실시예와 동일한 잇점이 있음이 자명하다.
상기 기술된 제 1 및 제 2 실시예에서, 실리사이드화 및 C49/C54 상전이를 위한 열처리 공정은 Ar분위기에서 수행된다. 그러나, 이들 공정은 네온(Ne) 및 헬륨(He)과 같은 어떤 다른 불할성 가스의 분위기 혹은 진공 분위기에서 수행될 수 있다.
또한, 비소(As)는 상기 기술된 제 1 및 제 2 실시예에서 MOSFET의 소스/드레인 영역을 위한 n-형 불순물로서 사용된다. 그러나, As대신 인(P)을 사용할 수 있다.
본 발명의 바람직한 실시예를 기술하였으나, 본 발명의 정신으로부터 벗어남이 없이 이 분야에 숙련된 자들에게 수정이 명백할 것임을 이해해야 한다. 그러므로, 본 발명의 범위는 다음 청구범위에 의해서만 결정된다.
Claims (17)
- 반도체 장치에 있어서,(a) 반도체 기판상에 제공된 불휘발성 메모리 셀들로서, 상기 불휘발성 메모리 셀들은 제 1 도전형의 제 1 복수의 MOSFET들로 형성되며, 상기 제1 복수의 MOSFET들 각각에는 데이터 저장을 위한 플로팅 게이트를 갖는 게이트 전극과 실제적으로 실리사이드 막들을 갖지 않는 소스/드레인 영역들이 장착된, 상기 불휘발성 메모리 셀들; 및(b) 상기 반도체 기판 상에 제공된 주변회로로서, 상기 주변회로는 상기 제 1 도전형의 제 2 복수의 MOSFET들을 포함하며, 상기 제2 복수의 MOSFET를 각각에는 실리사이드 막들을 갖고 상기 제 1 복수의 MOSFET들 각각의 상기 소스/드레인 영역들의 도핑 농도보다 낮은 도핑 농도를 갖는 소스/드레인 영역들이 장착되는, 상기 주변회로를 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 주변회로 내의 상기 제 2 복수의 MOSFET들 각각은 살리사이드(SALICIDE : self-aligned silicide) 구조를 갖는 반도체 장치.
- 제 1 항에 있어서, 상기 메모리 셀들 내의 상기 제 1 복수의 MOSFET들의 상기 소스/드레인 영역들의 상기 도핑농도 각각은 1 x 1019atoms/cm3이상이며, 상기주변회로 내의 상기 제 2 복수의 MOSFET들의 상기 소스/드레인 영역들의 상기 도핑농도는 1 x 1019atoms/cm3미만인 반도체 장치.
- 제 1 항에 있어서, 상기 주변회로 각각은 상기 제 1 도전형에 반대되는 제 2 도전형의 제 3 복수의 MOSFET들을 포함하여 CMOS 구조를 형성하며;상기 제 3 복수의 MOSFET들 각각에는 실리사이드 막들을 갖고 상기 제 1 복수의 MOSFET 각각의 상기 소스/드레인 영역들의 도핑 농도보다 낮은 도핑 농도를 갖는 소스/드레인 영역들이 장착되는 반도체 장치.
- 제 4 항에 있어서, 상기 주변회로 내의 상기 제 3 복수의 MOSFET들 각각은 살리사이드 구조를 갖는 반도체 장치.
- 제 4 항에 있어서, 상기 제 3 복수의 MOSFET들의 상기 소스/드레인 영역들의 상기 도핑 농도 각각은 1 x 1019atoms/cm3보다 낮은 반도체 장치.
- 반도체 장치 제조방법에 있어서,(a) 불휘발성 메모리 셀들이 제공되는 메모리 셀 영역 및 단결정 Si 기판상에 제공되는 주변회로를 규정하는 단계;(b) 상기 불휘발성 메모리 셀들을 위한 제 1 복수의 MOSFET들의 게이트 전극들을 상기 메모리 셀 영역 내의 게이트 절연막들을 통해 형성하고, 상기 주변회로를 위한 제 2 복수의 MOSFET들의 게이트 전극들을 상기 주변회로 영역 내의 게이트 절연막들을 통해 형성하는 단계로서, 상기 제1 복수의 MOSFET들의 상기 게이트 전극들에는 데이터 저장을 위한 플로팅 게이트들이 장착되는, 상기 제1 복수의 MOSFET들의 게이트 전극들과 상기 제2 복수의 MOSFET들의 게이트 전극들을 형성하는 단계;(c) 상기 메모리 셀 영역 내의 상기 제 1 복수의 MOSFET들의 상기 게이트 전극들 및 상기 주변회로 영역 내의 상기 제 2 복수의 MOSFET들의 상기 게이트 전극들의 각각의 측부에서 상기 기판 상에 유전체 측벽 스페이서들을 형성하는 단계;(d) 상기 제 1 및 제 2 복수들의 MOSFET들의 상기 게이트 전극들과 상기 측벽 스페이서들을 마스크로 사용하여, 상기 메모리 셀 영역 내의 상기 제 1 복수의 MOSFET들의 소스/드레인 영역들과 상기 주변회로 영역 내의 상기 제 2 복수의 MOSFET들의 소스/드레인 영역들을 형성하기 위해, 상기 기판 내에 제 1 불순물을 선택적으로 이온주입 하는 단계로서, 상기 제2 복수의 MOSFET들의 상기 소스/드레인 영역들은 그 농도가 상기 제1 복수의 MOSFET들의 상기 소스/드레인 영역들의 도핑 농도보다 낮은, 상기 기판 내에 제 1 불순물을 선택적으로 이온주입 하는 단계;(e) 상기 제 1 및 제 2 복수들의 MOSFET들을 덮도록 제 1 내화 금속막을 형성하는 단계;(f) 상기 제 1 내화 금속막과 상기 제 2 복수의 MOSFET들의 상기 소스/드레인 영역들의 실리사이드화 반응에 의해 상기 제 2 복수의 MOSFET들의 상기 소스/드레인 영역들 상에 실리사이드막을 형성하지 단계로서, 상기 단계(f)에서 상기 제1 목수의 MOSFET들의 상기 소스/드레인 영역들 상에 실리사이드막이 실질적으로 형성되지 않는, 상기 실리사이드막을 형성하는 단계; 및(g) 반응하지 않은 내화성 금속막을 제거하는 단계를 포함하는 반도체 장치 제조방법.
- 제 7 항에 있어서, 상기 주변회로 내의 상기 제 2 복수의 MOSFET들 각각은 살리사이드 구조를 갖는 반도체 장치 제조방법.
- 제 7 항에 있어서, 상기 메모리 셀 내의 상기 제 1 복수의 MOSFET들의 상기 소스/드레인 영역들의 상기 도핑 농도는 1 x 1019atoms/cm3이상이며, 상기 주변회로 영역 내의 상기 제 2 복수의 MOSFET들의 상기 소스/드레인 영역들의 상기 도핑 농도는 1 x 1019atoms/cm3미만인 반도체 장치 제조방법.
- 제 7 항에 있어서, 상기 주변회로는 상기 제 1 도전형에 반대되는 제 2 도전형의 제 3 복수의 MOSFET들을 포함하여 CMOS 구조를 형성하며;상기 제 3 복수의 MOSFET들 각각에는 실리사이드 막들을 갖고 상기 제 1 복수의 MOSFET 각각의 상기 소스/드레인 영역들의 도핑 농도보다 낮은 도핑 농도를 갖는 소스/드레인 영역들이 장착되는 반도체 장치 제조방법.
- 제 10 항에 있어서, 상기 주변회로 내의 상기 제 3 복수의 MOSFET들 각각은 살리사이드 구조를 갖는 반도체 장치.
- 제 10 항에 있어서, 상기 제 3 복수의 MOSFET들의 상기 소스/드레인 영역들의 상기 도핑 농도는 1 x 1019atoms/cm3보다 낮은 반도체 장치 제조방법.
- 제 7 항에 있어서, 상기 단계 (d)에서, 상기 제 1 불순물은, 상기 메모리셀 영역에는 5 x 1015atoms/cm3이상의 도즈로 이온 주입되고, 상기 주변회로 영역에는 3 x 1015atoms/cm3이하의 도즈로 이온 주입되는 반도체 장치 제조방법.
- 제 7 항에 있어서, 상기 단계 (e)에서 형성된 상기 제 1 내화 금속막은 30nm 이하의 두께를 갖는 반도체 장치 제조방법.
- 제 7 항에 있어서, 상기 단계 (e)에서 상기 제 1 내화 금속막 상에 제 2 내화 금속막을 형성하는 반도체 장치 제조방법.
- 제 15 항에 있어서, 상기 제 2 내화 금속막은 상기 제 1 내화 금속막과 대략 동일한 두께인 반도체 장치 제조방법.
- 제 7 항에 있어서, 상기 주변회로 영역 내의 상기 제 2 복수의 MOSFET들의 상기 게이트 전극들은 상부에 실리사이드막들을 갖는 반도체 장치 제조방법.
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