KR100322891B1 - 복합반도체 소자의 게이트 전극 제조방법 - Google Patents

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Abstract

본 발명은 복합반도체의 게이트 전극 제조방법에 관한것으로서, 특히, 로직과 메모리의 게이트 전극을 별도의 공정을 통해 제조하며, 제조과정중 상기 로직의 게이트 전극과 정션상에 살리사이드막을 형성함으로써 로직의 트랜지스터 성능을 개선하고 상기 메모리의 게이트 전극은 텅스텐 실리사이드와 질화막을 이용하여 형성함으로써 속도를 향상시킬 수 있는 매우유용하고 효과적인 발명에 관한 것이다.

Description

복합반도체 소자의 게이트 전극 제조방법 { Method For Manufacturing The Gate Electrode Of Semiconductor Device }
본 발명은 복합반도체(MML)소자에 관한 것으로서, 특히 메모리부와 로직부의 게이트 전극 구조를 이원화하여 0.18mum 이하의 소자에서 요구되는 로직부의 성능을 만족시키기 위한 복합반도체 소자의 게이트 전극 제조방법에 관한 것이다.
일반적으로, 로직(logic)과 디램(DRAM)을 한 웨이퍼상에 구현하는 복합반도체소자는, 저전력 손실과, 높은 온칩(onchip) 대역폭, 고집적도, 저비용등 많은 장점들을 가진 소자로서, 디램의 특성과 로직의 트랜지스터 특성을 충분히 살려 단점들을 보완하려는 연구개발이 활발하다.
종래의 경우에는 대개 상기 디램영역의 게이트 전극과 로직영역의 트랜지스터 게이트 전극을 동일한 다결정실리콘으로 형성하였으며, 도 1a 및 도 1b를 참조하여 이를 개략적으로 설명하면 다음과 같다.
도 1a 에 도시된 바와 같이, 반도체 기판(1)에 소자간을 격리하기 위한 필드산화막(2)을 형성한 후 상기 필드산화막(2)이 형성되어 있는 구조물 전면에 게이트 산화막(3)을 형성하며, 이어서 상기 게이트 산화막(3) 위에 게이트 전극용 다결정실리콘층(4)을 형성한다.
도 1b에 도시된 바와 같이, 게이트 전극용 마스크를 적용하여 로직영역과 메모리영역에 걸쳐 증착되어 있는 상기 다결정실리콘층(4)을 식각하여 로직용 게이트 전극과 메모리용 게이트 전극을 동시에 식각한다.
상기와 같은 공정에 의해 형성된 게이트 전극을 구비하는 복합반도체 소자는 제조가 용이한 장점이 있으나, 0.18mum 이하에서는 상기 로직영역의 트랜지스터 특성이 저하되는 문제점이 있다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 로직영역의 게이트 전극과 메모리 영역의 게이트 전극 구조를 이원화할 수 있는 복합반도체소자의 게이트 전극 제조방법을 제공하는 것이 목적이다.
도 1a 내지 도 1b는 종래의 기술에 의한 복합반도체 소자의 게이트 전극 제조방법을 도시한 단면도이고,
도 2a 내지 도 2h는 본 발명에 따른 복합반도체 소자의 게이트 전극 제조방법을 도시한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
11 : 반도체 기판 12 : 필드산화막
13 : 제 1 게이트 산화막 14 : 제 1 다결정실리콘층
15 : 식각저지막 16 : 제 2 게이트 산화막
17 : 제 2 다결정실리콘층 18 : 텅스텐 실리사이드막
19 : 질화막 20 : 제 1 포토레지스트 패턴
21 : 제 2 포토레지스트 패턴 22,23 : 제 3 포토레지스트 패턴
24 : 살리사이드막
상기 목적을 달성하기 위하여 본 발명은, 메모리영역과 로직영역을 단일 웨이퍼에 구현하는 복합반도체 소자에 있어서, 반도체 기판에 제 1 게이트 산화막을 형성하는 단계와, 상기 제 1 게이트 산화막 위에 게이트 전극용 제 1 다결정실리콘층을 형성하는 단계와, 상기 로직영역을 제외한 메모리영역의 제 1 다결정실리콘층을 식각하는 단계와, 상기 결과물의 전면에 제 2 게이트 산화막을 형성하는 단계와, 상기 제 2 게이트 산화막 위에 게이트 전극용 제 2 다결정실리콘층을 형성하는 단계와, 상기 제 2 다결정실리콘층을 식각하여 상기 로직영역의 제 2 다결정실리콘을 제거함과 동시에 상기 메모리 영역에 게이트 전극을 형성하는 단계와, 상기 로직영역에 있는 제 1 다결정실리콘층을 식각하여 상기 로직영역의 게이트 전극을 형성하는 단계를 포함하여 이루어지는 복합반도체소자의 게이트 전극제조방법을 제공함으로써 달성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 의한 복합반도체소자의 게이트 전극제조방법을 순서대로 도시한 것으로, 먼저 도 2a에 도시된 바와 같이, 반도체 기판(11)에 소자간을 격리하기 위한 필드산화막(12)을 성장시킨 후 로직영역과 메모리영역 전면에 걸쳐 제 1 게이트 산화막(13)을 형성한다. 이어서 상기 게이트 산화막(13) 위에 제 1 다결정실리콘층(14) 및 식각저지막(15)을 순차 적층시킨다. 여기서 상기 식각저지막(15)은 산화막으로 이루어지며 메모리 영역의 게이트 형성을 위한 후속공정시 상기 제 1 다결정실리콘층(14)을 식각으로부터 보호한다.
도 2b 및 도 2c 에 도시된 바와 같이, 사진 및 식각공정을 이용하여 상기 메모리 영역의 식각저지막(15)과 제 1 다결정실리콘층(14)을 식각한 후 결과물의 전면에 제 2 게이트 산화막(16)과 제 2 다결정실리콘층(17), 텅스텐 실리사이드막 (18) 및 질화막(19)을 하부로 부터 순차 적층시킨다. 여기서 상기 제 2 다결정실리콘층(17)은 N형으로 도핑된 것을 적층시킨다.
그리고, 도 2d에 도시된 바와 같이, 게이트 전극 마스크 패턴(도시하지 않음)을 이용하여 상기 메모리 영역에 적층된 제 2 게이트 산화막(16)과 제 2 다결정실리콘층(17), 텅스텐 실리사이드막(18) 및 질화막(19)을 식각함으로써 메모리용 게이트 전극을 형성한다.
도 2e에 도시된 바와 같이, 상기 메모리 영역의 전면과 상기 로직 영역의 일부에 걸쳐 제 1 포토레지스트 패턴(20)을 형성한 후 이를 적용하여 노출되어 있는 제 1 다결정실리콘층(14)의 일부면에 N형 불순물을 도핑한다.
도 2f에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴(20)을 제거하고 다시 상기 메모리영역의 전면에 제 2 포토레지스트 패턴(21)을 형성한 후, 게이트 전극 마스크 패턴(도시하지 않음)을 이용하여 상기 제 1 다결정실리콘층(14)을 식각하여 로직용 게이트 전극을 형성한다.
연속하여, 도 2g에 도시된 바와 같이, 메모리 영역과 로직 영역에 각각 제 3 포토레지스트 패턴(23)을 형성하여 게이트 전극을 선택적으로 보호하면서 P형 이온주입을 실시하여 상기 메모리 영역의 p형 정션을 형성함과 동시에 상기 로직영역의 N형으로 도핑되지 않은 게이트 전극을 P형으로 도핑한다.
도 2h에 도시된 바와 같이, 상기 로직영역의 게이트 전극과 정션영역에 티타늄을 증착시킨 후 열처리하여 살리사이드막(24)을 형성한다.
상기한 바와 같이 본 발명에 따른 복합반도체소자의 게이트 전극제조방법을 이용하면, 로직과 메모리의 게이트 전극을 별도의 공정을 통해 제조하여 상기 로직의 게이트 전극과 정션상에 살리사이드막을 형성함으로써 로직의 트랜지스터 성능을 향상시킬 수 있으며, 상기 메모리의 게이트 전극 또한 텅스텐 실리사이드와 질화막을 이용하여 형성함으로써 속도를 향상시킬 수 있는 매우 유용하고 효과적인발명이다.

Claims (8)

  1. 메모리영역과 로직영역을 단일 웨이퍼에 구현하는 복합반도체 소자에 있어서,
    반도체 기판에 제 1 게이트 산화막을 형성하는 단계와,
    상기 제 1 게이트 산화막 위에 게이트 전극용 제 1 다결정실리콘층을 형성하는 단계와,
    상기 로직영역을 제외한 메모리영역의 제 1 다결정실리콘층을 식각하는 단계와,
    상기 결과물의 전면에 제 2 게이트 산화막을 형성하는 단계와,
    상기 제 2 게이트 산화막 위에 게이트 전극용 제 2 다결정실리콘층을 형성하는 단계와,
    상기 제 2 다결정실리콘층을 식각하여 상기 로직영역의 제 2 다결정실리콘을 제거함과 동시에 상기 메모리 영역에 게이트 전극을 형성하는 단계와,
    상기 로직영역에 있는 제 1 다결정실리콘층을 식각하여 상기 로직영역의 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 복합반도체 소자의 게이트전극 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 다결정실리콘층을 형성하는 단계와 상기 로직영역을 제외한 메모리영역의 제 1 다결정실리콘층을 식각하는 단계 사이에, 상기 제 2 다결정실리콘층의 식각으로부터 상기 제 1 다결정실리콘층을 보호하기 위한 식각저지막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 복합반도체 소자의 게이트전극 제조방법.
  3. 제 2 항에 있어서, 상기 식각저지막은 산화막임을 특징으로 하는 복합반도체 소자의 게이트전극 제조방법.
  4. 제 1 항에 있어서, 상기 제 2 다결정실리콘층을 형성하는 단계와 상기 제 2 다결정실리콘층을 식각하는 단계 사이에, 상기 제 2 다결정실리콘층의 식각시 함께 식각되어 게이트 전극을 이루는 텅스텐 실리사이드막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 복합 반도체소자의 게이트전극 제조방법.
  5. 제 4 항에 있어서, 상기 텅스텐 실리사이드막을 형성하는 단계 후 상기 제 2 다결정실리콘층과 상기 텅스텐 실리사이드막의 식각시 함께 식각되어 게이트 전극을 이루는 질화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 복합 반도체 소자의 게이트전극 제조방법.
  6. 제 1 항에 있어서, 상기 메모리 영역에 게이트 전극을 형성하는 단계와 상기 로직영역에 게이트 전극을 형성하는 단계 사이에, 마스크패턴 공정을 적용하여 상기 로직 영역의 제 1 다결정실리콘층 일부분을 제 1 도전형 불순물로 도핑하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 복합 반도체소자의 게이트전극 제조방법.
  7. 제 1 항에 있어서, 상기 메모리 영역의 게이트 전극을 형성하는 단계 후 마스크 패턴공정을 적용하여 제 1 도전형과 반대되는 제 2 도전형 불순물을 선택적으로 이온주입하여 상기 메모리 영역의 정션영역을 형성함과 동시에 로직영역의 제 1 도전형 불순물로 도핑되지 않은 게이트 전극을 도핑하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 복합반도체 소자의 게이트 전극 제조방법.
  8. 제 7 항에 있어서, 상기 제 2 도전형 불순물을 이온주입하는 단계 후 상기 로직영역의 게이트 전극 및 정션에 살리사이드막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 복합 반도체 소자의 게이트 전극 제조방법.
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