KR100303355B1 - 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 상세하게는, 미드-갭 워크-펑션(mid-gap work-function)을 갖는 반도체 소자의 게이트 전극 형성방법에 관한 것이다. 본 발명의 반도체 소자의 게이트 전극 형성방법은, 실리콘 기판 상에 게이트 산화막, n+형 폴리실리콘막, 절연막 및 소정 간격으로 이격되는 반구형 실리콘막을 순차적으로 형성하고, 그런다음, 상기 반구형 실리콘막을 식각 마스크로하여 상기 절연막을 식각한 후, 연이어서, 상기 절연막을 식각 마스크로하여 상기 제1도전형 폴리실리콘막을 식각한다. 다음으로, 전체 상부에 p+형 폴리실리콘막을 증착하고, 그리고나서, p+형 폴리실리콘막이 노출될 때까지, 상기 제2도전형 폴리실리콘막과 잔류되어 있는 반구형 실리콘막 및 절연막을 식각하여, 구조적으로는 기둥 형태의 n+형 게이트 전극과 p+형 게이트 전극이 번갈아 반복적으로 배치되고, 내부적으로는 미드-갭 워크-펑션을 갖는 게이트 전극을 형성한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 상세하게는, 미드-갭 워크-펑션(mid-gap work-function)을 갖는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로, 반도체 소자라 함은 PMOS 및 NMOS로 구성되는 CMOS 소자를 기본으로 하며, 이러한 PMOS 및 NMOS는 단일 실리콘 기판 상에 형성되고, 특히, PMOS 및 NMOS의 게이트 전극은 모두 n+형의 실리콘막으로 형성된다.
그런데, 반도체 소자의 고집적화로 인하여 게이트 전극 폭이 감소되고 있는 실정에서, NMOS의 경우에는 큰 문제가 없지만, PMOS의 경우에는 매립형 채널을 갖게 하는 n+형의 게이트 전극으로는 그 폭을 감소시키는데, 한계가 있다.
따라서, 상기한 문제점을 해결하기 위한 하나의 방법으로서, NMOS에는 n+형의 게이트 전극을, 그리고, PMOS에는 p+형의 게이트 전극을 형성하는 이중 게이트 전극 형성방법이 수행되고 있으며, 다른 방법으로서는 PMOS 및 NMOS 영역 모두에 미드-갭 워크-펑션을 갖는 금속막, 예를들어, 텅스텐막(W) 또는 티타늄질화막(TiN)으로 게이트 전극을 형성하는 방법이 제안되었다.
그러나, 미드-갭 워크-펑션을 갖는 금속막을 이용한 종래의 게이트 전극 형성방법은 개발의 초기 단계에 있기 때문에, 그 적용이 아직은 이루어지지 못하였고, 특히, 공지된 반도체 소자의 제조 공정이 진행되는 동안, 금속 게이트의 산화가 일어남으로써, 그 신뢰성에 문제점이 있다.
또한, 이중 게이트 전극을 형성하는 방법은 실리콘 기판의 PMOS 및 NMOS 영역에 p+형의 게이트 전극과 n+형의 게이트 전극을 각각 형성해야 하기 때문에, 예를들어, 이온주입 마스크의 반복적인 형성 및 불순물 이온주입의 반복 수행 등으로 인하여 그 공정이 복잡하다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 공정 단순화 및 반도체 소자의 고집적화에 매우 유리하게 적용시킬 수 있는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 2 : 게이트 산화막
3 : n+형 폴리실리콘막 3a : n+형 게이트 전극
4 : 절연막 5 : 반구형 실리콘막
6 : p+형 폴리실리콘막 6a : p+형 게이트 전극
10 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 전극 형성방법은, 우선, 실리콘 기판 상에 게이트 산화막, n+형 폴리실리콘막, 절연막 및 소정 간격으로 이격되는 반구형 실리콘막을 순차적으로 형성하고, 그런다음, 상기 반구형 실리콘막을 식각 마스크로하여 상기 절연막을 식각한 후, 연이어서, 상기 절연막을 식각 마스크로하여 상기 제1도전형 폴리실리콘막을 식각한다. 다음으로, 전체 상부에 p+형 폴리실리콘막을 증착하고, 그리고나서, p+형 폴리실리콘막이 노출될 때까지, 상기 제2도전형 폴리실리콘막과 잔류되어 있는 반구형 실리콘막 및 절연막을 식각하여, 구조적으로는 기둥 형태의 n+형 게이트 전극과 p+형 게이트 전극이 번갈아 반복적으로 배치되고, 내부적으로는 미드-갭 워크-펑션을 갖는 게이트 전극을 형성한다.
여기서, n+형 폴리실리콘막의 식각시에는 반구형 실리콘막의 일부 또는 전부가 함께 식각될 수도 있다. 또한, 식각 마스크로 사용된 반구형 실리콘막 및 절연막은 p+형 폴리실리콘막의 증착 전에 제거시킬 수도 있다. 게다가, 게이트 전극을 형성한 후에는 상기 게이트 전극의 저항을 낮추기 위하여, 그 상부면에 금속 실리사이드막을 형성하는 것도 가능하다.
본 발명에 따르면, 기둥 형태로된 n+형 폴리실리콘막과 p+형 폴리실리콘막이 번갈아 반복적으로 배치되도록 함으로써,미드-갭 워크-펑션을 갖는 게이트 전극이 매우 간단하게 형성할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 100Å 이하의 두께, 예컨데, 30 내지 100Å 두께의 게이트 산화막(2)과, 500 내지 3,000Å 두께의 n형, 바람직하게는, n+형 폴리실리콘막(3) 및 100 내지 2,000Å 두께의 절연막(4)를 순차적으로 형성한다. 여기서, 절연막은 산화막이나 질화막, 또는, 산화막과 질화막의 적층 구조로 형성한다. 계속해서, 상기 절연막(4) 상에 반구형 실리콘막(5)을 형성한다. 여기서, 반구형 실리콘막(5)은. 공지된 바와 같이, 공정 조건을 조절하는 것에 의해 그 형태가 만들어지며, 특히, 그 폭은 500 내지 20,000Å 정도가 되도록 형성하고, 아울러, 반구형 실리콘막들(5) 사이의 간격은 그 폭과 유사하게 되도록 한다.
다음으로, 도 1b에 도시된 바와 같이, 반구형 실리콘막(5)을 식각 마스크로하여, 상기 반구형 실리콘막들(5) 사이의 상기 절연막(4) 부분들을 건식 식각하고, 이어서, 게이트 산화막(2)의 소정 부분들이 노출되도록, 상기 절연막(4)을 식각 마스크로하여 상기 n+형 폴리실리콘막(3)을 건식 식각한다. 이 결과, n+형 게이트 전극(3a)이 형성되며, 아울러, n+형 게이트 전극들(3a) 사이에는 후속 공정에서 p형, 바람직하게는, p+형 게이트 전극이 형성될 미세 홈이 형성된다.
상기에서, 상기 n+형 폴리실리콘막(4)을 식각하는 동안, 반구형 실리콘막(5)의 일부 또는 전부가 함께 식각될 수도 있다. 또한, n+형 폴리실리콘막(3)의 식각시에는 게이트 산화막(2)이 손상될 수도 있기 때문에, 이러한 게이트 산화막의 손상을 보상하기 위하여, 상기 n+형 폴리실리콘막(3)의 식각후에는 노출된 산화막(2) 부분들에 대한 게이트 산화 공정을 추가로 수행한다.
게속해서, 도 1c에 도시된 바와 같이, 전체 상부에 p+형 게이트 전극이 형성될 미세 홈들을 매립할 수 있을 정도의 충분한 두께, 예를들어, 500 내지 3,000Å 두께로 p형, 바람직하게는, p+형 폴리실리콘막(6)을 증착한다.
그리고나서, 도 1d에 도시된 바와 같이, 표면 평탄화를 얻고, 아울러, p+형 폴리실리콘막의 일부 두께와 잔류되어 있는 반구형 실리콘막 및 절연막을 제거하기 위하여, n+형 폴리실리콘막(3)이 노출될 때까지, 상기 p+형 폴리실리콘막과 반구형실리콘막 및 절연막을 식각한다. 여기서, 식각 공정은 습식, 건식 식각, 또는, 화학적기계연마(Chemical Mechanical Polishing) 공정으로 수행한다.
이 결과, 도시된 바와 같이, n+형 게이트 전극들(3a) 사이에는 p+형 게이트 전극(6a)이 형성되며, 전체적으로 기둥 형태의 n+형 게이트 전극(3a)과 p+형 게이트 전극(6a)이 번갈아 반복적으로 배치된 구조의 게이트 전극(10)이 얻어지고, 이때, 이러한 구조의 게이트 전극(10)은 p+형 게이트 전극(3a)과 p+형 게이트 전극(6a)의 필드(field)가 상호 중첩됨으로써, 미드-갭 워크-펑션의 게이트 전극이 된다.
따라서, PMOS 및 NMOS로 구성되는 CMOS 소자를 제조함에 있어서, PMOS 및 NMOS 영역 모두에 상기와 같은 미드-갭 워크-펑션을 갖는 게이트 전극을 형성하면서도 각 영역에서의 게이트 전극의 신뢰성을 얻을 수 있기 때문에, 반도체 제조 공정을 단순화시킬 수 있다.
한편, 상기 공정에서 반구형 실리콘막과 절연막의 제거는 p+형 폴리실리콘막의 증착 이전에 수행할 수도 있다.
이상에서와 같이, 본 발명은 수평적으로 n+형 게이트 전극과 p+형 게이트 전극이 번갈아 반복적으로 배치되도록 하여, 전체적으로는 미드-갭 워크-펑션을 갖는 게이트 전극이 되도록 하기 때문에, 공정 단순화는 물론, PMOS 및 NMOS 모두에서 게이트 전극의 신뢰성을 향상시킬 수 있고, 특히, PMOS에서의 게이트 전극 폭을 감소시킬 수 있는 것에 기인하여, 반도체 소자의 고집적화에 매우 유리하게 적용할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (11)
- 실리콘 기판 상에 게이트 산화막, 제1도전형 폴리실리콘막, 절연막 및 소정 간격으로 이격되는 반구형 실리콘막을 순차적으로 형성하는 단계;상기 반구형 실리콘막을 식각 마스크로하여 상기 반구형 실리콘막들 사이의 상기 절연막 부분들을 식각하는 단계;상기 게이트 산화막의 소정 부분들이 노출되도록, 상기 절연막을 식각 마스크로하여 노출된 제1도전형 폴리실리콘막 부분들을 식각하는 단계;전체 상부에 제2도전형 폴리실리콘막을 증착하는 단계; 및상기 제1도전형 폴리실리콘막이 노출될 때까지, 상기 제2도전형 폴리실리콘막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 게이트 산화막은 30 내지 100Å두께로 형성하는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제1도전형의 폴리실리콘막은 n형 폴리실리콘막이고, 500 내지 3,000Å 두께로 형성하는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 절연막은 산화막 또는 질화막, 혹은, 산화막과 질화막의 적층 구조로 형성하는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 절연막은 100 내지 2,000Å 두께로 형성하는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 반구형 실리콘막은 그 폭이 500 내지 20,000Å이 되도록 형성하는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제1도전형 폴리실리콘막을 식각하는 단계와 상기 제2도전형 폴리실리콘막을 증착하는 단계 사이에, 상기 제1도전형 폴리실리콘막을 식각하는 단계에서 발생된 상기 게이트 산화막의 손상을 보상하기 위하여, 게이트 산화 공정을 수행하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제2도전형 폴리실리콘막은 p형 폴리실리콘막이고, 500 내지 3,000Å 두께로 형성하는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제1도전형 폴리실리콘막이 노출될 때까지, 상기 제2도전형 폴리실리콘막을 식각하는 단계는, 상기 제2도전형 폴리실리콘막과 잔류된 반구형 실리콘막 및 절연막을 함께 식각하는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제2도전형 폴리실리콘막을 증착하는 단계 전, 잔류된 반구형 실리콘막과 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제2도전형 폴리실리콘막을 식각하는 단계 후에, 잔류된 제1 및 제2도전형 폴리실리콘막 상에 금속 실리사이드를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 미드-갭 워크-펑션을 갖는 반도체 소자의 게이트 전극 형성방법.
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