JP2001044433A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート電極及びビット線と電荷貯蔵電極用の
両プラグを同時形成により素子微細化による短絡を防止
できる信頼性の高い半導体素子の製造法を提供する。 【解決手段】 半導体基板１０１上にゲートパターン１
０２及びスペーサ１０３を形成し、不純物注入を行って
ＬＤＤ構造の接合領域１０４を形成する。第１絶縁膜１
０５を堆積して上面を平坦化し、ゲートパターン１０２
を除去して基板１０１露出面にゲート酸化物１０６を形
成する。絶縁膜１０５をパターニングしてコンクトホー
ル１０７をエッチングして接合領域１０４を露出する。
全面に障壁金属層１０８、バッファ層１０９を成膜しゲ
ート及びコンタクトホールを埋めて電導層１１０を形成
しこれを研磨してゲート電極、ビット用プラグ、電荷貯
蔵電極用プラグを形成して全面を第２絶縁膜１１１で覆
い、段差のない高集積の素子とし得る。
両プラグを同時形成により素子微細化による短絡を防止
できる信頼性の高い半導体素子の製造法を提供する。 【解決手段】 半導体基板１０１上にゲートパターン１
０２及びスペーサ１０３を形成し、不純物注入を行って
ＬＤＤ構造の接合領域１０４を形成する。第１絶縁膜１
０５を堆積して上面を平坦化し、ゲートパターン１０２
を除去して基板１０１露出面にゲート酸化物１０６を形
成する。絶縁膜１０５をパターニングしてコンクトホー
ル１０７をエッチングして接合領域１０４を露出する。
全面に障壁金属層１０８、バッファ層１０９を成膜しゲ
ート及びコンタクトホールを埋めて電導層１１０を形成
しこれを研磨してゲート電極、ビット用プラグ、電荷貯
蔵電極用プラグを形成して全面を第２絶縁膜１１１で覆
い、段差のない高集積の素子とし得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特にゲート電極、ビット線用プラグ及び電荷
貯蔵電極用プラグを同時に形成することにより、２つの
電極が短絡しないようにする半導体素子の製造方法に関
する。
法に係り、特にゲート電極、ビット線用プラグ及び電荷
貯蔵電極用プラグを同時に形成することにより、２つの
電極が短絡しないようにする半導体素子の製造方法に関
する。
【０００２】
【従来の技術】半導体素子の高集積化に伴ってパターン
の線幅は段々減少しつつある。このような過程において
ゲート電極を形成した上、後で形成されるビット線と電
荷貯蔵電極との短絡を防止するためにゲート電極の側壁
にスペーサを形成する。ところが、回路の線幅が狭くな
るにつれてスペーサの大きさも小さくなる。これによ
り、隣接するゲート電極側壁のスペーサが互いに短絡す
ることもあり、その後絶縁膜を形成する時、及びこれを
エッチングしてコンタクトホールを形成し、コンタクト
ホールを埋め込んでビット線或いは電荷貯蔵電極を形成
する時に多くの問題点を生じさせて素子の信頼性を低下
させる。
の線幅は段々減少しつつある。このような過程において
ゲート電極を形成した上、後で形成されるビット線と電
荷貯蔵電極との短絡を防止するためにゲート電極の側壁
にスペーサを形成する。ところが、回路の線幅が狭くな
るにつれてスペーサの大きさも小さくなる。これによ
り、隣接するゲート電極側壁のスペーサが互いに短絡す
ることもあり、その後絶縁膜を形成する時、及びこれを
エッチングしてコンタクトホールを形成し、コンタクト
ホールを埋め込んでビット線或いは電荷貯蔵電極を形成
する時に多くの問題点を生じさせて素子の信頼性を低下
させる。
【０００３】
【発明が解決しようとする課題】従って、本発明はゲー
ト電極、ビット線用プラグ及び電荷貯蔵電極用プラグを
同時に形成することにより、かかる問題点を解決するこ
とのできる半導体素子の製造方法を提供することを目的
とする。
ト電極、ビット線用プラグ及び電荷貯蔵電極用プラグを
同時に形成することにより、かかる問題点を解決するこ
とのできる半導体素子の製造方法を提供することを目的
とする。
【０００４】
【課題を解決するための手段】前記目的を達成するため
の本発明は、半導体基板上の所定の領域にスペーサの設
けられたゲートパターンを形成する段階と、不純物イオ
ン注入工程を行なって前記半導体基板上に接合領域を形
成する段階と、全体構造の上に第1絶縁膜を形成した
後、ゲートパターンの上部が露出されるまで研磨して平
坦化させる段階と、前記ゲートパターンを除去して半導
体基板を露出させた後、露出した半導体基板上にゲート
酸化膜を形成する段階と、前記第1絶縁膜の所定の領域
をエッチングして前記接合領域を露出させるコンタクト
ホールを形成する段階と、全体構造の上に障壁金属層及
びバッファ層を形成する段階と、前記コンタクトホール
及びゲートの形成される部分が埋め込まれるように全体
構造の上に電導層を形成した後、研磨してゲート電極、
ビット線用プラグ及び電荷貯蔵電極用プラグを形成する
段階と、全体構造の上に第2絶縁膜を形成する段階とを
含んでなることを特徴とする。
の本発明は、半導体基板上の所定の領域にスペーサの設
けられたゲートパターンを形成する段階と、不純物イオ
ン注入工程を行なって前記半導体基板上に接合領域を形
成する段階と、全体構造の上に第1絶縁膜を形成した
後、ゲートパターンの上部が露出されるまで研磨して平
坦化させる段階と、前記ゲートパターンを除去して半導
体基板を露出させた後、露出した半導体基板上にゲート
酸化膜を形成する段階と、前記第1絶縁膜の所定の領域
をエッチングして前記接合領域を露出させるコンタクト
ホールを形成する段階と、全体構造の上に障壁金属層及
びバッファ層を形成する段階と、前記コンタクトホール
及びゲートの形成される部分が埋め込まれるように全体
構造の上に電導層を形成した後、研磨してゲート電極、
ビット線用プラグ及び電荷貯蔵電極用プラグを形成する
段階と、全体構造の上に第2絶縁膜を形成する段階とを
含んでなることを特徴とする。
【０００５】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
詳細に説明する。
【０００６】図１（ａ）乃至図１（ｄ）は本発明による
半導体素子の製造方法を説明するために順次示した素子
の断面図である。
半導体素子の製造方法を説明するために順次示した素子
の断面図である。
【０００７】図１（ａ）を参照すると、半導体基板１０
１上の所定の領域にゲートパターン１０２を形成する。
ゲートパターン１０２は絶縁膜或いは導電体膜で形成す
ることができる。絶縁膜としては酸化膜或いは窒化膜を
使用し、導電体膜としてはポリシリコン膜或いは金属膜
を使用する。低濃度不純物イオン注入工程を行なって半
導体基板１０１上に低濃度不純物領域を形成した後、ゲ
ートパターンの側壁にスペーサ１０３を形成する。スペ
ーサ１０３はゲートパターン１０２が導電体膜で形成さ
れると、絶縁膜から形成し、ゲートパターン１０２が絶
縁膜で形成されると、導電体膜から形成する。そして、
高濃度不純物イオン注入工程を行なって半導体基板１０
１上に高濃度不純物領域を形成することにより、ＬＤＤ
構造の接合領域１０４を形成する。
１上の所定の領域にゲートパターン１０２を形成する。
ゲートパターン１０２は絶縁膜或いは導電体膜で形成す
ることができる。絶縁膜としては酸化膜或いは窒化膜を
使用し、導電体膜としてはポリシリコン膜或いは金属膜
を使用する。低濃度不純物イオン注入工程を行なって半
導体基板１０１上に低濃度不純物領域を形成した後、ゲ
ートパターンの側壁にスペーサ１０３を形成する。スペ
ーサ１０３はゲートパターン１０２が導電体膜で形成さ
れると、絶縁膜から形成し、ゲートパターン１０２が絶
縁膜で形成されると、導電体膜から形成する。そして、
高濃度不純物イオン注入工程を行なって半導体基板１０
１上に高濃度不純物領域を形成することにより、ＬＤＤ
構造の接合領域１０４を形成する。
【０００８】図１（ｂ）を参照すると、全体構造の上に
第1絶縁膜１０５を形成した後、ゲートパターン１０２
の上部が露出されるまでＣＭＰ工程を行なって平坦化さ
せる。ゲートパターン１０２を除去して半導体基板１０
１の所定の領域を露出させた後、露出した半導体基板１
０１上にゲート酸化膜１０６を形成する。ゲート酸化膜
１０６はシリコン酸化膜或いはタンタル酸化膜（Ｔａ２
Ｏ５）で形成する。全体構造の上に感光膜を塗布した
後、リソグラフィ工程及びエッチング工程で第1絶縁膜
１０５の所定の領域をエッチングして接合領域１０４を
露出させるコンタクトホール１０７を形成する（本実施
形態ではゲート酸化膜１０６が形成される部位を挟んで
両側に２つのコンタクトホール１０７を形成する）。コ
ンタクトホール１０７には以後ビット線及び電荷貯蔵電
極を接合領域と連結させるプラグを形成する（２つのコ
ンタクトホール１０７のうち、一方にビット線用プラ
グ、他方に電荷貯蔵電極用プラグが形成される）。
第1絶縁膜１０５を形成した後、ゲートパターン１０２
の上部が露出されるまでＣＭＰ工程を行なって平坦化さ
せる。ゲートパターン１０２を除去して半導体基板１０
１の所定の領域を露出させた後、露出した半導体基板１
０１上にゲート酸化膜１０６を形成する。ゲート酸化膜
１０６はシリコン酸化膜或いはタンタル酸化膜（Ｔａ２
Ｏ５）で形成する。全体構造の上に感光膜を塗布した
後、リソグラフィ工程及びエッチング工程で第1絶縁膜
１０５の所定の領域をエッチングして接合領域１０４を
露出させるコンタクトホール１０７を形成する（本実施
形態ではゲート酸化膜１０６が形成される部位を挟んで
両側に２つのコンタクトホール１０７を形成する）。コ
ンタクトホール１０７には以後ビット線及び電荷貯蔵電
極を接合領域と連結させるプラグを形成する（２つのコ
ンタクトホール１０７のうち、一方にビット線用プラ
グ、他方に電荷貯蔵電極用プラグが形成される）。
【０００９】図１（ｃ）を参照すると、全体構造の上に
障壁金属層１０８及びバッファ層１０９を薄く形成す
る。バッファ層１０９は膜厚５０〜２００Åに非晶質シ
リコン膜で形成する。コンタクトホール１０７及びゲー
トの形成される部分が埋め込まれるように全体構造の上
に電導層１１０を形成する。電導層１１０はポリシリコ
ン膜、或いはポリシリコン膜と金属層の二重膜で形成す
る。
障壁金属層１０８及びバッファ層１０９を薄く形成す
る。バッファ層１０９は膜厚５０〜２００Åに非晶質シ
リコン膜で形成する。コンタクトホール１０７及びゲー
トの形成される部分が埋め込まれるように全体構造の上
に電導層１１０を形成する。電導層１１０はポリシリコ
ン膜、或いはポリシリコン膜と金属層の二重膜で形成す
る。
【００１０】図１（ｄ）を参照すると、金属層１１０を
研磨または全面エッチングしてゲート電極、ビット線用
プラグ及び電荷貯蔵電極用プラグを形成する。この際、
全面エッチングする場合、５００〜２０００Å程度オー
バーエッチングする。全体構造の上に第2絶縁膜１１１
を形成する。
研磨または全面エッチングしてゲート電極、ビット線用
プラグ及び電荷貯蔵電極用プラグを形成する。この際、
全面エッチングする場合、５００〜２０００Å程度オー
バーエッチングする。全体構造の上に第2絶縁膜１１１
を形成する。
【００１１】本発明の他の実施例として、ゲートパター
ンを除去する前に第1絶縁膜の所定の領域をエッチング
してコンタクトホールを形成した後、ゲートパターンを
除去し、ゲート酸化膜を形成する。
ンを除去する前に第1絶縁膜の所定の領域をエッチング
してコンタクトホールを形成した後、ゲートパターンを
除去し、ゲート酸化膜を形成する。
【００１２】一方、本発明のまた他の実施例として、ゲ
ートパターンを形成する前に半導体基板を所定の深さに
エッチングしてチャネルを形成し、以降の工程を実施す
る。
ートパターンを形成する前に半導体基板を所定の深さに
エッチングしてチャネルを形成し、以降の工程を実施す
る。
【００１３】
【発明の効果】上述した本発明によれば、高集積半導体
素子の製造工程においてゲート電極、ビット線用プラグ
及び電荷貯蔵電極用プラグを同時に形成することによ
り、これらが短絡しないようにすることができると共
に、小さい電圧で素子を動作させることができて高性能
素子を製作することができる。尚、前述の方法で半導体
素子を製造する場合、半導体基板と第1絶縁膜との段差
が極めて小さいため、小さいサイズのプラグコンタクト
の形成にも非常に有利であって、既存の方法によるもの
より同じチップ面積でさらに多くのセルを実現すること
ができる。
素子の製造工程においてゲート電極、ビット線用プラグ
及び電荷貯蔵電極用プラグを同時に形成することによ
り、これらが短絡しないようにすることができると共
に、小さい電圧で素子を動作させることができて高性能
素子を製作することができる。尚、前述の方法で半導体
素子を製造する場合、半導体基板と第1絶縁膜との段差
が極めて小さいため、小さいサイズのプラグコンタクト
の形成にも非常に有利であって、既存の方法によるもの
より同じチップ面積でさらに多くのセルを実現すること
ができる。
【図１】図１（ａ）乃至図１（ｄ）は本発明に係る半導
体素子の製造方法を説明するために順次示した素子の断
面図である。
体素子の製造方法を説明するために順次示した素子の断
面図である。
１０１ 半導体基板 １０２ ゲートパターン １０３ スペーサ １０４ 接合領域 １０５ 第1絶縁膜 １０６ ゲート酸化膜 １０７ コンタクトホール １０８ 障壁金属層 １０９ バッファ層 １１０ 導電層 １１１ 第2絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３０１Ｇ 29/43
Claims (12)
- 【請求項１】 半導体基板上の所定の領域にスペーサの
設けられたゲートパターンを形成する段階と、 不純物イオン注入工程を行なって前記半導体基板上に接
合領域を形成する段階と、 全体構造の上に第1絶縁膜を形成した後、ゲートパター
ンの上部が露出するまで研磨して平坦化させる段階と、 前記ゲートパターンを除去して半導体基板を露出させた
後、露出した半導体基板上にゲート酸化膜を形成する段
階と、 前記第１絶縁膜の所定の領域をエッチングして前記接合
領域を露出させるコンタクトホールを形成する段階と、 全体構造の上に障壁金属層及びバッファ層を形成する段
階と、 前記コンタクトホール及びゲートの形成される部分が埋
め込まれるように全体構造の上に電導層を形成した後、
研磨してゲート電極、ビット線用プラグ及び電荷貯蔵電
極用プラグを形成する段階と、 全体構造の上に第2絶縁膜を形成する段階とを含んでな
ることを特徴とする半導体素子の製造方法。 - 【請求項２】 前記ゲートパターンは絶縁膜或いは導電
体膜で形成することを特徴とする請求項１記載の半導体
素子の製造方法。 - 【請求項３】 前記絶縁膜は酸化膜或いは窒化膜である
ことを特徴とする請求項２記載の半導体素子の製造方法 - 【請求項４】 前記導電体膜はポリシリコン膜或いは金
属膜であることを特徴とする請求項２記載の半導体素子
の製造方法。 - 【請求項５】 前記スペーサは前記ゲートパターンが絶
縁膜で形成されると、導電体膜から形成することを特徴
とする請求項１記載の半導体素子の製造方法。 - 【請求項６】 前記スペーサは前記ゲートパターンが導
電体膜で形成されると、絶縁膜から形成することを特徴
とする請求項１記載の半導体素子の製造方法。 - 【請求項７】 前記ゲート酸化膜はシリコン酸化膜或い
は酸化タンタル膜で形成することを特徴とする請求項１
記載の半導体素子の製造方法。 - 【請求項８】 前記バッファ層は非晶質シリコン膜で形
成することを特徴とする請求項１記載の半導体素子の製
造方法。 - 【請求項９】 前記バッファ層は膜厚５０ｈ乃至２００
Aに形成することを特徴とする請求項１記載の半導体素
子の製造方法。 - 【請求項１０】 前記電導層はポリシリコン膜、或いは
ポリシリコン膜と金属層の二重膜で形成されることを特
徴とする請求項１記載の半導体素子の製造方法。 - 【請求項１１】 前記ゲートパターンを除去する前に前
記第1絶縁膜の所定の領域をエッチングしてコンタクト
ホールを形成することを特徴とする請求項１記載の半導
体素の製造方法。 - 【請求項１２】 前記ゲートパターンを形成する前、前
記半導体基板を所定の深さにエッチングすることを特徴
とする請求項１記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025756A KR100338104B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체 소자의 제조 방법 |
| KR99-25756 | 1999-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044433A true JP2001044433A (ja) | 2001-02-16 |
Family
ID=19597670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000196630A Pending JP2001044433A (ja) | 1999-06-30 | 2000-06-29 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2001044433A (ja) |
| KR (1) | KR100338104B1 (ja) |
| TW (1) | TW493263B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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