JP2002043544A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002043544A
JP2002043544A JP2000220609A JP2000220609A JP2002043544A JP 2002043544 A JP2002043544 A JP 2002043544A JP 2000220609 A JP2000220609 A JP 2000220609A JP 2000220609 A JP2000220609 A JP 2000220609A JP 2002043544 A JP2002043544 A JP 2002043544A
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forming
insulating film
interlayer insulating
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Hiroki Shinkawada
裕樹 新川田
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 本発明は自己整合的に形成されるコンタクト
ホールを有する半導体装置の製造方法に関し、微細なＤ
ＲＡＭを確実に形成することを目的とする。 【解決手段】 シリコン基板１０上に形成された第１層
間絶縁膜４４にトランスファゲート（ＴＧ）収容溝を形
成する。その溝の中にサイドウォール３４を含むＴＧ３
３を形成する。第１層間絶縁膜４４を選択的に除去する
条件でＴＧ３３に隣接する部位に自己整合的にコンタク
トホールを形成し、その中にコンタクトプラグ５０を形
成する。それらの上層に、コンタクトプラグ５０と導通
するビット線６０やキャパシタを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、自己整合的に形成されるコ
ンタクトホールを有する半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）に代表される半導体装置の分野では、微細化
が進行するに連れてデザイン寸法が縮小されている。こ
のデザイン寸法の縮小に伴い、ＤＲＡＭ等のメモリデバ
イスにおいては、メモリセルのキャパシタに通じるコン
タクトホール（キャパシタコンタクト）と、ビット線に
通じるコンタクトホール（ＢＬコンタクト）の双方をセ
ルフアラインコンタクト（ＳＡＣ）構造とする必要が生
じている。
【０００３】ＤＲＡＭの構造として現在主流であるＣＯ
Ｂ（Capacitor Over Bit-line）構造において、キャパ
シタコンタクトは通常１μｍ程度の深さを有している。
実現可能なエッチング選択比等を考慮すると、１μｍの
深さを有するキャパシタコンタクトを自己整合的に適正
な位置に形成することは必ずしも容易ではない。そこ
で、ＣＯＢ構造のＤＲＡＭの製造方法としては、自己整
合的に第１のコンタクトプラグを形成し、その上に径の
小さなコンタクトホール（径縮小コンタクト）を開口す
る手法が用いられることがある。上記の手法によれば、
一度に開口すべきコンタクトホールの深さが縮小される
ため、キャパシタコンタクトの形成に伴う困難を緩和す
ることができる。
【０００４】図２７（ａ）は上述した従来の方法で製造
されたＤＲＡＭ混載デバイスのメモリセル部の断面図を
示す。図２７（ｂ）および図２７（ｃ）は、そのＤＲＡ
Ｍ混載デバイスが有するロジック回路部に形成されたＣ
ＭＯＳ（Complementary Metal Oxide Semiconductor）
の断面図を示す。より具体的には、図２７（ｂ）はロジ
ック回路部におけるＮＭＯＳトランジスタ部の断面図、
図２７（ｃ）はロジック回路部におけるＰＭＯＳトラン
ジスタ部の断面図を示す。
【０００５】また、図２８（ａ）〜図２８（ｃ）、図２
９（ａ）〜図２９（ｃ）、および図３０（ａ）〜図３０
（ｃ）は、ＤＲＡＭ混載デバイスのレイアウトを製造工
程の進行に合わせて説明するための図である。以下、こ
れらの図を参照して、従来の方法でＤＲＡＭ混載デバイ
スを製造する際の工程の流れについて説明する。
【０００６】ステップ１０１：シリコン基板１０に絶縁
膜分離１２を形成する。その結果、図２８（ａ）〜図２
８（ｃ）中に符号１３を付して表すような活性領域が形
成される。 ステップ１０２：メモリセル部およびＮＭＯＳトランジ
スタ部にＰ型ウェル１４を形成する。Ｐ型ウェル１４の
表面付近にＰ型チャネルを注入する。 ステップ１０３：ＰＭＯＳトランジスタ部にＮ型ウェル
１６を形成する。Ｎ型ウェル１６の表面付近にＮ型チャ
ネル（埋め込みチャネル型の場合はＰ型チャネル層）を
注入する。
【０００７】ステップ１０４：活性領域の表面を覆うよ
うにゲート絶縁膜２４を形成する。 ステップ１０５：ゲート絶縁膜２４の上に導電性のゲー
ト電極膜２６、ポリサイド膜２８、およびゲート電極膜
２６のマスクとして機能するシリコン絶縁膜３０を形成
する。 ステップ１０６：レジストマスクでシリコン絶縁膜３０
をエッチングし、加工されたシリコン絶縁膜３０をマス
クとしてゲート電極電極膜２６およびポリサイド膜２８
をエッチングする。次いで、メモリセル部、ＮＭＯＳト
ランジスタ部、およびＰＭＯＳトランジスタ部に、それ
ぞれトランジスタのＮ−不純物層３６，Ｐ−不純物層４
０を形成すべく、それらの領域に、マスクを用いて、ゲ
ート電極に対して自己整合的に不純物を注入する。
【０００８】ステップ１０７：半導体ウェハの全面を被
うようにシリコン窒化膜３２を形成する。その結果、メ
モリセル部、ＮＭＯＳトランジスタ部、およびＰＭＯＳ
トランジスタ部の全てにおいて、シリコン窒化膜３２で
被われたトランスファーゲート（ＴＧ）３３が形成され
る（図２８（ａ）〜図２８（ｃ）参照）。
【０００９】ステップ１０８：ＮＭＯＳトランジスタ部
およびＰＭＯＳトランジスタ部を被うシリコン窒化膜３
２を異方的にエッチングすることで、それらの領域にゲ
ート電極膜２６の側面を被うサイドウォール３４を形成
する。 ステップ１０９：ＮＭＯＳトランジスタ部およびＰＭＯ
Ｓトランジスタ部に、それぞれＮ型不純物およびＰ型不
純物を注入する。その結果、ＮＭＯＳトランジスタ部に
はＮ−領域３６とＮ＋領域３８とが形成され、ＰＭＯＳ
トランジスタ部にはＰ−領域４０とＰ＋領域４２とが形
成される。
【００１０】ステップ１１０：半導体ウェハの全面に第
１層間絶縁膜４４が堆積される。 ステップ１１１：メモリセル部において、シリコン窒化
膜３２をストッパー膜として、ゲート電極膜２６の間に
自己整合的にコンタクトホール４６を形成する。続い
て、コンタクトホール底部のストッパー膜３２を除去す
るエッチングを行い、コンタクトホール４６を形成す
る。この際、メモリセル部にもゲート電極膜２６の側面
を被うサイドウォール３４が形成される。コンタクトホ
ール４６は、図２９（ａ）中に符号４８を付して表すマ
スクパターンを用いて形成される。
【００１１】ステップ１１２：コンタクトホール４６の
内部にドープトポリシリコンが埋め込まれることによ
り、隣接するＴＧ３３の間に導電性のコンタクトプラグ
５０が形成される。 ステップ１１３：第１層間絶縁膜４４およびコンタクト
プラグ５０の上層に、第２層間絶縁膜５２が形成され
る。 ステップ１１４：メモリセル部、ＮＭＯＳトランジスタ
部、およびＰＭＯＳトランジスタ部において、ビット線
に通じるＢＬコンタクト５４が形成される。ＢＬコンタ
クト５４は、図３０（ａ）〜図３０（ｃ）中に符号５６
を付して表すマスクパターンを用いて形成される。
【００１２】ステップ１１５：ＢＬコンタクト５４の内
部にコンタクトプラグ５８が形成されると共に、第２層
間絶縁膜５２の上にビット線６０がパターニングされ
る。 ステップ１１６：ビット線６０を被うように第３層間絶
縁膜６２が形成される。 ステップ１１７：メモリセル部において、第２および第
３層間絶縁膜５２，６２を貫通してコンタクトプラグ５
０の上部に開口するキャパシタコンタクト６４が形成さ
れる。キャパシタコンタクト６４は、図３０（ａ）〜図
３０（ｃ）中に符号６６を付して表すマスクパターンを
用いて形成される。
【００１３】ステップ１１８：キャパシタコンタクト６
４の内部にドープトポリシリコン、或いはWなどが埋め
込まれることにより導電性のコンタクトプラグ６８が形
成される。 ステップ１１９：第３層間絶縁膜６２の上層に第４層間
絶縁膜７０が形成される。 ステップ１２０：メモリセル部において、コンタクトプ
ラグ６８と導通する下部電極７２、下部電極７２を被う
絶縁膜７４、および絶縁膜７４を被う上部電極７６が形
成される。従来の製造方法によれば、上述した一連の処
理が実行されることによりＣＯＢ構造のＤＲＡＭを備え
るメモリ混載デバイスが製造される。
【００１４】
【発明が解決しようとする課題】近年では、メモリ混載
ロジックデバイスの高集積化に伴い、ロジック回路部の
ソースドレイン領域が縮小されている。すなわち、図２
７（ｂ）におけるＮ＋領域３８、および図２７（ｃ）に
おけるＰ＋領域４２が縮小されている。このため、メモ
リ混載ロジックデバイスに関しては、メモリセル部のキ
ャパシタコンタクトのみならず、ロジック回路部のＢＬ
コンタクトについてもＳＡＣ構造とすることが望まれ
る。しかしながら、上記従来の方法では、ロジック回路
部のＢＬコンタクト５４をＳＡＣ構造とすることはでき
ない。
【００１５】また、従来の製造方法では、シリコン基板
１０上にシリコン窒化膜３２を堆積させた後、隣接する
ＴＧ３３の間が埋め込まれるように第１層間絶縁膜４４
を堆積させる必要がある。ＴＧ３３の間隔は、ＤＲＡＭ
のデザイン寸法が小さく成るに連れて狭小となる。一
方、ＤＲＡＭのデザイン寸法が小さくなると、ゲート電
極膜２６の電気抵抗を抑制するために、ＴＧ３３の高さ
を大きくする必要が生ずる。このため、近年のＤＲＡＭ
において、隣接するＴＧ３３間に確保されるスペース
は、そのアスペクト比が高まる傾向にある。ＴＧ３３間
のスペースのアスペクト比が高まると、その内部を第１
層間絶縁膜４４で埋め込むことが困難となる。従って、
従来の方法によると、ＤＲＡＭの微細化が進むにつれ
て、第１層間絶縁膜４４が適正に堆積させ得なくなると
いう問題が生ずる。
【００１６】更に、従来の製造方法では、隣接するＴＧ
３３間に自己整合的にコンタクトホール４６を開口させ
るために、図２９（ａ）に示すようなマスクパターン４
８、すなわち、個々のコンタクトホール４６毎に別個の
開口を有するマスクパターン４８が用いられる。このよ
うなマスクパターン４８が狭ピッチで形成されたＴＧ３
３の上層で用いられると、層間絶縁膜の平坦性が悪化し
た場合などに、隣接するコンタクトホール４６間に短絡
が生じ易い。従来の製造方法は、この点においても微細
なＤＲＡＭを製造するうえで問題を有していた。
【００１７】本発明は、上記のような課題を解決するた
めになされたもので、微細なＤＲＡＭを確実に形成する
うえで好適な構造を有する半導体装置を提供することを
第１の目的とする。また、本発明は、微細なＤＲＡＭを
確実に形成するうえで好適な半導体装置の製造方法を提
供することを第２の目的とする。
【００１８】
【課題を解決するための手段】請求項１記載の発明は、
トランスファゲートに隣接するコンタクトプラグを有す
る半導体装置であって、前記トランスファゲートは、ゲ
ート絶縁膜と、ゲート電極層と、それらの側面を被うサ
イドウォールとを有し、前記コンタクトプラグは、前記
トランスファゲートと同じ高さを有し、かつ、全高にお
いて前記トランスファゲートに隣接し、更に、前記トラ
ンスファゲートの表面および前記コンタクトプラグの表
面と同一面をなす表面を有する第１層間絶縁膜と、前記
第１層間絶縁膜の上に形成される第２層間絶縁膜と、前
記コンタクトプラグに比して小さく、前記第２層間絶縁
膜を貫通して前記コンタクトプラグと導通する径縮小コ
ンタクトプラグと、を備えることを特徴とするものであ
る。
【００１９】請求項２記載の発明は、請求項１記載の半
導体装置であって、複数のメモリセルを有するメモリセ
ル部を有し、当該メモリセル部は、前記トランスファゲ
ート、前記コンタクトプラグ、前記第１および第２層間
絶縁膜に加えて、前記第２層間絶縁膜の上に形成される
ビット線と、前記ビット線を被うように前記第２層間絶
縁膜の上に形成される第３層間絶縁膜と、前記第３層間
絶縁膜の上に形成されるキャパシタとを備え、更に、前
記径縮小コンタクトプラグとして、前記第２層間絶縁膜
を貫通して前記コンタクトプラグと前記ビット線とを導
通させるビット線用コンタクトプラグと、前記第２およ
び第３層間絶縁膜を貫通して前記コンタクトプラグとキ
ャパシタとを導通させるキャパシタ用コンタクトプラグ
とを有することを特徴とするものである。
【００２０】請求項３記載の発明は、請求項２記載の半
導体装置であって、前記ゲート電極層は、不純物を含有
するドープトシリコン層と、当該ドープトシリコン層の
表面を覆うシリサイド膜とを有し、前記キャパシタに対
応するコンタクトプラグ、前記キャパシタ用コンタクト
プラグ、および前記キャパシタの下部電極は、何れも不
純物を有するドープトシリコンで形成され、前記ビット
線に対応するコンタクトプラグは、不純物を含有するド
ープトシリコン層と、前記ビット線用コンタクトプラグ
と接する部位にのみ形成されるシリサイド膜とを有し、
前記ビット線用コンタクトプラグは、前記コンタクトプ
ラグと接するバリアメタルと、当該バリアメタルの上に
形成されるメタル層とを有することを特徴とするもので
ある。
【００２１】請求項４記載の発明は、請求項３記載の半
導体装置であって、前記キャパシタは、SiONで構成され
るキャパシタ絶縁膜と、不純物を含有するドープトシリ
コンで構成される上部電極とを備えることを特徴とする
ものである。
【００２２】請求項５記載の発明は、請求項２乃至４の
何れか１項記載の半導体装置であって、複数のトランジ
スタを含むロジック回路部を有し、当該ロジック回路部
は、前記トランスファゲート、前記コンタクトプラグ、
前記第１および第２層間絶縁膜に加えて、前記第２層間
絶縁膜の上に形成されるビット線を備え、更に、前記径
縮小コンタクトプラグとして、前記第２層間絶縁膜を貫
通して前記コンタクトプラグと前記ビット線とを導通さ
せるビット線用コンタクトプラグを有することを特徴と
するものである。
【００２３】請求項６記載の発明は、請求項５記載の半
導体装置であって、前記ロジック回路部は、ＣＭＯＳト
ランジスタを構成するＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとを有することを特徴とするものである。
【００２４】請求項７記載の発明は、請求項６記載の半
導体装置であって、前記ＮＭＯＳトランジスタに対応し
て設けられるコンタクトプラグおよびゲート電極層はＮ
型不純物を含むドープトシリコン層を有し、前記ＰＭＯ
Ｓトランジスタに対応して設けられるコンタクトプラグ
およびゲート電極層はＰ型不純物を含むドープトシリコ
ン層を有することを特徴とするものである。
【００２５】請求項８記載の発明は、請求項６記載の半
導体装置であって、前記メモリセル部は、第１導電型の
トランジスタを備え、前記ＮＭＯＳトランジスタおよび
前記ＰＭＯＳトランジスタのうち、前記第１導電型と異
なる導電型を有するものは、前記第１導電型の半導体に
調製された埋め込みチャネルと、第２導電型に調製され
た半導体により前記埋め込みチャネルの表面付近に形成
されたカウンターチャネルとを有し、前記ＮＭＯＳトラ
ンジスタに対応して設けられるコンタクトプラグはＮ型
不純物を含むドープトシリコン層を有し、前記ＰＭＯＳ
トランジスタに対応して設けられるコンタクトプラグは
Ｐ型不純物を含むドープトシリコン層を有し、更に、前
記ＮＭＯＳトランジスタに対応して設けられるゲート電
極層、並びに前記ＰＭＯＳトランジスタに対応して設け
られるゲート電極層は、何れも前記第１導電型の不純物
を含むドープトシリコン層を有することを特徴とするも
のである。
【００２６】請求項９記載の発明は、請求項１記載の半
導体装置であって、複数のトランジスタを含むロジック
回路部を有し、当該ロジック回路部は、前記トランスフ
ァゲート、前記コンタクトプラグ、前記第１および第２
層間絶縁膜に加えて、前記第２層間絶縁膜の上に形成さ
れるビット線を備え、更に、前記径縮小コンタクトプラ
グとして、前記第２層間絶縁膜を貫通して前記コンタク
トプラグと前記ビット線とを導通させるビット線用コン
タクトプラグを有することを特徴とするものである。
【００２７】請求項１０記載の発明は、請求項９記載の
半導体装置であって、前記ロジック回路部は、ＣＭＯＳ
トランジスタを構成するＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタとを有することを特徴とするものであ
る。
【００２８】請求項１１記載の発明は、請求項１０記載
の半導体装置であって、前記ＮＭＯＳトランジスタに対
応して設けられるコンタクトプラグおよびゲート電極層
はＮ型不純物を含むドープトシリコン層を有し、前記Ｐ
ＭＯＳトランジスタに対応して設けられるコンタクトプ
ラグおよびゲート電極層はＰ型不純物を含むドープトシ
リコン層を有することを特徴とするものである。
【００２９】請求項１２記載の発明は、請求項１乃至１
１の何れか１項記載の半導体装置であって、前記コンタ
クトプラグおよび前記ゲート電極層は、不純物を含有す
るドープトシリコン層と、当該ドープトシリコン層の表
面を覆うシリサイド膜とを有し、前記径縮小コンタクト
プラグは、前記シリサイド膜と接するバリアメタルと、
当該バリアメタルの上に形成されるメタル層とを有する
ことを特徴とするものである。
【００３０】請求項１３記載の発明は、請求項１乃至１
１の何れか１項記載の半導体装置であって、前記トラン
スファゲートのゲート電極層は、メタル層と、当該メタ
ル層を取り囲むバリアメタルとを有することを特徴とす
るものである。
【００３１】請求項１４記載の発明は、請求項１乃至１
３の何れか１項記載の半導体装置であって、前記トラン
スファゲートのゲート酸化膜は、ＣＶＤ法で形成された
ＣＶＤ絶縁膜であることを特徴とするものである。
【００３２】請求項１５記載の発明は、前記トランスフ
ァゲートのゲート絶縁膜は、熱酸化法で形成された熱酸
化膜、或いは熱酸化窒化法で形成された熱酸化窒化膜で
あることを特徴とする請求項１乃至１３の何れか１項記
載の半導体装置であって、ものである。
【００３３】請求項１６記載の発明は、上記第２の目的
を達成するため、トランスファゲートに隣接するコンタ
クトプラグを有する半導体装置の製造方法であって、シ
リコン基板の上に第１層間絶縁膜を成膜するステップ
と、前記第１層間絶縁膜にトランスファゲート収容溝を
形成するステップと、前記トランスファゲート収容溝の
中に、トランスファゲートのサイドウォールを形成する
ステップと、前記サイドウォールの間に挟まれた空間内
にトランスファゲートのゲート絶縁膜とゲート電極層と
を形成するステップと、前記トランスファゲートを構成
する材質に対して前記第１層間絶縁膜を高い選択比で除
去し得る条件で、前記第１層間絶縁膜の前記トランスフ
ァゲートに隣接する部分をエッチングすることにより、
前記トランスファゲートに隣接するコンタクトホールを
自己整合的に形成するステップと、前記コンタクトホー
ルの中にコンタクトプラグを形成するステップと、前記
第１層間絶縁膜、前記コンタクトプラグ、および前記ト
ランスファゲートの上層に第２層間絶縁膜を形成するス
テップと、前記コンタクトプラグに比して小さく、か
つ、前記コンタクトプラグに通じる径縮小コンタクトホ
ールを前記第２層間絶縁膜に形成するステップと、前記
径縮小コンタクトホールの中に前記コンタクトプラグと
導通する径縮小コンタクトプラグを形成するステップ
と、を含むことを特徴とするものである。
【００３４】請求項１７記載の発明は、請求項１６記載
の半導体装置の製造方法であって、前記コンタクトホー
ルを形成するステップは、少なくとも２つのコンタクト
ホールに跨る開口を有するマスクパターンを用いて前記
第１層間絶縁膜をエッチングするステップを含むことを
特徴とするものである。
【００３５】請求項１８記載の発明は、請求項１７記載
の半導体装置の製造方法であって、前記半導体装置は複
数のメモリセルを有するメモリセル部を備え、前記メモ
リセル部において、第２層間絶縁膜の上にビット線を形
成するステップと、前記ビット線を被うように前記第２
層間絶縁膜の上に第３層間絶縁膜を形成するステップ
と、前記メモリセル部において、前記第３層間絶縁膜の
上にキャパシタを形成するステップとを更に含み、前記
径縮小コンタクトプラグを形成するステップは、前記メ
モリセル部において、前記第２層間絶縁膜を貫通して前
記コンタクトプラグと前記ビット線とを導通させるビッ
ト線用コンタクトプラグを形成するサブステップと、前
記メモリセル部において、前記第２および第３層間絶縁
膜を貫通して前記コンタクトプラグとキャパシタとを導
通させるキャパシタ用コンタクトプラグを形成するサブ
ステップとを含むことを特徴とするものである。
【００３６】請求項１９記載の発明は、請求項１７また
は１８項記載の半導体装置の製造方法であって、前記キ
ャパシタに対応するコンタクトプラグ、前記キャパシタ
用コンタクトプラグ、および前記キャパシタの下部電極
は、何れも不純物を有するドープトシリコンで形成さ
れ、前記ビット線に対応するコンタクトプラグは、不純
物を含有するドープトシリコン層と、前記ビット線用コ
ンタクトプラグと接する部位にのみ形成されるシリサイ
ド膜とで形成され、前記ビット線用コンタクトプラグ
は、前記コンタクトプラグと接するバリアメタルと、当
該バリアメタルの上に形成されるメタル層とで形成され
ることを特徴とするものである。
【００３７】請求項２０記載の発明は、請求項１９記載
の半導体装置の製造方法であって、前記キャパシタを形
成するステップは、SiONでキャパシタ絶縁膜を形成する
サブステップと、不純物を含有するドープトシリコンで
上部電極を形成するサブステップとを含むことを特徴と
するものである。
【００３８】請求項２１記載の発明は、請求項１８乃至
２０の何れか１項記載の半導体装置の製造方法であっ
て、前記半導体装置は複数のメモリセルを有するロジッ
ク回路部を備え、前記ロジック回路部において、第２層
間絶縁膜の上にビット線を形成するステップと、前記ビ
ット線を被うように前記第２層間絶縁膜の上に第３層間
絶縁膜を形成するステップとを更に含み、前記径縮小コ
ンタクトプラグを形成するステップは、前記ロジック回
路部において、前記第２層間絶縁膜を貫通して前記コン
タクトプラグと前記ビット線とを導通させるビット線用
コンタクトプラグを形成するサブステップを含むことを
特徴とするものである。
【００３９】請求項２２記載の発明は、請求項２１記載
の半導体装置の製造方法であって、前記ロジック回路部
は、ＮＭＯＳトランジスタを有するＮＭＯＳトランジス
タ部と、ＰＭＯＳトランジスタを有するＰＭＯＳトラン
ジスタ部とを有し、前記ＮＭＯＳトランジスタ部に、Ｎ
型半導体に調製されたソースドレイン領域とＰ型半導体
に調製されたチャネルとを形成するステップと、前記Ｐ
ＭＯＳトランジスタ部に、Ｐ型半導体に調製されたソー
スドレイン領域とＮ型半導体に調製されたチャネルとを
形成するステップとを更に含み、前記コンタクトプラグ
を形成するステップは、前記コンタクトホールに不純物
を含まないシリコン膜を埋め込むサブステップと、ＮＭ
ＯＳトランジスタに対応するコンタクトホールに埋め込
まれた前記シリコン膜にＮ型不純物を注入するサブステ
ップと、ＰＭＯＳトランジスタに対応するコンタクトホ
ールに埋め込まれた前記シリコン膜にＰ型不純物を注入
するサブステップとを含むことを特徴とするものであ
る。
【００４０】請求項２３記載の発明は、請求項２１記載
の半導体装置の製造方法であって、前記メモリセル部は
第１導電型のトランジスタを有し、前記ロジック回路部
は、ＮＭＯＳトランジスタを有するＮＭＯＳトランジス
タ部と、ＰＭＯＳトランジスタを有するＰＭＯＳトラン
ジスタ部とを有し、前記メモリセル部に、前記第１導電
型の半導体に調製されたソースドレイン領域と第２導電
型の半導体に調製されたチャネルとを形成するステップ
と、前記ＮＭＯＳトランジスタ部および前記ＰＭＯＳト
ランジスタ部のうち、前記第１導電型のトランジスタを
形成すべき側に、前記第１導電型の半導体に調製された
ソースドレイン領域と前記第２導電型の半導体に調製さ
れたチャネルとを形成するステップと、前記ＮＭＯＳト
ランジスタ部および前記ＰＭＯＳトランジスタ部のう
ち、前記第２導電型のトランジスタを形成すべき側に、
前記第２導電型の半導体に調製されたソースドレイン領
域と、前記第１導電型の半導体に調製された埋め込みチ
ャネルと、前記埋め込みチャネルの表面付近に位置し、
第２導電型の半導体に調製されたカウンターチャネルと
を形成するステップとを更に含み、前記コンタクトプラ
グを形成するステップは、前記コンタクトホールに前記
第１導電型の不純物を含むシリコン膜を埋め込むサブス
テップを含むことを特徴とするものである。
【００４１】請求項２４記載の発明は、請求項１６また
は１７記載の半導体装置の製造方法であって、前記半導
体装置は複数のメモリセルを有するロジック回路部を備
え、前記ロジック回路部において、第２層間絶縁膜の上
にビット線を形成するステップと、前記ビット線を被う
ように前記第２層間絶縁膜の上に第３層間絶縁膜を形成
するステップとを更に含み、前記径縮小コンタクトプラ
グを形成するステップは、前記ロジック回路部におい
て、前記第２層間絶縁膜を貫通して前記コンタクトプラ
グと前記ビット線とを導通させるビット線用コンタクト
プラグを形成するサブステップを含むことを特徴とする
ものである。
【００４２】請求項２５記載の発明は、請求項２４記載
の半導体装置の製造方法であって、前記ロジック回路部
は、ＮＭＯＳトランジスタを有するＮＭＯＳトランジス
タ部と、ＰＭＯＳトランジスタを有するＰＭＯＳトラン
ジスタ部とを有し、前記ＮＭＯＳトランジスタ部に、Ｎ
型半導体に調製されたソースドレイン領域とＰ型半導体
に調製されたチャネルとを形成するステップと、前記Ｐ
ＭＯＳトランジスタ部に、Ｐ型半導体に調製されたソー
スドレイン領域とＮ型半導体に調製されたチャネルとを
形成するステップとを更に含み、前記コンタクトプラグ
を形成するステップは、前記コンタクトホールに不純物
を含まないシリコン膜を埋め込むサブステップと、ＮＭ
ＯＳトランジスタに対応するコンタクトホールに埋め込
まれた前記シリコン膜にＮ型不純物を注入するサブステ
ップと、ＰＭＯＳトランジスタに対応するコンタクトホ
ールに埋め込まれた前記シリコン膜にＰ型不純物を注入
するサブステップとを含むことを特徴とするものであ
る。
【００４３】請求項２６記載の発明は、請求項１６乃至
２５の何れか１項記載の半導体装置の製造方法であっ
て、前記ゲート電極層を形成するステップは、前記サイ
ドウォールの間に挟まれた空間内に、不純物を含有する
ドープトシリコンを埋め込むサブステップを含み、前記
コンタクトプラグを形成するステップは、前記コンタク
トホールに、不純物を含有するドープトシリコンを埋め
込むサブステップを含み、前記コンタクトホールが前記
ドープトシリコンで埋め込まれた後に、半導体ウェハの
全面に、シリサイド膜の基材となるメタルを堆積させる
ステップと、半導体ウェハに所定の熱処理を施して、前
記ゲート電極層の表面および前記コンタクトプラグの表
面のみに自己整合的にシリサイド膜を形成するステップ
とを更に含み、前記径縮小コンタクトプラグを形成する
ステップは、前記径縮小コンタクトホールの底部にバリ
アメタルを形成するサブステップと、前記バリアメタル
の上にメタル層を形成するステップとを含むことを特徴
とするものである。
【００４４】請求項２７記載の発明は、請求項１６乃至
２５の何れか１項記載の半導体装置の製造方法であっ
て、前記トランスファゲートのゲート電極層を形成する
ステップは、前記サイドウォールに挟まれた空間内に、
シリコン基板の露出部分を被うゲート絶縁膜を形成する
サブステップと、前記サイドウォールの間に残存する空
間の側面および底面に沿ってバリアメタルを形成するサ
ブステップと、前記バリアメタルに囲まれた空間にメタ
ル材料を埋め込むサブステップとを含むことを特徴とす
るものである。
【００４５】請求項２８記載の発明は、請求項１６乃至
２７の何れか１項記載の半導体装置の製造方法であっ
て、前記トランスファゲートのゲート絶縁膜は、ＣＶＤ
法で形成されることを特徴とするものである。
【００４６】請求項２９記載の発明は、請求項１６乃至
２７の何れか１項記載の半導体装置の製造方法であっ
て、前記トランスファゲートのゲート酸化膜は、熱酸化
法或いは熱酸化窒化法で形成されることを特徴とするも
のである。
【００４７】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００４８】実施の形態１．図１（ａ）〜図１４（ｃ）
は本発明の実施の形態１の半導体装置の製造方法を説明
するための図を示す。また、図１５（ａ）〜図１７
（ｃ）は、本実施形態で製造されるＤＲＡＭ混載デバイ
スのレイアウトを、製造工程の進行に合わせて説明する
ための図である。
【００４９】実施の形態１では、ＤＲＡＭとロジックデ
バイスとを同一基板上に備える半導体装置、すなわち、
ＤＲＡＭ混載デバイスが製造される。図１（ａ）〜図１
７（ｃ）のうち各図（ａ）欄にはＤＲＡＭ混載デバイス
のメモリセル部の断面図が示されている。また、（ｂ）
欄および（ｃ）欄には、ロジック回路部に形成されるＣ
ＭＯＳの断面図、より具体的には、ロジック回路部のＮ
ＭＯＳトランジスタ部およびＰＭＯＳトランジスタ部の
断面図が示されている。
【００５０】本実施形態において、ＤＲＡＭ混載デバイ
スは、以下の手順で製造される。 ステップ１：図１（ａ）〜図１（ｃ）に示すようにシリ
コン基板１０に絶縁膜分離１２を形成する。その結果、
半導体ウェハ上の各領域に活性領域１３が形成される
（図１５（ａ）〜図１５（ｃ）のレイアウト参照）。 ステップ２：メモリセル部およびＮＭＯＳトランジスタ
部にＰ型ウェル１４を形成する。次いで、Ｐ型ウェル１
４の表面付近にＮ−不純物を注入してＮ−拡散層１５を
形成する。 ステップ３：ＰＭＯＳトランジスタ部にＮ型ウェル１６
を形成する。次いで、Ｎ型ウェル１６の表面付近にＰ−
不純物を注入してＰ−拡散層１７を形成する。
【００５１】ステップ４：図２（ａ）〜図２（ｃ）に示
すように、メモリセル部、ＮＭＯＳトランジスタ部、お
よびＰＭＯＳトランジスタ部の活性領域１３上にシリコ
ン酸化膜７８とシリコン窒化膜３２とを重ねて形成す
る。 ステップ５：シリコン窒化膜３２の上層に、ＴＥＯＳ酸
化膜あるいはＢＰＳＧなどにより、第１層間絶縁膜４４
を形成する。
【００５２】ステップ６：図３（ａ）〜図３（ｃ）に示
すように、写真製版およびドライエッチングにより、第
１層間絶縁膜４４にＴＧ収容溝４５を形成する（図１５
（ａ）〜図１５（ｃ）のレイアウト参照）。
【００５３】ステップ７：図４（ａ）〜図４（ｃ）に示
すように、シリコン窒化膜３２および第１層間絶縁膜４
４の上層にスペーサ窒化膜８０が形成される。
【００５４】ステップ８：図５（ａ）〜図５（ｃ）に示
すように、スペーサ窒化膜８０は、第１層間絶縁膜４４
の上面、および活性領域１３の表面が露出するまでドラ
イエッチングにより除去される。その結果、第１層間絶
縁膜４４の側面を被うサイドウォール３４が形成され
る。 ステップ９：メモリセル部、ＮＭＯＳトランジスタ部、
およびＰＭＯＳトランジスタ部に、それぞれトランジス
タのチャネル１８，２０，２２をトランジスタに対して
自己整合的に形成すべく、それらの領域に不純物を注入
する。
【００５５】ステップ１０：図６（ａ）〜図６（ｃ）に
示すように、半導体ウェハの全面にＣＶＤ法によりゲー
ト絶縁膜２４とポリシリコン膜８２とが重ねて形成され
る。ゲート絶縁膜２４は、例えば、SiO2, SiON, Si3N4,
Ta2O5, SrTiO, BaSrTiO，ZrO2，Al2O3，HFO2，Y2O3，
またはこれらの積層膜などで形成される。 ステップ１０-1：メモリセル部およびＮＭＯＳトランジ
スタ部に、マスクを用いてＮ型不純物（P，Asなど）が
注入される。 ステップ１０-2：ＰＭＯＳトランジスタ部に、マスクを
用いてＰ型不純物（B，BF2）が注入される。 ステップ１０-3：上記の処理によりポリシリコン膜８２
に注入された不純物を活性化させるため所定の熱処理が
実行される。その結果、メモリセル部およびＮＭＯＳト
ランジスタ部では、ポリシリコン膜８２がＮ型半導体と
なり、ＰＭＯＳトランジスタ部ではポリシリコン膜８２
がＰ型半導体となる。
【００５６】ステップ１１：図７（ａ）〜図７（ｃ）に
示すように、サイドウォール３４が露出するまで半導体
ウェハの全面がＣＭＰ（Chemical Mechanical Polishin
g）により研磨される。その結果、チャネル１８，２
０，２２の上層に独立したゲート電極膜２６が自己整合
的に形成され、個々のＴＧ収容溝４５の中に独立したＴ
Ｇ３３が形成される。
【００５７】ステップ１２：図１６（ａ）〜図１６
（ｃ）中に符号８４を付して表すマスクパターンを用い
て、第１層間絶縁膜４４がドライエッチングされる。こ
のドライエッチングは、ポリシリコンおよびシリコン窒
化膜に対して、シリコン酸化膜を高い選択比で除去し得
る条件で行われる。その結果、図８（ａ）〜図８（ｃ）
に示すように、隣接するＴＧ３３間（メモリセル部）、
或いはＴＧ３３の両側（ロジック回路部）に、自己整合
的にコンタクトホール４６が形成される（図１６（ａ）
〜図１６（ｃ）のレイアウト参照）。
【００５８】図１６（ａ）〜図１６（ｃ）に示すよう
に、本実施形態では、コンタクトホール４６を開口する
際に、複数のコンタクトホール４６に跨る大きなマスク
パターン８４が用いられる。このようなマスクパターン
８４が用いられるにも関わらず、シリコン酸化膜を選択
的に除去し得るエッチング条件が用いられるため、メモ
リセル部およびロジック回路部の双方において、自己整
合的に適正な位置にコンタクトホール４６を開口するこ
とができる。
【００５９】コンタクトホール４６を自己整合的に形成
する際に、個々のコンタクトホール４６に比して十分に
大きなマスクパターン８４が用いられる場合、個々のコ
ンタクトホール４６とほぼ大きさが同じマスクパターン
４８（図２９（ａ）〜図２９（ｃ）参照）が用いられる
場合に比して、より大きなプロセスマージンを確保する
ことができる。従って、本実施形態の製造方法によれ
ば、従来の製造方法に比してより安定的に、適正なコン
タクトホール４６を形成することができる。
【００６０】また、上記の如く、本実施形態では、メモ
リセル部のみならずロジック回路部においてもコンタク
トホール４６が自己整合的に適正な位置に形成される。
このため、本実施形態では、ロジック回路部において、
コンタクトホール４６の位置ずれを想定したマージンを
十分に小さくすることができる。従って、本実施形態の
製造方法によれば、ロジック回路部のコンタクトホール
の位置が写真製版の精度により決定される場合に比し
て、ロジック回路部の更なる微細化に対応することがで
きる。
【００６１】ステップ１３：図９（ａ）〜図９（ｃ）に
示すように、コンタクトホール４６の底部に残存してい
たシリコン酸化膜７８およびシリコン窒化膜３２がドラ
イエッチングによって除去される。次に、ＮＭＯＳトラ
ンジスタ部およびＰＭＯＳトランジスタ部に、それぞれ
Ｎ型不純物（P，Asなど）およびＰ型不純物（B，BF2な
ど）を注入する。その結果、ＮＭＯＳトランジスタ部に
はＮ−領域３６とＮ＋領域３８とが形成され、ＰＭＯＳ
トランジスタ部にはＰ−領域４０とＰ＋領域４２とが形
成される。
【００６２】ステップ１４：図１０（ａ）〜図１０
（ｃ）に示すように、半導体ウェハの全面にポリシリコ
ン膜８６が堆積される。 ステップ１５：メモリセル部およびＮＭＯＳトランジス
タ部に、マスクを用いてＮ型不純物（P，Asなど）が注
入される。 ステップ１６：ＰＭＯＳトランジスタ部に、マスクを用
いてＰ型不純物（B，BF2）が注入される。 ステップ１７：上記の処理に続いてよりポリシリコン膜
８６に注入された不純物を活性化させるため所定の熱処
理が実行される。その結果、メモリセル部およびＮＭＯ
Ｓトランジスタ部では、ポリシリコン膜８６がＮ型半導
体となり、ＰＭＯＳトランジスタ部ではポリシリコン膜
８６がＰ型半導体となる。
【００６３】ステップ１８：図１１（ａ）〜図１１
（ｃ）に示すように、サイドウォール３４が露出するま
で半導体ウェハの全面がＣＭＰにより研磨される。その
結果、コンタクトホール４６の内部に、独立したコンタ
クトプラグ５０が形成される（図１６（ａ）〜図１６
（ｃ）のレイアウト参照）。
【００６４】上述の如く、本実施形態の製造方法によれ
ば、シリコン基板１０の上に先ず第１層間絶縁膜４４を
形成し（ステップ１〜５）、その第１層間絶縁膜４４に
埋め込むようにＴＧ３３を形成することができる（ステ
ップ６〜１１）。更に、本実施形態の製造方法によれ
ば、ＴＧ３３が形成された後、第１層間絶縁膜４４に埋
め込むようにコンタクトプラグ５０を形成することがで
きる。
【００６５】つまり、本実施形態の製造方法では、ＴＧ
３３およびコンタクトプラグ５０を形成する過程で、隣
接するＴＧ３３間にシリコン酸化膜を堆積させる必要が
生じない。この場合、第１層間絶縁膜４４の膜質を劣化
させることなく、ＤＲＡＭ混載デバイスの微細化、すな
わち、ＴＧ３３のアスペクト比（幅に対する高さの比）
の増大に対処することが可能となる。従って、本実施形
態の製造方法によれば、ＴＧ３３を形成した後に、隣接
ＴＧ３３間にシリコン酸化膜を堆積させる手法がとられ
る場合に比して、ＤＲＡＭ混載デバイスを安定的に製造
することができる。
【００６６】ステップ１９：コンタクトプラグ５０が形
成された後、半導体ウェハの全面にはCo膜８８が形成さ
れる。 ステップ２０：半導体ウェハに対して所定の熱処理が施
されることにより、シリコンの露出部分とCo膜８８とを
反応させる。その結果、シリコンの露出部分のみに、自
己整合的にCoとSiのシリサイド膜、すなわち、CoSi2な
どのサリサイド膜９０が形成される。 ステップ２１：サリサイド膜９０が形成された後、半導
体ウェハ上に残存する未反応のCo膜８８が除去される。
その結果、図１２（ａ）〜図１２（ｃ）に示す状態が形
成される。
【００６７】ステップ２２：図１３（ａ）〜図１３
（ｃ）に示すように、半導体ウェハの全面に第２層間絶
縁膜５２が堆積される。 ステップ２３：メモリセル部、ＮＭＯＳトランジスタ
部、およびＰＭＯＳトランジスタ部において、コンタク
トプラグ５０とビット線とを導通させるためのＢＬコン
タクト５４が形成される。ＢＬコンタクト５４は、図１
７（ａ）〜図１７（ｃ）中に符号５６を付して表すマス
クパターン（コンタクトプラグ５０に比して小さな径縮
小マスクパターン）を用いて形成される。 ステップ２４：ＢＬコンタクト５４の底部、および第２
層間絶縁膜５２の表面にバリアメタル９２（TiN、Ti、W
Nなど）を形成する。次いで、バリアメタル９２上に、
ＣＶＤ法またはスパッタ法によりメタル膜９４（W、A
l、AlCuなど）を堆積させる。 ステップ２５：第２層間絶縁膜５２の上層において、メ
タル膜９４およびバリアメタル９２を所望の形状にパタ
ーニングすることによりビット線６０を形成する。
【００６８】ステップ２６：図１４（ａ）〜図１４
（ｃ）に示すように、ビット線６０の上層に第３層間絶
縁膜６２が形成される。 ステップ２７：メモリセル部において、第２および第３
層間絶縁膜５２，６２を貫通してコンタクトプラグ５０
の上部に開口するキャパシタコンタクト６４が形成され
る。キャパシタコンタクト６４は、図１７（ａ）〜図１
７（ｃ）中に符号６６を付して表すマスクパターン（コ
ンタクトプラグ５０に比して小さな径縮小マスクパター
ン）を用いて形成される。
【００６９】ステップ２８：半導体ウェハの全面にバリ
アメタル９６（TiN、Ti、WNなど）が堆積される。次い
で、ＣＶＤ法またはスパッタ法により半導体ウェハの全
面にWやAlなどのメタル膜９６が堆積される。 ステップ２９：ＣＭＰ法などにより第３層間絶縁膜６２
の表面に堆積されたバリアメタル９６およびメタル膜９
６が除去される。その結果、キャパシタコンタクト６４
の中に、バリアメタル９６と導電性のコンタクトプラグ
６８とが埋め込まれる。
【００７０】ステップ３０：第３層間絶縁膜６２の上に
第４層間絶縁膜７０が形成される。メモリセル部には、
コンタクトプラグ６８と導通するキャパシタ下部電極７
２、下部電極７２を被う高誘電率キャパシタ絶縁膜７
４、および絶縁膜７４を被うキャパシタ上部電極７６が
形成される。尚、下部電極７２および上部電極７６は、
W，Ti，TiN，Ru，RuO2，Ir，IrO2などにより形成され
る。また、キャパシタ絶縁膜７４は、Ta2O5，SrTiO，Ba
SrTiOなどにより形成される。本実施形態の製造方法で
は、上述した一連の処理が実行されることにより、ＣＯ
Ｂ構造のＤＲＡＭを備えるメモリ混載デバイスが製造さ
れる。
【００７１】実施の形態２．次に、図１８（ａ）〜図１
８（ｃ）を参照して本発明の実施の形態２の製造方法に
ついて説明する。本実施形態の製造方法は、ステップ９
〜１０-3の処理を除き、実施の形態１の場合と同様であ
る。実施の形態１において、ステップ９（図５（ａ）〜
図５（ｃ）参照）では、ＰＭＯＳのチャネル２２を形成
するため、ＰＭＯＳトランジスタ部にＮ型不純物が注入
される。
【００７２】本実施形態では、ステップ９において、Ｐ
ＭＯＳトランジスタ部に、先ず３０〜１００nmの深さで
Ｎ型不純物（P，Asなど）が注入され、次いで５ｎｍ〜
５０ｎｍの深さでＰ型不純物（B，BF2など）が注入され
る。その結果、ＰＭＯＳトランジスタ部のＴＧ３３の下
部には、Ｎ型半導体の埋め込みチャネル２２ＡとＰ型半
導体のカウンターチャネル２２Ｂとが形成される。つま
り、本実施形態の製造方法では、ＰＭＯＳトランジスタ
部に、埋め込みチャネル型ＰＭＯＳが形成される。
【００７３】実施の形態１において、ステップ１０で
は、半導体ウェハの全面に先ず不純物を含有しないポリ
シリコン膜８２が堆積される（図６（ａ）〜図６（ｃ）
参照）。そして、ステップ１０-1〜１０-3において、メ
モリセル部およびＮＭＯＳトランジスタ部のポリシリコ
ン膜８２がＮ型半導体とされ、一方、ＰＭＯＳトランジ
スタ部のポリシリコン膜８２がＰ型半導体とされる。
【００７４】本実施形態において、ＰＭＯＳトランジス
タ部には、上記の如く埋め込みチャネル型ＰＭＯＳが形
成されている。この場合、ＰＭＯＳトランジスタ部のゲ
ート電極膜２６はＮ型半導体とすることができる。この
ため、本実施形態の製造方法では、ステップ１０におい
て、Ｎ型不純物（P，Asなど）を含むドープトポリシリ
コンを半導体ウェハの全面に堆積させてポリシリコン膜
８２を形成したうえで、実施の形態１におけるステップ
１０-1〜１０-3を省略することができる。このため、本
実施形態の製造方法によれば、実施の形態１の場合に比
して更に簡便に微細なＤＲＡＭ混載デバイスを製造する
ことができる。
【００７５】実施の形態３．次に、図１９（ａ）〜図１
９（ｃ）を参照して本発明の実施の形態３の製造方法に
ついて説明する。本実施形態の製造方法は、ステップ１
０の処理を除き、実施の形態１の場合と同様である。実
施の形態１において、ステップ１０（図６（ａ）〜図６
（ｃ）参照）では、ＣＶＤ法によりゲート絶縁膜２４が
形成される。これに対して、本実施形態では、ステップ
１０において、熱酸化法、或いは熱酸化窒化法によりゲ
ート絶縁膜２４Ａが形成される。本実施形態の製造方法
によっても、実施の形態１の場合と同様に、微細なＤＲ
ＡＭ混載デバイスを安定的に製造することができる。
【００７６】実施の形態４．次に、図２０（ａ）〜図２
０（ｃ）を参照して本発明の実施の形態４の製造方法に
ついて説明する。本実施形態の製造方法は、実施の形態
２の製造方法と実施の形態３の製造方法との組み合わせ
である。すなわち、本実施形態の製造方法では、ＰＭＯ
Ｓトランジスタ領域に埋め込みチャネル２２Ａとカウン
ターチャネル２２Ｂが形成されると共に、熱酸化法、或
いは熱酸化窒化法によりゲート絶縁膜２４Ａが形成され
る。本実施形態の製造方法によっても、実施の形態１の
場合と同様に、微細なＤＲＡＭ混載デバイスを安定的に
製造することができる。
【００７７】実施の形態５．次に、図２１（ａ）〜図２
１（ｃ）を参照して本発明の実施の形態５の製造方法に
ついて説明する。本実施形態の製造方法は、実施の形態
３の製造方法の変形例である。すなわち、実施の形態３
の製造方法では、ステップ１１（図７（ａ）〜図７
（ｃ）参照）の処理に次いで以下の処理が実行される。
【００７８】ステップ１１−１：半導体ウェハの全面に
スパッタ法によりCo膜を形成する。 ステップ１１−２：半導体ウェハに対して所定の熱処理
を施して、シリコンの露出部分に自己整合的にCoとSiの
サリサイド膜９０を形成する。 ステップ１１−３：半導体ウェハ上に残存する未反応の
Co膜をウェットエッチングにより除去する。
【００７９】以後、ステップ１２〜１８の処理が実行さ
れる。この場合、ステップ１８が終了した段階で（図１
１（ａ）〜図１１（ｃ）参照）、ゲート電極膜２６の表
面はサリサイド膜９０で被われている。本実施形態にお
いて、ステップ１９〜２１（図１２（ａ）〜図１２
（ｃ）参照）の処理は省略される。
【００８０】本実施形態の製造方法では、ステップ２３
（図１３（ａ）〜図１３（ｃ）参照）でＢＬコンタクト
５４が形成された後、以下の処理が実行される。 ステップ２３−１：半導体ウェハの全面にスパッタ法に
よりCo膜を形成する。 ステップ２３−２：半導体ウェハに対して所定の熱処理
を施して、シリコンの露出部分のみに、すなわち、ＢＬ
コンタクト５４の底部のみにサリサイド膜９０を形成す
る。 ステップ２３−３：第２層間絶縁膜５２の上に残存する
未反応のCo膜をウェットエッチングにより除去する。
【００８１】上記の処理に次いで、ステップ２４〜２７
の処理が実行される。ステップ２８の処理、すなわち、
キャパシタコンタクト６４の底部にバリアメタル９６を
形成する処理は省略される。また、ステップ２９の処
理、すなわち、WやAlでコンタクトプラグ６８を形成す
る処理は以下の処理に置き換えられる。 ステップ２９−１：キャパシタコンタクト６４の内部に
ポリシリコンでコンタクトプラグ６８Ａを形成する。
【００８２】更に、本実施形態では、メモリセル部にキ
ャパシタを形成するためのステップ３０の処理が、以下
の処理に置き換えられる。 ステップ３０−１：第４層間絶縁膜７０にキャパシタ収
容スペースを設けてその中にＮ型不純物を含むドープト
ポリシリコンでキャパシタ下部電極７２Ａを形成する。 ステップ３０−２：下部電極７２Ａを被うように、SiON
膜などでキャパシタ絶縁膜７４Ａを形成する。 ステップ３０−３：キャパシタ絶縁膜７４Ａの上層に、
Ｎ型不純物を含むドープトポリシリコンでキャパシタ上
部電極７６Ａを形成する。
【００８３】本実施形態では、上記の如く、キャパシタ
コンタクト６４の底部にバリアメタル９６を形成する工
程を省略することができる。このため、本実施形態の製
造方法によれば、微細なＤＲＡＭ混載デバイスを、実施
の形態３の場合に比して更に簡便に製造することができ
る。
【００８４】実施の形態６．次に、図２２（ａ）〜図２
２（ｃ）を参照して本発明の実施の形態６の製造方法に
ついて説明する。本実施形態の製造方法は、実施の形態
４の製造方法と実施の形態５の製造方法との組み合わせ
である。すなわち、本実施形態では、ＰＭＯＳトランジ
スタ領域に埋め込みチャネル２２Ａとカウンターチャネ
ル２２Ｂが形成されると共に、熱酸化法、或いは熱酸化
窒化法によりゲート絶縁膜２４Ａが形成される。更に、
本実施形態では、キャパシタコンタクト６４の内部に、
コンタクトプラグ５０と直接接触するポリシリコン製の
コンタクトプラグ６８Ａが形成される。本実施形態の製
造方法によっても、実施の形態４の場合と同様の効果を
得ることができる。
【００８５】実施の形態７．次に、図２３（ａ）〜図２
３（ｃ）を参照して本発明の実施の形態７の製造方法に
ついて説明する。本実施形態の製造方法は、実施の形態
１の製造方法と実施の形態５の製造方法との組み合わせ
である。本実施形態の製造方法によっても、実施の形態
１の場合と同様の効果を得ることができる。
【００８６】実施の形態８．次に、図２４（ａ）〜図２
４（ｃ）を参照して本発明の実施の形態８の製造方法に
ついて説明する。本実施形態の製造方法は、実施の形態
２の製造方法と実施の形態５の製造方法との組み合わせ
である。本実施形態の製造方法によっても、実施の形態
２の場合と同様の効果を得ることができる。
【００８７】実施の形態９．次に、図２５（ａ）〜図２
５（ｃ）を参照して本発明の実施の形態９の製造方法に
ついて説明する。本実施形態の製造方法は、実施の形態
１の製造方法の変形例である。すなわち、本実施形態で
は、実施の形態１のステップ１０の処理（図６（ａ）〜
図６（ｃ）参照）に代えて以下の処理が実行される。
【００８８】ステップ１０-4：半導体ウェハの全面にＣ
ＶＤ法により、高誘電率ゲート絶縁膜２４Ｂ（Ta2O5，S
rTiO，BaSrTiOなど）が形成される。 ステップ１０-5：高誘電率ゲート絶縁膜２４Ｂの上層に
バリアメタル９８（Ti，TiN，WN，Ru，RuO2，Ir，IrO2
など）が形成される。 ステップ１０-5：バリアメタル９８の上層にメタル系ゲ
ート電極膜１００（W，Al，AlCu，Cuなど）が形成され
る。
【００８９】また、本実施形態では、実施の形態１にお
けるステップ１３に次いで（図９（ａ）〜図９（ｃ）参
照）、ステップ１４〜１８に代えて以下の処理が実行さ
れる。 ステップ１３-1：半導体ウェハの全面にバリアメタル１
０２（Ti，TiNなど）と、コンタクトプラグ用メタル材
料１０４（W，Alなど）とを堆積させる。 ステップ１３-2：ＣＭＰにより不要な部分を除去するこ
とによりメタル系コンタクトプラグ５０Ａを形成する。
【００９０】コンタクトプラグ５０Ａがメタル系材料で
形成される場合、その表面にシリサイド膜等を形成する
必要がない。このため、本実施形態では、実施の形態１
におけるステップ１９〜２１の処理を省略することがで
きる。従って、本実施形態の製造方法によれば、微細な
ＤＲＡＭ混載デバイスを実施の形態１の場合に比して更
に簡便に形成することができる。
【００９１】実施の形態１０．次に、図２６（ａ）〜図
２６（ｃ）を参照して本発明の実施の形態１０の製造方
法について説明する。本実施形態の製造方法は、実施の
形態２の製造方法と実施の形態９の製造方法との組み合
わせである。本実施形態の製造方法によっても、実施の
形態２の場合と同様の効果を得ることができる。
【００９２】上述した実施の形態９および１０では、半
導体ウェハ上に形成された溝の中にメタル材料を埋め込
み、ＣＭＰなどの手法でその表面を平坦化することによ
り、メタル系のコンタクトプラグ５０Ａやメタル系ゲー
ト電極膜１００が形成されている。レジストや酸化膜を
マスクとするエッチングによってメタル系材料を制度良
くパターニングする処理は、技術的に高い難易度が伴
う。これに対して、実施の形態９または１０の手法で
は、それらを容易に形成することができる。このよう
に、上述した実施の形態９又は１０の手法によれば、メ
タル系の電極等を容易に形成し得るという効果も得るこ
とができる。
【００９３】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
または１６記載の発明によれば、自己整合的に形成した
コンタクトプラグの上に径縮小コンタクトプラグを形成
することで、十分に大きな深さを有するコンタクトプラ
グを安定的に形成することができる。また、本発明で
は、隣接するトランスファゲート間を埋めるように層間
絶縁膜を形成する必要がないため、半導体装置の高度な
微細化に対応することができる。
【００９４】請求項２または１８記載の発明によれば、
ビット線およびキャパシタを有するメモリセル部におい
て、請求項１または１６記載の発明と同様の効果を得る
ことができる。
【００９５】請求項３または１９記載の発明によれば、
コンタクトプラグ、径縮小コンタクトプラグ、およびキ
ャパシタの下部電極を全てドープトシリコンで実現しつ
つ、請求項１または１６記載の発明と同様の効果を確保
することができる。
【００９６】請求項４または２０記載の発明によれば、
キャパシタ下部電極およびキャパシタ上部電極をドープ
トシリコンで形成し、かつ、キャパシタ絶縁膜をSiONで
形成しつつ、請求項１または１６記載の発明と同様の効
果を確保することができる。
【００９７】請求項５、９、２１または２４記載の発明
によれば、ビット線を有するロジック回路部において請
求項１または１６記載の発明と同様の効果を得ることが
できる。
【００９８】請求項６または１０記載の発明によれば、
ＣＭＯＳトランジスタを備えるロジック回路部において
請求項１または１６記載の発明と同様の効果を得ること
ができる。
【００９９】請求項７、１１、２２または２５記載の発
明によれば、ＣＭＯＳトランジスタ、およびＣＭＯＳト
ランジスタを動作させるための配線構造を、効率的にロ
ジック回路部に形成することができる。
【０１００】請求項８または２３記載の発明によれば、
ＣＭＯＳトランジスタを構成するＮＭＯＳトランジスタ
およびＰＭＯＳトランジスタの一方が埋め込みチャネル
型ＭＯＳトランジスタとされる。このため、本発明によ
れば、ＣＭＯＳトランジスタを動作させるための配線構
造を容易に実現することができる。
【０１０１】請求項１２または２６記載の発明によれ
ば、コンタクトプラグおよびゲート電極層がドープトシ
リコンで形成され、かつ、径縮小コンタクトプラグがメ
タルで構成される構造において、請求項１または１６記
載の発明と同様の効果を得ることができる。
【０１０２】請求項１３または２７記載の発明によれ
ば、ゲート電極をメタル材料で形成しつつ、請求項１ま
たは１６記載の発明と同様の効果を得ることができる。
【０１０３】請求項１４、１５、２８または２９記載の
発明によれば、ＣＶＤ法、熱酸化法、或いは熱酸化窒化
法により、メモリセル部を形成する過程において、サイ
ドウォールの間に露出したシリコン基板の表面に適切に
ゲート絶縁膜を形成することができる。
【０１０４】請求項１７記載の発明によれば、形成すべ
きコンタクトホールに比して十分に大きな開口を有する
マスクパターンを用いて自己整合的に適正にコンタクト
ホールを形成することができる。コンタクトホールの開
口に関するプロセスマージンは、マスクパターンが大き
いほど確保し易い。従って、本発明によれば、コンタク
トホールの開口処理を容易化することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その１）である。
【図２】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その２）である。
【図３】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その３）である。
【図４】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その４）である。
【図５】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その５）である。
【図６】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その６）である。
【図７】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その７）である。
【図８】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その８）である。
【図９】 本発明の実施の形態１の半導体装置の製造方
法の流れを説明するための図（その９）である。
【図１０】 本発明の実施の形態１の半導体装置の製造
方法の流れを説明するための図（その１０）である。
【図１１】 本発明の実施の形態１の半導体装置の製造
方法の流れを説明するための図（その１１）である。
【図１２】 本発明の実施の形態１の半導体装置の製造
方法の流れを説明するための図（その１２）である。
【図１３】 本発明の実施の形態１の半導体装置の製造
方法の流れを説明するための図（その１３）である。
【図１４】 本発明の実施の形態１の半導体装置の製造
方法の流れを説明するための図（その１４）である。
【図１５】 本発明の実施の形態１の半導体装置のレイ
アウトを説明するための図（その１）である。
【図１６】 本発明の実施の形態１の半導体装置のレイ
アウトを説明するための図（その２）である。
【図１７】 本発明の実施の形態１の半導体装置のレイ
アウトを説明するための図（その３）である。
【図１８】 本発明の実施の形態２の半導体装置の製造
方法を説明するための図である。
【図１９】 本発明の実施の形態３の半導体装置の製造
方法を説明するための図である。
【図２０】 本発明の実施の形態４の半導体装置の製造
方法を説明するための図である。
【図２１】 本発明の実施の形態５の半導体装置の製造
方法を説明するための図である。
【図２２】 本発明の実施の形態６の半導体装置の製造
方法を説明するための図である。
【図２３】 本発明の実施の形態７の半導体装置の製造
方法を説明するための図である。
【図２４】 本発明の実施の形態８の半導体装置の製造
方法を説明するための図である。
【図２５】 本発明の実施の形態９の半導体装置の製造
方法を説明するための図である。
【図２６】 本発明の実施の形態１０の半導体装置の製
造方法を説明するための図である。
【図２７】 従来の半導体装置の製造方法を説明するた
めの図である。
【図２８】 従来の半導体装置のレイアウトを説明する
ための図（その１）である。
【図２９】 従来の半導体装置のレイアウトを説明する
ための図（その２）である。
【図３０】 従来の半導体装置のレイアウトを説明する
ための図（その３）である。
【符号の説明】
１０ シリコン基板、 １３ 活性領域、 １８，
２０，２２ チャネル、 ２２Ａ 埋め込みチャネ
ル、 ２２Ｂ カウンターチャネル、 ２４；２４
Ａ；２４Ｂ ゲート絶縁膜、 ３３ トランスファゲ
ート（ＴＧ） ３４ サイドウォール、 ４４ 第１層間絶縁膜、
４５ トランスファゲート収容溝、 ４６ コンタク
トホール、 ５０，６８；６８Ａ コンタクトプラ
グ、 ５２ 第２層間絶縁膜、 ６０ ビット線、
６２ 第３層間絶縁膜、 ７０ 第４層間絶縁
膜、 ７２；７２Ａ キャパシタ下部電極、７４；７
４Ａ キャパシタ絶縁膜、 ７６；７６Ａ キャパシ
タ上部電極、 ８０ シリコン窒化膜、 ８２
ポリシリコン膜、 ５６，６６，８４ マスクパター
ン、 ８６ ポリシリコン膜、 ８８ Co膜、
９０サリサイド膜、 ９２；９８ バリアメタル、
９４ メタル膜、 １００ メタル系ゲート電極
膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/10 ６２１Ｃ Ｆターム(参考） 4M104 BB01 BB40 CC01 CC05 DD02 DD04 DD08 DD16 DD19 DD82 EE03 EE09 EE16 EE17 GG16 HH14 5F033 HH04 HH08 HH09 HH18 HH19 HH33 HH34 JJ01 JJ04 JJ08 JJ09 JJ18 JJ19 JJ26 JJ33 JJ34 KK01 LL04 NN06 NN07 PP06 PP15 QQ09 QQ10 QQ48 QQ59 QQ65 QQ70 QQ73 RR04 RR06 RR15 SS04 TT07 TT08 VV16 XX03 XX15 5F048 AA01 AB01 AB03 AC03 AC10 BA01 BB04 BB06 BB07 BB08 BB09 BB11 BB12 BB14 BC06 BE03 BF02 BF04 BF05 BF06 BF07 BF12 BF16 DA25 DA27 DA30 5F083 AD10 AD24 AD48 JA04 JA05 JA06 JA14 JA31 JA36 JA37 JA39 JA40 JA43 JA53 MA06 MA17 MA19 PR03 PR21 PR29 PR40

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 トランスファゲートに隣接するコンタク
    トプラグを有する半導体装置であって、 前記トランスファゲートは、ゲート絶縁膜と、ゲート電
    極層と、それらの側面を被うサイドウォールとを有し、 前記コンタクトプラグは、前記トランスファゲートと同
    じ高さを有し、かつ、全高において前記トランスファゲ
    ートに隣接し、更に、 前記トランスファゲートの表面および前記コンタクトプ
    ラグの表面と同一面をなす表面を有する第１層間絶縁膜
    と、 前記第１層間絶縁膜の上に形成される第２層間絶縁膜
    と、 前記コンタクトプラグに比して小さく、前記第２層間絶
    縁膜を貫通して前記コンタクトプラグと導通する径縮小
    コンタクトプラグと、 を備えることを特徴とする半導体装置。
  2. 【請求項２】 複数のメモリセルを有するメモリセル部
    を有し、当該メモリセル部は、 前記トランスファゲート、前記コンタクトプラグ、前記
    第１および第２層間絶縁膜に加えて、前記第２層間絶縁
    膜の上に形成されるビット線と、前記ビット線を被うよ
    うに前記第２層間絶縁膜の上に形成される第３層間絶縁
    膜と、前記第３層間絶縁膜の上に形成されるキャパシタ
    とを備え、更に、 前記径縮小コンタクトプラグとして、前記第２層間絶縁
    膜を貫通して前記コンタクトプラグと前記ビット線とを
    導通させるビット線用コンタクトプラグと、前記第２お
    よび第３層間絶縁膜を貫通して前記コンタクトプラグと
    キャパシタとを導通させるキャパシタ用コンタクトプラ
    グとを有することを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 前記ゲート電極層は、不純物を含有する
    ドープトシリコン層と、当該ドープトシリコン層の表面
    を覆うシリサイド膜とを有し、 前記キャパシタに対応するコンタクトプラグ、前記キャ
    パシタ用コンタクトプラグ、および前記キャパシタの下
    部電極は、何れも不純物を有するドープトシリコンで形
    成され、 前記ビット線に対応するコンタクトプラグは、不純物を
    含有するドープトシリコン層と、前記ビット線用コンタ
    クトプラグと接する部位にのみ形成されるシリサイド膜
    とを有し、 前記ビット線用コンタクトプラグは、前記コンタクトプ
    ラグと接するバリアメタルと、当該バリアメタルの上に
    形成されるメタル層とを有することを特徴とする請求項
    ２記載の半導体装置。
  4. 【請求項４】 前記キャパシタは、SiONで構成されるキ
    ャパシタ絶縁膜と、不純物を含有するドープトシリコン
    で構成される上部電極とを備えることを特徴とする請求
    項３記載の半導体装置。
  5. 【請求項５】 複数のトランジスタを含むロジック回路
    部を有し、当該ロジック回路部は、 前記トランスファゲート、前記コンタクトプラグ、前記
    第１および第２層間絶縁膜に加えて、前記第２層間絶縁
    膜の上に形成されるビット線を備え、更に、 前記径縮小コンタクトプラグとして、前記第２層間絶縁
    膜を貫通して前記コンタクトプラグと前記ビット線とを
    導通させるビット線用コンタクトプラグを有することを
    特徴とする請求項２乃至４の何れか１項記載の半導体装
    置。
  6. 【請求項６】 前記ロジック回路部は、ＣＭＯＳトラン
    ジスタを構成するＮＭＯＳトランジスタとＰＭＯＳトラ
    ンジスタとを有することを特徴とする請求項５記載の半
    導体装置。
  7. 【請求項７】 前記ＮＭＯＳトランジスタに対応して設
    けられるコンタクトプラグおよびゲート電極層はＮ型不
    純物を含むドープトシリコン層を有し、 前記ＰＭＯＳトランジスタに対応して設けられるコンタ
    クトプラグおよびゲート電極層はＰ型不純物を含むドー
    プトシリコン層を有することを特徴とする請求項６記載
    の半導体装置。
  8. 【請求項８】 前記メモリセル部は、第１導電型のトラ
    ンジスタを備え、 前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジ
    スタのうち、前記第１導電型と異なる導電型を有するも
    のは、前記第１導電型の半導体に調製された埋め込みチ
    ャネルと、第２導電型に調製された半導体により前記埋
    め込みチャネルの表面付近に形成されたカウンターチャ
    ネルとを有し、 前記ＮＭＯＳトランジスタに対応して設けられるコンタ
    クトプラグはＮ型不純物を含むドープトシリコン層を有
    し、 前記ＰＭＯＳトランジスタに対応して設けられるコンタ
    クトプラグはＰ型不純物を含むドープトシリコン層を有
    し、更に、 前記ＮＭＯＳトランジスタに対応して設けられるゲート
    電極層、並びに前記ＰＭＯＳトランジスタに対応して設
    けられるゲート電極層は、何れも前記第１導電型の不純
    物を含むドープトシリコン層を有することを特徴とする
    請求項６記載の半導体装置。
  9. 【請求項９】 複数のトランジスタを含むロジック回路
    部を有し、当該ロジック回路部は、 前記トランスファゲート、前記コンタクトプラグ、前記
    第１および第２層間絶縁膜に加えて、前記第２層間絶縁
    膜の上に形成されるビット線を備え、更に、 前記径縮小コンタクトプラグとして、前記第２層間絶縁
    膜を貫通して前記コンタクトプラグと前記ビット線とを
    導通させるビット線用コンタクトプラグを有することを
    特徴とする請求項１記載の半導体装置。
  10. 【請求項１０】 前記ロジック回路部は、ＣＭＯＳトラ
    ンジスタを構成するＮＭＯＳトランジスタとＰＭＯＳト
    ランジスタとを有することを特徴とする請求項９記載の
    半導体装置。
  11. 【請求項１１】 前記ＮＭＯＳトランジスタに対応して
    設けられるコンタクトプラグおよびゲート電極層はＮ型
    不純物を含むドープトシリコン層を有し、 前記ＰＭＯＳトランジスタに対応して設けられるコンタ
    クトプラグおよびゲート電極層はＰ型不純物を含むドー
    プトシリコン層を有することを特徴とする請求項１０記
    載の半導体装置。
  12. 【請求項１２】 前記コンタクトプラグおよび前記ゲー
    ト電極層は、不純物を含有するドープトシリコン層と、
    当該ドープトシリコン層の表面を覆うシリサイド膜とを
    有し、 前記径縮小コンタクトプラグは、前記シリサイド膜と接
    するバリアメタルと、当該バリアメタルの上に形成され
    るメタル層とを有することを特徴とする請求項１乃至１
    １の何れか１項記載の半導体装置。
  13. 【請求項１３】 前記トランスファゲートのゲート電極
    層は、メタル層と、当該メタル層を取り囲むバリアメタ
    ルとを有することを特徴とする請求項１乃至１１の何れ
    か１項記載の半導体装置。
  14. 【請求項１４】 前記トランスファゲートのゲート酸化
    膜は、ＣＶＤ法で形成されたＣＶＤ絶縁膜であることを
    特徴とする請求項１乃至１３の何れか１項記載の半導体
    装置。
  15. 【請求項１５】 前記トランスファゲートのゲート絶縁
    膜は、熱酸化法で形成された熱酸化膜、或いは熱酸化窒
    化法で形成された熱酸化窒化膜であることを特徴とする
    請求項１乃至１３の何れか１項記載の半導体装置。
  16. 【請求項１６】 トランスファゲートに隣接するコンタ
    クトプラグを有する半導体装置の製造方法であって、 シリコン基板の上に第１層間絶縁膜を成膜するステップ
    と、 前記第１層間絶縁膜にトランスファゲート収容溝を形成
    するステップと、 前記トランスファゲート収容溝の中に、トランスファゲ
    ートのサイドウォールを形成するステップと、 前記サイドウォールの間に挟まれた空間内にトランスフ
    ァゲートのゲート絶縁膜とゲート電極層とを形成するス
    テップと、 前記トランスファゲートを構成する材質に対して前記第
    １層間絶縁膜を高い選択比で除去し得る条件で、前記第
    １層間絶縁膜の前記トランスファゲートに隣接する部分
    をエッチングすることにより、前記トランスファゲート
    に隣接するコンタクトホールを自己整合的に形成するス
    テップと、 前記コンタクトホールの中にコンタクトプラグを形成す
    るステップと、 前記第１層間絶縁膜、前記コンタクトプラグ、および前
    記トランスファゲートの上層に第２層間絶縁膜を形成す
    るステップと、 前記コンタクトプラグに比して小さく、かつ、前記コン
    タクトプラグに通じる径縮小コンタクトホールを前記第
    ２層間絶縁膜に形成するステップと、 前記径縮小コンタクトホールの中に前記コンタクトプラ
    グと導通する径縮小コンタクトプラグを形成するステッ
    プと、 を含むことを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 前記コンタクトホールを形成するステ
    ップは、少なくとも２つのコンタクトホールに跨る開口
    を有するマスクパターンを用いて前記第１層間絶縁膜を
    エッチングするステップを含むことを特徴とする請求項
    １６記載の半導体装置の製造方法。
  18. 【請求項１８】 前記半導体装置は複数のメモリセルを
    有するメモリセル部を備え、 前記メモリセル部において、第２層間絶縁膜の上にビッ
    ト線を形成するステップと、 前記ビット線を被うように前記第２層間絶縁膜の上に第
    ３層間絶縁膜を形成するステップと、 前記メモリセル部において、前記第３層間絶縁膜の上に
    キャパシタを形成するステップとを更に含み、 前記径縮小コンタクトプラグを形成するステップは、 前記メモリセル部において、前記第２層間絶縁膜を貫通
    して前記コンタクトプラグと前記ビット線とを導通させ
    るビット線用コンタクトプラグを形成するサブステップ
    と、 前記メモリセル部において、前記第２および第３層間絶
    縁膜を貫通して前記コンタクトプラグとキャパシタとを
    導通させるキャパシタ用コンタクトプラグを形成するサ
    ブステップとを含むことを特徴とする請求項１７記載の
    半導体装置の製造方法。
  19. 【請求項１９】 前記キャパシタに対応するコンタクト
    プラグ、前記キャパシタ用コンタクトプラグ、および前
    記キャパシタの下部電極は、何れも不純物を有するドー
    プトシリコンで形成され、 前記ビット線に対応するコンタクトプラグは、不純物を
    含有するドープトシリコン層と、前記ビット線用コンタ
    クトプラグと接する部位にのみ形成されるシリサイド膜
    とで形成され、 前記ビット線用コンタクトプラグは、前記コンタクトプ
    ラグと接するバリアメタルと、当該バリアメタルの上に
    形成されるメタル層とで形成されることを特徴とする請
    求項１７または１８項記載の半導体装置の製造方法。
  20. 【請求項２０】 前記キャパシタを形成するステップ
    は、 SiONでキャパシタ絶縁膜を形成するサブステップと、 不純物を含有するドープトシリコンで上部電極を形成す
    るサブステップとを含むことを特徴とする請求項１９記
    載の半導体装置の製造方法。
  21. 【請求項２１】 前記半導体装置は複数のメモリセルを
    有するロジック回路部を備え、 前記ロジック回路部において、第２層間絶縁膜の上にビ
    ット線を形成するステップと、 前記ビット線を被うように前記第２層間絶縁膜の上に第
    ３層間絶縁膜を形成するステップとを更に含み、 前記径縮小コンタクトプラグを形成するステップは、 前記ロジック回路部において、前記第２層間絶縁膜を貫
    通して前記コンタクトプラグと前記ビット線とを導通さ
    せるビット線用コンタクトプラグを形成するサブステッ
    プを含むことを特徴とする請求項１８乃至２０の何れか
    １項記載の半導体装置の製造方法。
  22. 【請求項２２】 前記ロジック回路部は、ＮＭＯＳトラ
    ンジスタを有するＮＭＯＳトランジスタ部と、ＰＭＯＳ
    トランジスタを有するＰＭＯＳトランジスタ部とを有
    し、 前記ＮＭＯＳトランジスタ部に、Ｎ型半導体に調製され
    たソースドレイン領域とＰ型半導体に調製されたチャネ
    ルとを形成するステップと、 前記ＰＭＯＳトランジスタ部に、Ｐ型半導体に調製され
    たソースドレイン領域とＮ型半導体に調製されたチャネ
    ルとを形成するステップとを更に含み、 前記コンタクトプラグを形成するステップは、前記コン
    タクトホールに不純物を含まないシリコン膜を埋め込む
    サブステップと、ＮＭＯＳトランジスタに対応するコン
    タクトホールに埋め込まれた前記シリコン膜にＮ型不純
    物を注入するサブステップと、ＰＭＯＳトランジスタに
    対応するコンタクトホールに埋め込まれた前記シリコン
    膜にＰ型不純物を注入するサブステップとを含むことを
    特徴とする請求項２１記載の半導体装置の製造方法。
  23. 【請求項２３】 前記メモリセル部は第１導電型のトラ
    ンジスタを有し、 前記ロジック回路部は、ＮＭＯＳトランジスタを有する
    ＮＭＯＳトランジスタ部と、ＰＭＯＳトランジスタを有
    するＰＭＯＳトランジスタ部とを有し、 前記メモリセル部に、前記第１導電型の半導体に調製さ
    れたソースドレイン領域と第２導電型の半導体に調製さ
    れたチャネルとを形成するステップと、 前記ＮＭＯＳトランジスタ部および前記ＰＭＯＳトラン
    ジスタ部のうち、前記第１導電型のトランジスタを形成
    すべき側に、前記第１導電型の半導体に調製されたソー
    スドレイン領域と前記第２導電型の半導体に調製された
    チャネルとを形成するステップと、 前記ＮＭＯＳトランジスタ部および前記ＰＭＯＳトラン
    ジスタ部のうち、前記第２導電型のトランジスタを形成
    すべき側に、前記第２導電型の半導体に調製されたソー
    スドレイン領域と、前記第１導電型の半導体に調製され
    た埋め込みチャネルと、前記埋め込みチャネルの表面付
    近に位置し、第２導電型の半導体に調製されたカウンタ
    ーチャネルとを形成するステップとを更に含み、 前記コンタクトプラグを形成するステップは、前記コン
    タクトホールに前記第１導電型の不純物を含むシリコン
    膜を埋め込むサブステップを含むことを特徴とする請求
    項２１記載の半導体装置の製造方法。
  24. 【請求項２４】 前記半導体装置は複数のメモリセルを
    有するロジック回路部を備え、 前記ロジック回路部において、第２層間絶縁膜の上にビ
    ット線を形成するステップと、 前記ビット線を被うように前記第２層間絶縁膜の上に第
    ３層間絶縁膜を形成するステップとを更に含み、 前記径縮小コンタクトプラグを形成するステップは、 前記ロジック回路部において、前記第２層間絶縁膜を貫
    通して前記コンタクトプラグと前記ビット線とを導通さ
    せるビット線用コンタクトプラグを形成するサブステッ
    プを含むことを特徴とする請求項１６または１７記載の
    半導体装置の製造方法。
  25. 【請求項２５】 前記ロジック回路部は、ＮＭＯＳトラ
    ンジスタを有するＮＭＯＳトランジスタ部と、ＰＭＯＳ
    トランジスタを有するＰＭＯＳトランジスタ部とを有
    し、 前記ＮＭＯＳトランジスタ部に、Ｎ型半導体に調製され
    たソースドレイン領域とＰ型半導体に調製されたチャネ
    ルとを形成するステップと、 前記ＰＭＯＳトランジスタ部に、Ｐ型半導体に調製され
    たソースドレイン領域とＮ型半導体に調製されたチャネ
    ルとを形成するステップとを更に含み、 前記コンタクトプラグを形成するステップは、前記コン
    タクトホールに不純物を含まないシリコン膜を埋め込む
    サブステップと、ＮＭＯＳトランジスタに対応するコン
    タクトホールに埋め込まれた前記シリコン膜にＮ型不純
    物を注入するサブステップと、ＰＭＯＳトランジスタに
    対応するコンタクトホールに埋め込まれた前記シリコン
    膜にＰ型不純物を注入するサブステップとを含むことを
    特徴とする請求項２４記載の半導体装置の製造方法。
  26. 【請求項２６】 前記ゲート電極層を形成するステップ
    は、前記サイドウォールの間に挟まれた空間内に、不純
    物を含有するドープトシリコンを埋め込むサブステップ
    を含み、 前記コンタクトプラグを形成するステップは、前記コン
    タクトホールに、不純物を含有するドープトシリコンを
    埋め込むサブステップを含み、 前記コンタクトホールが前記ドープトシリコンで埋め込
    まれた後に、半導体ウェハの全面に、シリサイド膜の基
    材となるメタルを堆積させるステップと、 半導体ウェハに所定の熱処理を施して、前記ゲート電極
    層の表面および前記コンタクトプラグの表面のみに自己
    整合的にシリサイド膜を形成するステップとを更に含
    み、 前記径縮小コンタクトプラグを形成するステップは、前
    記径縮小コンタクトホールの底部にバリアメタルを形成
    するサブステップと、前記バリアメタルの上にメタル層
    を形成するステップとを含むことを特徴とする請求項１
    ６乃至２５の何れか１項記載の半導体装置の製造方法。
  27. 【請求項２７】 前記トランスファゲートのゲート電極
    層を形成するステップは、 前記サイドウォールに挟まれた空間内に、シリコン基板
    の露出部分を被うゲート絶縁膜を形成するサブステップ
    と、 前記サイドウォールの間に残存する空間の側面および底
    面に沿ってバリアメタルを形成するサブステップと、 前記バリアメタルに囲まれた空間にメタル材料を埋め込
    むサブステップとを含むことを特徴とする請求項１６乃
    至２５の何れか１項記載の半導体装置の製造方法。
  28. 【請求項２８】 前記トランスファゲートのゲート絶縁
    膜は、ＣＶＤ法で形成されることを特徴とする請求項１
    ６乃至２７の何れか１項記載の半導体装置の製造方法。
  29. 【請求項２９】 前記トランスファゲートのゲート酸化
    膜は、熱酸化法或いは熱酸化窒化法で形成されることを
    特徴とする請求項１６乃至２７の何れか１項記載の半導
    体装置の製造方法。
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