TW478151B - Semiconductor device and method of manufacturing same - Google Patents

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Hiroki Shinkawata
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Description

478151 五、發明說明（i) 發明所屬的技術領域] 本發明涉及半導體裝置及其製造方法，特別是有關有自 對準所形成的接觸孔之半導體裝置及其製造。 [習知之技術] 近年來，在DRAM(動態隨機存取記憶體）為代表的半導體 ^置7員域中，（^著微細化的進展，設計尺寸正在變小。隨 著f ^設!*尺寸的縮小，對於dram等記憶體，有必要將通 過。己f思胆單元的電容器接觸孔（電容器接觸）和通過位元線 的接觸孔（BL接觸）均做成自對準接觸（SAC)的結構。 在作巧AM結構目前主流的⑽（電容器—位元線）結構 ’電容裔接觸通常有1 Ζ/m左右的深度。若考慮到可實現 的蝕刻選擇比等因f，欲在適當的位置上自對準形成具有 A U度的電容器接觸恐怕是很不容易白勺。於是，作為 觸二構^RAM的製造方法，有時採用自對準形成第1個接 基二f匕的上面開一孔徑小點的接觸孔（縮徑接觸）的方 ^ 0 士述方法，則由於減小了一次開孔的接觸孔的深 又，於疋此緩和形成電容器接觸所帶來的困難。 壯Ϊ 2^)/口口示的是採用1述原*的方③製造的DRAM混載 ί兮DRA:-::部分的剖面圖。圖27(b)和圖27(0表示的 互;^ 27(b)表I:是：：㊁的剖面圖。更具體地說，圖 圖，而圖27(c)表：工f™S電晶體部分的剖面 的剖面圖。 的疋邏輯電路部分中PM0S電晶體部分
478151 五、發明說明（2) 而圖28(a)〜圖28(c)、圖29(a)〜圖29(c)及圖30(a)〜 圖3 0 (^)是按製造步驟的進行，用來說明DRAM混載裝置設 什圖案之圖。下面，參照這些圖，說明採用先前的方法製 造DRAM混栽裝置時的步驟流程。 /步驟1 〇 1 ··在矽基片1 〇上形成隔離絕緣膜1 2。其結果， 瓜成了在圖2 8 (a )〜圖2 8 ( c)中用元件編號1 3表示的活性區 域。 乂称1 〇 2 ·在存儲單元部分和N Μ 0 S電晶體部分上形成p型 井14在Ρ型井14的表面附近注入ρ型通道。 y咏103 ·在pm〇s電晶體部分上形成ν型井μ。在ν型井 16 ^ H附近注型通道（埋入通道型時為1"型通道層）。 y驟1〇4 :形成閘絕緣膜24，覆蓋活性區域表面。 石夕Ϊ2Γ以05及邑、緣膜24上形成導電的閘極膜26、聚晶 牛驟_ 閘極膜26罩幕功能㈣絕緣賴。 到㈣W膜用3 = 献後，在存儲卯—罩幕之蝕刻閘極膜26及聚晶矽膜28。 :;ί，ί::::部分、順電晶體部分及咖電晶體部 這些區：中:ίίΓΝ—雜質層36和ρ-雜質層4。，在 步㈣7:形成閑極自對準注入雜質。 曰曰 結果，在整個存：二二個半導體晶片的氮化矽膜32。其 體部分，形成了 分、NM〇j電晶體部分和PM0S電』 照圖28(a)〜圖28(c^)。石夕膜32覆盍的轉移閘極（TG) 33 (參 步驟1 08 ·•將霜望難 设』MOS電晶體部分和pM〇s電晶體部分的 第6頁 478151 五、發明說明（3) 氮化矽膜32進行異向蝕刻，在這些區域中形 2 6侧面的側壁3 4。 a甲極膜 步驟109 ··在NMOS電晶體部分和PM〇s電晶俨 注入嶋質和P型雜質。其結果，在刪電 了 Ν —區域3 6和Ν +區域38，在PM〇s電晶體部分彤/成 區域40和P +區域42。 〜 步驟110 ··在整個半導體晶片沈積第i層間 步驟⑴：在存儲單元部分，將氮化石夕膜32作為 膜，在閘極膜26之間自對準形成接觸孔46。 ζ制 ”觸：L底部的限制臈32的钱刻，形成接觸孔46。除 在存儲早几部分也形成覆蓋閘極膜26侧面 立， 孔46用圖29⑷中以元件編號48表示的罩幕圖串:匕。接觸 步驟Π2 .通過埋在接觸孔4 7 相鄰的蘭之間形成導電的接觸塞50。 “曰砂’在 2 :在第1層間絕緣膜44和接觸塞5〇的上声开4 2層間絕緣膜5 2。 j上展形成第 步驟1 1 4 ··在存儲單元部分、 卿 電晶體部分上，形成與位元 刀以及PM〇s
接觸54是用圖30(〇〜圖3()/^、的乩接觸54。而形成扯 圖案。 圖3〇(C)中以元件編號56表示的罩幕L 步驟1 1 5 :在B L接觸5 4沾βη # 在第2層間絕緣膜52上“内：；形成接觸塞58，同時， 步驟116 :形成第3/門 元線6〇的圖像。 牛驟117 · i ^弟層間絕緣膜62覆蓋位元線60。 步称117 ·在存儲單^ 刀在接觸基50上部形成開孔 \\326\2d-\90-06\90107043.ptd 478151
的電容器接觸64，貫穿第2和第3層 器接觸64用圖30 (a)〜圖3 曰杜、、、彖胰52和62。電容 圖案形成。 關（G)中的兀件編號66表示的罩幕 步驟1 1 8 或W等，形 步驟1 1 9 膜70 。 •在電容器接觸6 4内部 成導電的接觸塞6 8。 •在第3層間絕緣膜62的上層形成第4層間 通過埋入摻雜聚 晶碎 絕緣 部·择在存儲單元部☆ ’形成與接觸塞68導通的下 ° 设盍下部電極72的絕緣膜74、以及覆笔έ 膜7 4的卜部φ & ^ , 久後A絶緣 一金^ ΐ 右按習知的製造方法，則通過上述 置’。、处理，製造具有⑶Β結構的dram的記憶體混载裝 [本發明所欲解決之課題] 近年來’隨著記憶體混載邏輯裝置的高集成化，邏輯電 路部分的源漏極區域被減小。即，圖2 7 ( b)中的N +區域3 8 #口圖27(c)中的p +區域42被減小。為此，對於記憶體混載 璲軻衣置來說，不只是存儲單元部分的電容器接觸，而且 邏輯電路部分的BL接觸也希望做成SAC結構。可是，在上 述原來的方法中，邏輯電路部分的BL接觸54不能做成SAC 結構。 此外，在先前的製造方法中，在矽基片1 〇上沈積氮化矽 膜3 2後’必需沈積第1層間絕緣膜4 4，以使相鄰的τ g 3 3之 間被掩埋。隨著DRAM設計尺寸做小，TG33之間的間隔變得 狹小。另一方面，若要使DRAM設計尺寸變小，則由於受到
\\326\2d-\90-06\90107043.ptd 第8頁 478151 五、發明說明（5) --- 閘極膜26的電阻的限制，必需增大TG33的高度。因此， 年對於DRAM，有提高其縱橫尺寸比，以確保鄰接τ(^3之間 的空間的傾向。若提高^”之間空間的縱橫尺寸比，則用 第1層間絕緣膜4 4，來掩埋其内部就變得很困難了。因 此，若用先前的方法，隨著DRAM的微細化的進展，將會產 生無法合適地沈積第1層間絕緣膜4 4的問題。 此外，在先前的製造方法中，為了在鄰接的^33之間自 對準地進行接觸孔4 6的開孔，採用圖2 9 (a)所示的罩幕圖 案48，即在每個接觸孔46上都有視窗的罩幕圖案48。當這 樣的罩幕圖案48用於以窄間距形成的TG33的上層時，層間 絕緣膜的平坦性變差，相鄰的接觸孔46之間容易發生^ 路。在製造微細的DRAM時，先前的製造方法在這一點上也 存在問題。 /本發明是為了解決上述問題，其第1個目的是提供不僅 形成可靠微細的DRAM、而且具有合適結構的半導體裝置。 此外’本發明的第2個目的是提供形成可靠微細的DRAM 的、適當的半導體裝置之製造方法。 [解決課題的手段] ，申明專利範圍第1項所記載的發明是〆種有與轉移閘相 鄰的接觸塞之半導體裝置，它具有下述特徵： 上述轉移閘有閘絕緣膜、閘極層以及覆蓋它們側面的側 壁； 上述接觸基具有與上述轉移閘相同的高度，且在整個高 度上與上述轉移閘相鄰； °
90107043.ptd 第9頁 五 發明說明（6) 成的第2層間絕緣；：上：上述第1層間絕緣膜上形 第2層間絕緣膜並盘上述接觸^接觸基小的、貫穿上述 ，專利範圍第2項；φ 晴^利範”丄項所記載具有下逃特徵的中 分m元的存儲單元部分’該存儲單元部 外，還且有：！_辻二觸塞、上述第1和第2層間絕緣膜 此外，作為上述縮上觸成夷的口 膜並使接觸塞和位元線導i 貝牙述f 2層間絕緣 上述第2和第3層間絕緣膜# :『線用接觸塞、以及貫穿 器用接觸塞。 4胰亚使接觸塞和電容器導通的電容
申請專利範圍第3項所 B 請專利範圍第2項記載的；具有下述特徵的申 的=層有含雜質的摻雜：層和覆蓋該摻㈣層表面 與上述電容器對應 電容器的下部電極均 ς二上述電容器用接觸塞、及 僅在與位元線用接觸爽有含雜質的摻雜矽層、以及 上述位元線用接:；：：觸的部位上形成的石夕化物膜 觸塞有與接觸塞接觸的阻播金屬層、以 90107043.ptd 第10頁 478151
第11頁 478151 五、發明說明（8) ---- 上述存儲單元部分具有第1導電型電晶體； 。上辻^ Μ 〇 S笔晶體和上述p M Q S電晶體中具有與上述第1導 2型不同導電型的電晶體有：與上述第1導電型半導體調 ‘的埋入通道、以及通過由第2導電型調製的半導體在上 述埋入通道表面附近形成的反型通道； # 與上述NMOS電晶體相對應設置的接觸塞有含Ν型雜質的 摻雜矽層； 、 與上述PMOS電晶體相對應設置的接觸塞有含ρ型雜質的 摻雜矽層； 、 此外，與上述NMOS電晶體對應設置的閘極層及與pmos電 曰曰肖豆對應没置的閘極層均有含上述第1導電型雜質的摻雜 石夕層。 申請專利範圍第9項所記載的發明是具有下述特徵的申 請專利範圍第1項所記載的半導體裝置： 它有包含多個電晶體的邏輯電路部分，而該邏輯電路部 分除了上述轉移閘、上述接觸塞、上述第1和第2層間絕緣 膜外還備有在上述第2層間絕緣膜上形成的位元線； 此外，作為上述縮徑接觸塞，有貫穿第2層間絕緣膜並 使上述接觸塞和上述位元線導通的位元線用接觸塞。 申請專利範圍第1 0項所記載的發明是具有下述特徵的申 請專利範圍第9項所記載的半導體裝置： 上述邏輯電路部分有構成CMOS電晶體的NMOS電晶體和 PM〇S電晶體。 申請專利範圍第11項所記載的發明是具有下述特徵的申
90107043.ptd 第12頁 478151 五、發明說明（9) 請專利範圍第〗〇項所記載的半導體裝置· 對應上述JVMOS電晶體設置的接觸卖· 質之摻雜矽層； 聞極層有含N型雜 對應上述PM〇s電晶體設置的接觸 質之摻雜矽層。 間極層有含P型雜 申請專利範圍第12項所記載的發明9 請專利範圍第1至丨丨項中任一項所圮疋〃有下述特徵的申 上述接觸塞和上述閘極層有含雜所取的半導體裝置： 蓋在該摻雜矽層表面之矽化物膜；貝摻雜矽層、以及覆 上述縮徑接觸塞有與上述矽化物膜 以及在該阻擋金屬層上形成的金屬層接觸的阻擋金屬層、 申請專利範圍第13項所記載的發二 请專利範圍第1至1丨項中任一項 K /、有下述特徵的申 上述轉移閘的閘極層有金屬声，\载的半導體裝置： 擔金屬層。 乂及包圍該金屬層的阻 申明專利範圍第1 4項所記載的發明日 請專利範圍第1至11項中任一 ^疋具有下述特徵的申 t述轉移閘的問氧化膜是一用半導體裂置： 申請專利範圍第1 5項所知甚从* $成的CVD絕緣膜。 請專利範圍第1至11項中任一工、^明是具有下述特徵的申 上述轉移閘的閘絕緣膜H項勃所/己載的半導體裝置： 膜，或是用熱氮氧化法m α…氧化法所形成的熱氧化 [發明之實施形態]所形成的熱氮氧化膜。 下面參照圖說明該發 明的實施形態 另外，在各圖中相
478151 五、發明說明（ίο) 同的部分以同一元件編號進行標註，省略重複的說明。 [實施形態1 ] 圖1 ( a )〜圖1 4 ( c )是表示用來說明本發明實施形態1之半 導體裝置之製造方法之圖。而圖15(a)〜圖17(c)是按製造 過程的順序，說明用本實施形態所製造的DRAM混載裝置的 設計方案之圖。 用實施形態1，能製造在同一基片上具有DRAM和邏輯農 置的半導體裝置，即DRAM混載裝置。在圖1 (a)〜圖17(c) 中，各圖（a)欄中表示的是DR AM混載裝置的存儲單元部分 的剖面圖。而在（b)攔和（c)攔中表示的是在邏輯電路部分 形成的CMOS的剖面圖，更具體地說，是邏輯電路部分的刀 NM0S電晶體部分和PM0S電晶體部分的剖面圖。 在本κ鈿形恶中，DRAM混载裝置按下述程式製造。 絕:在/2)〜圖1(c)所示的石夕基片10上形成隔離 性區域13(參照圖15(a)〜圖15(c))。 了活 步驟2 :在存儲單元部分和_ ^然後，在P型井14的表面附近注型井 擴散層15。 雜貝.，形成N ~ 步驟3 :在PM0S電晶體部分，游Λ、λΐ ^ 型井U的表面附近注入Ρ =質％成二井16。然後，刻 步驟4:如圖2⑷〜圖示擴散層”。 NM〇s電晶體部分及PM0S電晶體 ^儲早兀部分、 形成氧化矽膜78和氮化矽膜32。刀、/舌性區域13上，重疊
\\326\2d.\9〇.〇6\9〇i〇7〇43. ptd 第14頁 五 、發明說明（11) 、-------
步驟5 ··在氮化石夕膜3 2的L 等，形成p層間絕緣膜44t層，㈣蘭氧化膜或刪 步驟6 :如圖（a)〜 式蝕刻法，在第！層間絕緣那樣，、採用照相製版和乾 計圖15(a)〜圖l5(c))。 、4上形成TG收容溝45(參照設 步驟7 :如圖4(a)〜iSMf 、 第1層間絕緣膜44的卜岛j )所示那樣，在氮化矽膜32及 二::的上層形成間隔子氮化膜80。 去間隔子氮化膜8。，直至露所屮示，樣，採用乾式㈣法除 活性區賴的表面為止。層間絕緣賴的頂面及 緣膜44的側壁34。 /、、、'°果，可形成覆蓋第1層間絕 體部分，分別對諸以早自V準V:M‘S曰電晶體部分和PM0S電晶 區域注人雜質。 ^成電日日日體的通親、2〇、22的 □ Π二:、:二6(a)〜圖6(0所示那樣，在整個半導f曰 固上用CVD法重豐形成閘絕緣臈24 :广曰曰 膜24可用例如Si〇2、Si0N、Si N 日日夕版82。閘絕緣
BaSrTiO、Zr〇2、Al2〇3、胸 3 4 :二、SrTl0、 成。 6 〇3或匕們的層疊膜等形 步驟1 〇 — 1 ··對存儲單元部分和N 曰 注入N型雜質（P、As等）。 S私日日體口P刀用罩幕 ⑶步二广細0S電晶體部分，用罩幕注入p型雜質 步驟1〇 一 3:為了使由上述處理注入於聚晶補2的雜
90107043.ptd 第15胃 478151 _ 五、發明說明（12) ____^ t f性化’可進行規定的熱處理。其結果，在存传單-A 乂刀和NMOS電晶體部分，聚日日“夕膜 /早兀部 PMOS電晶體部分，聚晶石夕膜82成為p型半導肢，在 步土驟11 .如圖7(a)〜7(c)所示那樣，用c !)；7S 1 果，在通這18、20、22的上層自對準地形成了 〃、，告 膜26，在各個TG收容溝中形成了獨立_33。勺閑極 步驟12 ·用圖16(a)〜ϋΐΐβγ 幕圖案，乾式_之第,Ϊ :)二Γ件編號84表示的罩 訂A水日日矽和氮化矽膜，以 氧化矽膜。其結果，如圖8(a)〜 策 除去 的TG33之間（存儲單元部分）或^3的兩=(丁邏那輯樣’在/目鄰 二》自對準地形成接觸孔46(參照設計圖1 6(a)〜^ 如圖16(a)〜圖16(c)所示那樣， 觸侧孔時，使用跨越多個接觸孔4“;：=安在接 即使採用這樣的罩幕圖_、因為是選擇性：：：案84。 膜的光刻條件，因此在存儲單元 也去除虱化矽 都可以自對準地在合適的位置/璉軏電路部分，均 六ό斜、、隹a 置進打接觸孔46的開：?丨0 在自對準加工接觸孔46、使用比單個 罩幕圖案84時，比用與單個接觸孔46 6大得多的 48(參照圖29 (a)〜圖29(c))時，右+夕大小的罩幕 用本實施形態的製造方法，比务二的加工餘量。因此 定的、合適的接觸孔46。 則、衣造方法更能形成穩 90]07043.ptd 第16頁 478151
五、發明說明（13) 此外如上所述，本實施形態 \ 在邏輯電路部分氺沪_斜、、4从+人t仔儲早兀部分，而且 4Θ。因此太告> .+準地在合適的位置上形成接觸孔 46的位置形恶’在邏輯電路中，可使設定的接觸孔 的做得足夠小…，採用本實施形態 精产的場1才tb邏輯電路部分接觸孔位置取決於照相製版 m目比，更有利於邏輯電路部分的微細化。 去：：在接：圖9⑷〜圖9(c)所示那樣，用乾式敍刻法除 後孔46底部的氧化石夕膜78和氮化石夕膜32。然 (P、AS等^电p晶體Ϊ分和PM〇S電晶體部分中注入N型雜質 部八开二型雜負（β、抑2等）。其結果，在NM0S電晶體 口丨刀升/成]^1~區域36和N+區域38， P-區域和P+區域42。 在_電晶體部分形成 上=:=〇(a)〜圖Γ°(〇所示，在整個半導體晶圓 上/尤積艰晶秒膜8 6 〇
入在存儲單元部分和_S電晶體部分，用罩幕注 入N型雜質（p、As等）。 W ^驟16 :在嶋電晶體部分，用單幕注入p型雜質（b、 价2 J。 4Γ::上述處理之後，為了使注入聚晶石夕膜86中的雜 :定：ΐ處理。其結[在存儲單元部分 電日雕二:豆f刀，伞日曰石夕膜86變為Ν型半導體，在PMOS 電日日脰部分，聚晶矽膜8 6變為ρ型半導Μ。 口二” 11(a)〜圖11(c)所示-採用CMp研磨整個 丰…0，直至露出側壁34為止。其結果，在接觸孔46
90107043.ptd 第17頁 478151 五、發明說明（14)
的内部，w犯α、Y η ρ/ 了 Α成獨立的接觸塞5 Ο (參照設計圖1 6 ( a)〜圖 1 6(c) ) 0 士上所述’採用本實施形態之製造方法，首先在矽基片 10上形成第1層間絕緣膜44(步驟1〜5)，可形成埋入該扪 層=絕緣膜44中的TG33(步驟6〜n)。進而按本實施形態 的製造方法，可在形成TG33後，形成埋入第i層間絕緣膜 4 4中的接觸塞5 〇。 總之，按本實施形態的製造方法，在形成TG33和接觸塞 5士〇的，程中，不必在相鄰的^33之間沈積氧化矽膜。這 時，第1層間絕緣膜44的膜質不會劣化，可實現⑽翊混載 裝置的微細化，即可增大TG33的縱橫尺寸比（高度相對於 寬度的比）。因此，本實施形態之製造方法，比在形成 TG33以後在鄰接TG33之間沈積氧化矽膜的方法，更適宜 定地製造DRAM混載裝置。 〜 步驟19 :形成接觸塞50後，在整個半導體晶圓上 。 膜88。 步驟20 :通過對半導體晶圓進行—定的熱處理，使石夕的 露出部分和Co膜88反應。其結果，只在矽的露出部分， 對準地形成Co和Si的石夕化物膜，即c〇si2等矽化 步驟21 :形成矽化物膜90後，除去殘留在半導俨'曰 的未反應的Co膜88。結果形成圖l2(a)〜圖i2(c)^ =的狀 態。 步驟22 :如圖13(a)〜圖i3(c)所示那樣，在整 辨 晶圓上沈積第2層間絕緣膜5 2。 千V體
90107043.ptd 第18頁 478151 五、發明說明（15) 步驟23 :在存儲單元部分、關〇s φ b蝴★ ' 卿都八 π七戌& 兔晶體部分和PMOS電晶 二° ;圖二 岡°和位元線導通_接觸54，接 二接觸S : (C)中的以元件、編號⑼表*的罩幕圖 縮小的罩幕圖案）加 步驟24 :在BL接觸54的底部和第2属 蜂 上形成阻擋金屬層92(TiN、Ti、WN /日、、、巴、味朕52的表面 屬層”上^⑽法❹射法^:/^然後’在阻播金 等）。 飞板射法沈積金屬膜94(W、A1、AlCu 撞ίΓ二緣膜52的上層，將金屬膜94及阻 ::2fi : i 形狀的圖像，形成位元_。 上ί形成第3'Ί(8)〜圖14(C)所示那樣，在位元線60的 上層小成弟3層間絕緣膜6 2。 步驟27 ·•在存儲單元部分，形成作 第2和第3層間絕緣膜52和62的、在接;m匕貝牙 孔:電容器接觸64用圖17(a)〜圖 表不的罩幕圖形（與接觸塞50相比、:、、〜 幕圖形）加工。 早乂〗的直從細小的罩
Ti (WN等）在二個，=沈積阻擋金屬層96(TiN、 上沈積w和μ'等：：^ 步驟29 ·•用CMP法除去沈籍方笛q @ bb 播金屬層96和金屬膜:8去沈Λ在果弟 了阻稽金屬層96和導電的接觸塞68。接觸64中埋入
90107043.ptd 第19頁 478151
70 H / f 3 m_62上’形成第4層間絕緣膜 在存儲早兀部分，形成與接觸塞68導通的带 以Γ二“覆；下部電極72的高介電常數的電容】絕i膜之 和：1= 7緣膜74的電容器的上部電極76。且下部電極72 口P 電極76 用 W、Ti、TiN、Ru、ru〇2、Ir、Ir〇 等带 f二電容器絕緣膜74用Ta2 05、SrTi。、BaSrT 2彡' ，施形態的製造方法，實行上述一系列處理寺=造： 有C0B結構的DRAM的記憶體混載裝置。 [貫施形態2 ] 的，參照圖18(a)〜圖18(c)，說明本發明實施形態2 、衣k方法。本κ施形悲的製造方法，除了步驟9〜1 〇 — 3 、，理外，與貝鈿形悲1的情況相同。在實施形態1的步驟 (麥照圖5(a)〜圖5(c))中，為了形成PM〇s的通道22，在 PMOS電晶體部分注入n型雜質。 在本實施形態的步驟9中，在PMOS電晶體部分，首先在 3〇〜10〇nm的深度注入N型雜質（p、As#)，然後在〜 5〇ηπι的深度中注入p型雜質（B、BF2等）。其結 電晶體部分的TG33的下部，形成N型半導體的埋入通道22A 和P型半導體的反型通道22B。總之，用本實施形態的製造 方法，可在PMOS電晶體部分形成埋入通道型的…⑽。 在實施形態1的步驟10中，首先在整個半導體晶圓上沈 積不含雜質的聚晶矽膜82(參照圖6(a)〜6(c))。而在步驟 ίο—1〜ίο—3中，存儲單元部分和NM0S電晶體部分的聚晶 矽膜82做成N型半導體，另一方面，PM〇s電晶體部分的聚
478151 五、發明說明（17) ------ 晶矽膜8 2做成P型半導體。
在本實施形態，PMOS電晶體部分是如 通道型的PMOS。這時，PMOS電晶體部二上所述的形成埋入 N型半導體。為此，在本實施形態製史的閘極膜2 6可做成 由於在整個半導體晶圓上沈積含有N $ = ^的步驟10中， 雜聚晶矽而形成了聚晶矽膜82的緣故/、質、As等）的摻 的步驟1 〇 — 1〜1 〇 — 3可以省略。所以 口此貫施形態1中 方法，可以比實施形態1的場合更簡係±本實施形態的製造 混載裝置。 衣造微細的DRAM
[實施形態3 ] 下面，參照圖19(a)〜圖19(c)，說明本 的製造方法。本實施形態的製造方法，除^ =貫施形態3 外，與實施形態1的情況是相同的。在實施二:驟1 0的處理 1〇(参照圖6(a)〜圖6(c))中’採用CVD法形成閉絕缘膜 2/:對此，在本實施形態的步驟10中，採用熱氧化法或熱 乳乳化法形成閘絕緣膜24A。採用本實施形態的制造方 法’也可與實施形態1的情況一樣，能穩定地制二= dm混載裝置。 也“被細的 [貫施形態4 ] 下面，參照圖20(a)〜圖20(c)，說明本發明實施來能4 的製造方法。本實施形態的製造方法是實施形二 2和實施形態3的製造方法的組合“p，用：實施ς j 的衣造方法，在PMOS電晶體區域中形成埋入通道22Α和反 型通道22Β的同時，採用熱氧化法或熱氮氧化法3〜带 ^絕
478151 五、發明說明（18) 緣膜2 4 A。採用本實施形態的製造方法也可與實施形態1的 情況一樣，能穩定地製造微細的DRAM混載裝置。 [貫施形態5 ] 下面，參照圖2 1 ( a)〜圖2 1 (b )，說明本發明之實施形態 5的製造方法。本實施形態的製造方法是實施形態3的製造 方法之變形例。即在實施形態3的製造方法中的步驟11 (參 照圖7 ( a )〜圖7 ( c ))的處理之後，進行如下處理。 步驟1 1 一 1 :在整個半導體晶圓上用濺射法形成C〇膜。 步驟11 一 2 :對半導體晶圓進行一定的熱處理，在矽的 露出部分自配合地形成c〇和S i的矽化物膜9 〇。 步驟11 一3 :用濕式蝕刻法除去半導體晶圓上殘留的未 反應的C 〇膜。 然後，實行步驟1 2〜1 8的處理。這時在步驟丨8結束階段 (參照圖11 (a)〜圖11 (c))，閘極膜2 β的表面用矽化物膜g 〇 覆蓋。在本實施形態中’步驟19〜21 (參照圖12(3)〜圖 1 2 ( C ))的處理被省略。 在本實施形態的製造方法中，在步驟23(參照圖13(a)〜 圖13(c))形成BL接觸54後，實行以下處理。 步驟23—1 :在整個半導體晶圓上用濺射法形成c〇膜。 步驟23 —2 :對半導體晶圓進行一定的熱處理，只在 的露出部分，即BL接觸54的底部形成矽化物膜9〇。 步驟2 3 — 3 :用濕、式钱刻法除去在第2声 留的未反應的Co膜。 曰 間絕緣膜52上殘 上述處理後’實行步驟24〜27的處理。步驟28的處理
\\326\2d-\90-06\90107043.ptd 第22頁 478151 五、發明說明（19) 即在電容器接觸64的底部形成阻擋金屬屛 略。逛有，步驟29的處理，即用w和^曰 的處理被省 理置換為下述處理。 ％成接觸塞6 8的處 步驟29 —1 :在電容器接觸64的内 塞68A。 ^用#晶矽形成接觸 此外，在本實施形態中，為了在存 、 容器的步驟3 0的處理，置換為下述广理早70部分中形成電 步驟30 -1 ·•在第4層間絕緣膜7〇 =:干 間，在其中用含N型雜質的推雜 毛容器收容空 電極72A。 7开乂成電容器的下部 步驟30 —2 :用Si ON膜等形成雷 下部電極7 2 A。 杰、、、邑緣膜7 4 A，以覆蓋 步驟30—3 :在電容器絕緣膜？ 的摻雜聚晶矽，形成電衮哭从L J上層，用含N型雜質 太杏浐裕能Λ L 益的上部電極76A 〇
本貝訑形恶，如上所述，可以 A 部形成阻擋金屬層96的步驟。為 在電容器接觸64的底 方法，可以比實施形態3的場人、、、此^ ’用本實施形態的製造
混載裝置。 口更間便地製造微細的DRAM
[貫施形態6 ] 下面’參照圖2 2 ( a)〜圖2 2 ( c )…、
6的製造方法。本實施形態的^ 說明本發明的實施形態 方法和實施形態5的製造^法*造方法是實施形態4的製造 中，在PM0S電晶體區域中形成的土組合。即在本實施形態 的同時，用熱氧化法或者f入通道2 2A和反型通道2 2B …氮氧化法形成閘絕緣膜24A。 90107043.ptd 第23頁 478151 五、發明說明（20) 另外，在本實施形態中，在電容器接觸6 4的内部，形成與 接觸塞50直接接觸的聚晶矽製的接觸塞68A。採用本實施 形態的製造方法，也可獲得與實施形態4的情況同樣的效 果。 [實施形態7 ] 下面，參照圖2 3 ( a)〜圖2 3 ( c )，說明本發明的實施形態 7的製造方法。本實施形態的製造方法是實施形態1的製造 方法和實施形態5的製造方法的組合。採用本實施形態的 製造方法，也可取得和實施形態1的情況同樣的效果。 [實施形態8 ] 下面，參照圖2 4 ( a )〜圖2 4 ( c )，說明本發明的實施形態 8的製造方法。本實施形態的製造方法是實施形態2的製造 方法和實施形態5的製造方法的組合。採用本實施形態的 製造方法，也可取得和實施形態2的情況同樣的效果。 [實施形態9 ] 下面，參照圖2 5 ( a )〜圖2 5 ( c )，說明本發明的實施形態 9的製造方法。本實施形態的製造方法是實施形態1的製造 方法之變形例。即在本實施形態中，實行以下的處理來代 替實施形態1的步驟1 0的處理（參照圖6 (a)〜圖6 ( c))。 步驟1 0 — 4 :在整個半導體晶圓面上用CVD法形成高介電 常數的閘絕緣膜24B(Ta2 05、SrTiO、BaSrTiO 等）。 步驟10 —5 :在高介電常數的閘絕緣膜24B的上層形成阻 擋金屬層98(Ti、TiN、WN、Ru、Ru02、Ir、Ir02 等）。 步驟1 0 — 6 :在阻擋金屬層9 8的上層形成金屬系的閘極
90107043.ptd 第24頁 478151
478151 五、發明說明（22) 屬糸的電極等。 [發明的效果] 由於本發明如 用申請專利範圍 成的接觸塞上形 大珠度的接觸塞 移閘之間的層間 微細化。 用申請專利範 和電容器的存儲 1 6項所έ己載的發 用申請專利範 雜矽來做接觸塞 可確保與申請專 效果。 按申請專利範 電容器的下部電 絕緣膜，可確保 有相同的效果。 用申請專利範 位元線的邏輯電 項所記載的發明 用申請專利範 電晶體的邏輯電 、申凊專利範圍第1或16
90107043.ptd 第26頁 上所述的内容，因此取得以下的 、 卜的致果。 第1或1 6項所記載的發明，可在 」任自對準形 成縮徑接觸塞，因而能穩定地形 l市成具有很 。此外，由於本：明不必形成埋入相鄰轉 絕緣膜，因此玎適應於半導體获 一 ▽ 衣置的高度 圍第2或1 8項所記載的發明，在有 一 單元部分，可取得與巾請專利n 明相同的效果。 国弟1 Λ 圍第3或1 9項所記載的發明，全 徑接觸塞、以及電容 木用/ 利範圍第1或16項所記載的發 圍第4或2 0項所記載 極和電容器的上部裁雷的：，明，用摻雜石夕做 與申請專利範圍第丨niu fi用s 10Ν做電容器 或1 6項所記載的發明
圍第5、9、21或24頂⑽I 4項所纪載的發明，在有 路部分，能取得與由4奎立丨 在有 古* 田 、申晴專利範圍第1或16 有相同的效果。 圍第6或1 0項所記费沾a 口口
% y 戰的發明，在具有CMOS 路部分，能取得歲由j主由 478151 、發明說明（23) 項所記J的發明有相同的效果。 、用申請專利範圍第7、11、22或2 5項所記載的發明，可 以有效地在邏輯電路部分中形成CMOS電晶體、以及使CMOS 電晶體工作所需的佈線結構。 曰用申請專利範圍第8或23項所記載的發明，構成CMOS電 曰曰肢的NM0S電晶體和pmqs電晶體的一個做成埋入通道型
MjS電曰曰體。因此，本發明可容易地進行使⑽⑽電晶體運 作所需的佈線結構。 用申請專利範圍第丨2或26項所記載的發明，對於用摻雜 ::成接觸塞及閘極層、用金屬構成直徑縮小的接觸塞的 二 可取彳于申请專利範圍第1或1 6項所記载的發明同樣 形：二：2利乾圍第1 3或27項所記載的發明，用金屬材料 A成閘電極，可取得盘申培直夺| f 發明同樣的效果。’專利耗圍弟1或16項所記載的 、二申：專:讀14、15、28或29項所記載的發明，通 過CVD法、熱氧化法或熱氮氧化法形戰的^八 程中，能在側壁間露出的 ：早兀4刀勺匕 膜。 土 Θ表面上形成適當的閘絕緣 用申請專利範圍第1 7項所記 接觸孔更大開孔的罩幕圖案， 孔。有關接觸孔開孔的加工極 保。因此用本發明，可很容易 [元件編號之說明] 載的發明，用有比應形成的 能自對準地形成適當的接觸 罩幕圖案越大越容易石雀 地進行接觸孔的開孔處理。 478151 五、發明說明（24) 10 $夕基片 13 活性區域 10 \ 20 > 22 通道 22A 埋入通道 22B 反型通道 24 、 24A 、 24B 閘絕緣膜 33 轉移閘（TG) 34 側壁 44 第1層間絕緣膜 45 轉移閘收容溝 46 接觸孔 50 、 68 、 68A 接觸塞 52 第2層間絕緣膜 60 位元線 62 第3層間絕緣膜 70 第4層間絕緣膜 72 、 72A 電容器下部電極 74 、 74A 電容器絕緣膜 76 、 76A 電容器上部電極 80 氮化矽膜 82 聚晶紗膜 56 > 66 、 84 罩幕圖案 86 聚晶秒膜 88 Co膜
90107043.ptd 第28頁 478151 五、發明說明（25) 90 92， 94 100 98 石夕化物膜 阻擋金屬層 金屬膜 金屬系閘極膜
90107043.ptd 第29頁
^明 圖1 (a)〜（c )說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之一）。 圖2(a)〜（c)說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之二）。 圖3 ( a )〜（c )說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之三）。 圖4 ( a)〜（c )說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之四）。 圖5 ( a)〜（c )說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之五）。 圖6 (a)〜（c )說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之六）。 圖7 (a )〜（c )說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之七）。 圖8 ( a )〜（c )說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之八）。 圖9 (a )〜（c )說明本發明實施形態1之半導體裝置之製造 方法流程之圖（之九）。 圖1 0 (a)〜（c)說明本發明實施形態1之半導體裝置之製 造方法流程之圖（之十）。 圖1 1 ( a)〜（c )說明本發明實施形態1之半導體裝置之製 造方法流程之圖（之十一）。 圖1 2 ( a )〜（c )說明本發明實施形態1之半導體裝置之製 造方法流程之圖（之十二）。
90107043.ptd 第30頁 478151 圖式簡單說明 圖1 3 ( a)〜（c )說明本發明實施形態1之半導體裝置之製 造方法流程之圖（之十三）。 圖1 4 ( a)〜（c)說明本發明實施形態1之半導體裝置之製 造方法流程之圖（之十四）。 圖1 5 ( a)〜（c)說明本發明實施形態1之半導體裝置設計 圖案之圖（之一）。 圖1 6 ( a)〜（c )說明本發明實施形態1之半導體裝置設計 圖案之圖（之二）。 圖1 7 (a)〜（c )說明本發明實施形態1之半導體裝置設計 圖案之圖（之三）。 圖1 8 ( a)〜（c )說明本發明實施形態2之半導體裝置製造 方法的圖。 圖1 9 ( a)〜（c )說明本發明實施形態3之半導體裝置之製 造方法之圖。 圖2 0 ( a)〜（c)說明本發明實施形態4之半導體裝置之製 造方法之圖。 圖2 1 (a)〜（c)說明本發明實施形態5之半導體裝置之製 造方法之圖。 圖2 2 (a)〜（c)說明本發明實施形態6之半導體裝置之製 造方法之圖。 - 圖2 3 ( a)〜（c )說明本發明實施形態7之半導體裝置之製 造方法之圖。 圖24(a)〜（c)說明本發明實施形態8之半導體裝置之製 造方法之圖。
90107043.ptd 第31頁 478151 圖式簡單說明 圖2 5 (a )〜（c )說明本發明實施形態9之半導體裝置之製 造方法之圖。 圖2 6 ( a )〜（c )說明本發明實施形態1 0之半導體裝置之製 造方法之圖。 圖27(a)〜（c)說明先前半導體裝置之製造方法之圖。 圖28(a)〜（c)說明先前半導體裝置設計圖案之圖（之 一）。 圖2 9 ( a)〜（c )說明先前半導體裝置設計圖案之圖（之 二）。 圖30(a)〜（c)說明先前半導體裝置設計圖案之圖（之
90107043.ptd 第32頁

Claims (1)

  1. ----- 六、申請專利範圍 1. 一種半導體裝置，星 (contact plug)之半導沪壯ς轉移閘相鄰的接觸塞 上述轉移閘有閘絕緣膜衣’其特徵為’ 側壁； 層、以及覆蓋它們側面之 上述接觸塞具有盥 度上與轉移間相鄰κ移閘相同的高度，且在整個高 此外，它具有把上述 回 同-表面之第1層間絕緣膜夕.f表面和上述接觸塞表面做成 形成之第2層間絕緣膜；以 ^上述該第1層間絕緣膜上 層間絕緣膜並與上述接觸塞接觸塞小的，貫穿上述第2 2·如申請專利範圍第} 之鈿徑接觸塞。 具有多個存儲單元之存單之導體裝置，其中，設置了 述轉移閉、上述接觸塞、上分’〃該存儲單元部分除上 具有在上述第2層間絕緣膜上κ和第2_層間絕緣膜外，還 層間絕緣膜上形成的覆蓋所述位元之位二線；及在上述第2 以及在第3層間絕緣膜上形 、'泉。之弟3層間絕緣膜，· 此外’作為上述縮徑接觸塞,：’ 膜並使上述接觸塞和上述位元=牙上述第2層間絕緣 以及貫穿上述第2和第3層間絕緣位元線用接觸塞； 器導通之電容器用接觸塞。’、並使上述接觸塞和電容 3.如申請專利範圍第2項之半 極層有含雜質之摻雜石夕層和覆蓋該y置，其中，上述閑 膜； 滩石少層表面之矽化物 與上述電容器對應之接觸塞、上 4电合裔用接觸塞、及 ----—-—____ 第33頁 \\326\2d-\90-06\90J07043.ptd 478151 六、申請專利範圍 上述電容器的下部電極 與上述位元線對應的接:2二的摻雜石夕形成； 僅在與上述位元線用# 土有3雜質之摻雜矽声. 膜； 接觸基相連的部位上形成之及 上述位元線用接觸宾 (barrier metal) ; 土 Λ上述接觸塞接觸之阻擋全屬 層。 及在該阻擋金屬層上形成之金屬屬層 —4·如申請專利範圍第3項之半導 谷器、具有用Si ON構成的電容器 ^衣置、，其中，上述電 雜矽構成之上部電極。 叩、、’、、’以及用含雜質的摻 5 ·如申請專利範圍第2項之壯 多個電晶體之邏輯電路部分，而置，其巾’有包含 閘、上述接觸塞、上述第i έ耳電路部分有轉移 第2層間絕緣膜上形成的位元線；曰/、、'巴緣膜、以及在上述 此外’作為上述縮徑接觸夷 . 膜並使上述接觸塞和上述：：線述f層間絕緣 6.如申喑專利笳圊笛ς 兀線冷通之位兀線用接觸塞。 予*曱專利圍弟5項之半導體裝置，其中，上述邏 ί電路部分有構細Qs電晶體之麵電晶體和腦電晶 7 ·如申請專利範圍第6項之半導體裝置，其中，盥上 NM0S電晶體相對應設置的接 八 ^ 摻雜矽層· 们接觸基和閘極層有含N型雜質的 却Ϊ t述Ts電晶體相對應設置的接觸塞和閘極層有含p 型雜質之摻雜矽層。 第34頁 \\326\2d-\90-06\90107043.ptd 478151 六、申請專利範圍 8 ·如申凊專利範圍第β音 鍅留-划八θ 士〜 項之丰導體裝置，其中，上述存 储早兀^刀具有弟1導電型電晶體； 導體及上述_電晶體中，具有與上述第1 電㈣電晶體，它 導體調製的埋入通道、以月、^ π述罘1 ¥冤孓之牛 俨户加 ,+ 以及通過被弟2導電型調製之丰導 粗在埋入上述通道表面附近形成之反型通道. 牛¥ 與上述NMOS電晶體相對應置 ^ 摻雜矽層； ^又1刃接觸基有含N型雜質之 與上述PMOS電晶體相對應設置的接 摻雜矽層； 牧啁基有含P型雜質的 此外，與上述NMOS電晶體對應設置之 PM〇S電晶體對應設置的問 日及/、上述 之摻雜矽層。 a 3上述第1導電型雜質 9如申請專利範圍第1項之半導體裝置，豆 ^ έ夕個電晶體之邏輯電路部分，而該邏電路’匕有包 閑：上述接觸塞、上述第心= 上述第2層間絕緣膜上形成之位元線； 、u >、 此外，作為上述縮徑接觸塞，有貫穿上述 膜並使上述接觸塞和上述位元線導通之位Ϊ:2用層 /〇.如申請專利範圍第9項之半導體裝置=接觸塞。 ^電路部分有構成CMOS電晶體之NMOS電晶體和pM〇s ^ ^邏 11 ·如申請專利範圍第1 0項之半導體裝置，其中， 述NM〇s電晶體設置的接觸塞和閘極層有含N型雜質之& 478151 六、申請專利範圍 雜石夕層； 所對應上述PM0S電晶體設置的接觸塞和 貝之摻雜石夕層。 極層有含P型雜 12·如申請專利範圍第i至"項中任 其中， 貝之+導體裝置， # 士述接觸塞和上述閘極層有含雜 -在該摻雜矽層表面之矽化物膜； ，雜矽層；以及覆 上述縮徑接觸塞有與上述矽化物膜 以及在該阻擋金屬層上形成之金屬層。之阻擋金屬層； # j.如申請專利範圍第1至11項令任— 其中， 項之半導體裝置， 上述轉移閘的閘極層有金屬層， 才自金屬。 及匕園該金屬層之阻 14.如申請專利範圍第i至" 其中， —項之半導體裝置， =轉移閘的閘氧化膜是用cv 其中 上述轉移閘的閘絕緣 H ^ 或是用熱氧化氮化法、疋…氣化法形成之埶氧化 忐形成之熱氮氧化 …乳化 如申請專利範園第1至丨丨項中办/成之CVD絕緣膜。 φ， 、任—項之半導體裝置， 膜
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