JP2012156451A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】多結晶シリコンプラグと上層の導体プラグとの界面に十分な膜厚の金属シリサイド層を形成してコンタクト抵抗の低減を図る。
【解決手段】多結晶シリコンプラグを形成した後、多結晶シリコンプラグの表面からゲルマニウムイオン注入を実施してゲルマニウム含有多結晶シリコン１６Ｇとし、その後、シリサイド化可能な金属膜を成膜して金属シリサイド層１９を形成し、金属シリサイド１９上に導体膜（バリア膜２０、Ｗ膜２１）を形成する。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、詳しくは、多結晶シリコンプラグと金属プラグを組み合わせたハイブリット構造のプラグ及びその製造方法に関する。

特許文献１，２には、半導体基板に形成されたＭＩＳトランジスタのソース／ドレイン拡散層と、キャパシタの下部電極とを電気的に接続するコンタクトプラグが開示されている。特に、このコンタクトプラグは、トランジスタの拡散層との接続側が多結晶シリコン（ポリシリコン）からなり、キャパシタの下部電極との接続側がタングステンなどの金属導体からなる２つのコンタクトプラグの積層構造となっている。

また、特許文献３には、多結晶シリコンプラグと金属プラグとを金属シリサイド層を介して接続した２つのコンタクトプラグを含む３層構造が開示されている。

特開２００８−２５１７６３号公報 特開２００４−１７９４９７号公報 特開２００９−１６４５３４号公報

金属とシリコンとの接触は一般にショットキ接触であることから、上記特許文献３のように、金属とシリコンとの間に金属シリサイド層を介挿することで良好なオーミック接触を得ることができる。多結晶シリコンプラグ上に金属シリサイド層を形成しようとすると、多結晶シリコンプラグ上にシリコンとシリサイドを形成する金属、例えば、チタン、コバルト、ニッケル等を成膜し、ランプアニール等で加熱してシリサイド化し、その後、未反応の金属膜を除去する（これら一連の工程を自己整合的なシリサイド化＝サリサイド化ともいう）。

しかしながら、半導体装置、特に、ＤＲＡＭ等の半導体記憶装置では、微細化に伴ってキャパシタを３次元構造としてその高さを高くすることで一定の容量を確保するため、キャパシタ以外の構造物を低く形成して基板上の厚みが増加することを抑える必要がある。このため、コンタクト間の距離も狭くなり、また、コンタクトを形成する層間絶縁膜自体も薄膜化（コンタクト高さの低減）される傾向にある。上述するようにシリサイド化に際して加熱処理が行われるが、コンタクト高さが低くなるに従い、半導体基板上に形成されているトランジスタ等の半導体素子への影響が懸念され、十分な膜厚の金属シリサイド層の形成が困難となっている。

本発明者は、シリサイド化の加熱時間が短くなっても十分な膜厚の金属シリサイド層の形成が可能となる方法について鋭意検討した結果、金属シリサイド層を形成する前に、多結晶シリコンに所定の不純物を導入することにより、短時間で十分な膜厚の金属シリサイド層が形成可能となり、コンタクト抵抗の低減が達成されることを見出した。

すなわち、本発明の一実施形態によれば、
半導体基板に半導体素子を形成する工程と、
前記基板を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記半導体素子の第１の電極に達する孔部を形成する工程と、
前記孔部内に多結晶シリコンを埋め込む工程と、
前記多結晶シリコンの表面からゲルマニウムイオンを注入する工程と、
前記ゲルマニウムイオン注入後の前記多結晶シリコンの表面に、金属シリサイド層を形成する工程と、
前記金属シリサイド層に接するように導体膜を形成することで、前記多結晶シリコン、前記金属シリサイド層、及び前記導体膜からなる接続プラグを形成する工程と、
を有する半導体装置の製造方法が提供される。

また、本発明の別の実施形態によれば、
半導体基板上に
半導体素子と
前記半導体素子を覆う層間絶縁膜と
前記層間絶縁膜を貫通し、前記半導体素子の第１の電極に接続される接続プラグと
を有する半導体装置であって、
前記接続プラグは、
前記第１の電極と接する多結晶シリコンと
前記多結晶シリコン上に接する金属シリサイド層と
前記金属シリサイド層上に接する導体膜を有し、
前記多結晶シリコン中にゲルマニウムが不純物として導入されている半導体装置が提供される。

本発明の一実施形態によれば、金属シリサイド層を形成する前に、多結晶シリコンにゲルマニウムを導入することにより、短時間で十分な膜厚の金属シリサイド層が形成可能となり、コンタクト抵抗の低減が図れる。

また、本発明の別の実施形態によれば、一つの接続プラグを多結晶シリコンと金属シリサイド層と導体膜の三層構造からなるハイブリッド構造とすることができ、半導体装置の微細化が推進される。

本発明の実施形態例１に係る半導体装置の模式的断面図である。 実施形態例１に係る半導体装置の製造工程を説明する平面図である。 （ａ）は図２のＡ−Ａ断面、（ｂ）は図２のＢ−Ｂ断面、（ｃ）は周辺回路領域の断面図である。 実施形態例１に係る半導体装置の製造工程を説明する平面図である。 （ａ）は図４のＡ−Ａ断面、（ｂ）は図４のＢ−Ｂ断面、（ｃ）は周辺回路領域の断面図である。 実施形態例１に係る半導体装置の製造工程を説明する平面図である。 （ａ）は図６のＡ−Ａ断面、（ｂ）は図６のＢ−Ｂ断面に相当し、（ｃ）は周辺回路領域の断面図である。 図７の次の工程を説明する図であり、（ａ）は図６のＡ−Ａ断面、（ｂ）は図６のＢ−Ｂ断面に相当し、（ｃ）は周辺回路領域の断面図である。 実施形態例１に係る半導体装置の製造工程を説明する平面図である。 （ａ）は図９のＡ−Ａ断面、（ｂ）は図９のＢ−Ｂ断面、（ｃ）は周辺回路領域の断面図である。 図１０の次の工程を説明する図であり、（ａ）は図９のＡ−Ａ断面、（ｂ）は図９のＢ−Ｂ断面に相当し、（ｃ）は周辺回路領域の断面図である。 実施形態例１に係る半導体装置の製造工程を説明する平面図である。 （ａ）は図１２のＡ−Ａ断面、（ｂ）は図１２のＢ−Ｂ断面、（ｃ）は周辺回路領域の断面図である。 図１３の次の工程を説明する図であり、（ａ）は図１２のＡ−Ａ断面、（ｂ）は図１２のＢ−Ｂ断面に相当し、（ｃ）は周辺回路領域の断面図である。 実施形態例１に係る半導体装置の製造工程を説明する平面図である。 （ａ）は図１５のＡ−Ａ断面、（ｂ１）は図１５のＢ−Ｂ断面、（ｂ２）は図１５のＢ’−Ｂ’断面、（ｃ）は周辺回路領域の断面図である。 図１６の次の工程を説明する図であり、（ａ）は図１５のＡ−Ａ断面、（ｂ１）は図１５のＢ−Ｂ断面、（ｂ２）は図１５のＢ’−Ｂ’断面に相当し、（ｃ）は周辺回路領域の断面図である。 図１７の次の工程を説明する図であり、（ａ）は図１５のＡ−Ａ断面、（ｂ１）は図１５のＢ−Ｂ断面、（ｂ２）は図１５のＢ’−Ｂ’断面に相当し、（ｃ）は周辺回路領域の断面図である。 図１８の次の工程を説明する図であり、（ａ）は図１５のＡ−Ａ断面、（ｂ１）は図１５のＢ−Ｂ断面、（ｂ２）は図１５のＢ’−Ｂ’断面に相当し、（ｃ）は周辺回路領域の断面図である。 図１９の次の工程を説明する図であり、（ａ）は図１５のＡ−Ａ断面、（ｂ１）は図１５のＢ−Ｂ断面、（ｂ２）は図１５のＢ’−Ｂ’断面に相当し、（ｃ）は周辺回路領域の断面図である。 図２０の次の工程を説明する図であり、（ａ）は図１５のＡ−Ａ断面、（ｂ１）は図１５のＢ−Ｂ断面、（ｂ２）は図１５のＢ’−Ｂ’断面に相当し、（ｃ）は周辺回路領域の断面図である。 図２１の次の工程を説明する図であり、（ａ）は図１５のＡ−Ａ断面、（ｂ１）は図１５のＢ−Ｂ断面、（ｂ２）は図１５のＢ’−Ｂ’断面に相当し、（ｃ）は周辺回路領域の断面図である。 図２２の次の工程を説明する図であり、（ａ）は図１５のＡ−Ａ断面、（ｂ１）は図１５のＢ−Ｂ断面、（ｂ２）は図１５のＢ’−Ｂ’断面に相当し、（ｃ）は周辺回路領域の断面図である。 実施形態例１に係る半導体装置の製造工程を説明する平面図である。 （ａ）は図２４のＡ−Ａ断面、（ｂ１）は図２４のＢ−Ｂ断面、（ｂ２）は図２４のＢ’−Ｂ’断面、（ｃ）は周辺回路領域の断面図である。 実施形態例１に係る半導体装置の製造工程を説明する平面図である。 （ａ）は図２６のＡ−Ａ断面、（ｂ１）は図２６のＢ−Ｂ断面、（ｂ２）は図２６のＢ’−Ｂ’断面、（ｃ）は周辺回路領域の断面図である。 本発明の実施形態例２に係る半導体装置の模式的断面図である。 実施形態例２に係る半導体装置の製造工程を説明する模式的断面図である。 実施形態例２に係る半導体装置の製造工程を説明する模式的断面図である。 実施形態例２に係る半導体装置の製造工程を説明する模式的断面図である。 実施形態例２に係る半導体装置の製造工程を説明する模式的断面図である。 実施形態例２に係る半導体装置の製造工程を説明する模式的断面図である。 実施形態例２に係る半導体装置の製造工程を説明する模式的断面図である。

以下、図面を参照して本発明の実施形態例について具体的に説明するが、本発明はこれらの実施形態例のみ限定されるものではない。

〔実施形態例１〕
本実施形態例では、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリセルを有する半導体装置に、本発明の接続プラグを適用する例について説明する。特に、メモリセルトランジスタとしてトレンチゲート型ＭＩＳＦＥＴを用いたメモリセルトランジスタの容量コンタクトとして、ハイブリッド構造の本発明に係る接続プラグを用いた場合を説明する。

図１は、実施形態例１に係るＤＲＡＭにおけるメモリセルの構成を示す断面図である。この断面は、図２の平面図におけるＡ−Ａ断面に相当する。半導体基板１としてのシリコン基板中には、トレンチゲート型トランジスタのゲート電極５が埋め込まれており、図中、中央の一つの拡散層３を共有して２つのトランジスタが形成されている。共有される拡散層３（第２の電極）には、ビット線９が接続されており、２つのトランジスタの共有されない拡散層３（第１の電極）のそれぞれには、本発明に係るハイブリッド構造の接続プラグ（以下、ハイブリッドプラグ２２という）が接続されている。ハイブリッドプラグ２２上には容量パッド２４を介してキャパシタ３０の下部電極２７が接続される。下部電極２７はクラウン形状を有しており、その下部は第２層間絶縁膜２６で保持されている。下部電極２７上には容量絶縁膜２８と上部電極２９が形成され、下部電極２７、容量絶縁膜２８、上部電極２９とでキャパシタ３０が構成される。

ハイブリッドプラグ２２は、拡散層３に接続する側から、ゲルマニウムをイオン注入した多結晶シリコン膜（Ｇｅ−Ｐｏｌｙ−Ｓｉという）１６Ｇ、コバルトシリサイド（ＣｏＳｉ）層１９、バリメタル膜２０、タングステン（Ｗ）膜２１により構成される。

次に、図２〜図２７を参照して、図１に示すメモリセルの製造方法を説明する。なお、ＤＲＡＭではメモリセルの形成されるメモリセル領域以外に、通常、メモリセルへのデータの入出力を制御する周辺回路領域が設けられることから、周辺回路領域のトランジスタ形成及びコンタクト形成まで、一部工程を共有して形成する方法を示す。

図２は、メモリセル領域における平面図であり、シリコン基板１に素子分離膜（ＳＴＩ）２と拡散層３とが所定の方向（第１の方向）に平行に配置されている。
まず、半導体基板１としてＰ型シリコン基板を用い、素子分離膜２から成る素子分離領域（ＳＴＩ領域）を形成する。例えば、メモリセル領域では素子分離領域の幅を５０ｎｍ、素子形成領域の幅を５０ｎｍとする。また、素子分離膜２の深さは３００ｎｍとする。周辺回路領域では、形成するトランジスタの特性に合わせて、適宜最適な活性領域を形成するように素子分離膜２を形成する。

メモリセル領域の表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層３を形成する。例えば、不純物にはリンを用い、イオン注入法により、エネルギー３０ＫｅＶ、ドーズ量２×１０^１３ａｔｏｍｓ／ｃｍ^２で導入する。拡散層３の深さは、完成時において、トレンチゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。この時、周辺回路領域はレジスト等により保護しておき、この段階では拡散層は形成しない。

メモリセル領域の拡散層３までを形成した時の断面図を図３に示す。図３において、（ａ）は図２のＡ−Ａ断面、（ｂ）は図２のＢ−Ｂ断面、（ｃ）は周辺回路領域を示す。以下の断面図においても断りがない限り同様である。

次に、第１の方向と交差する第２の方向に延在する埋め込みゲート電極（トレンチゲート）５を形成する。半導体基板上に、ハードマスク層としてシリコン窒化膜（不図示）を形成し、メモリセル領域に幅５０ｎｍのラインアンドスペースパターンにレジストパターンを形成してハードマスク層をパターニングする。さらにハードマスク層をマスクとして半導体基板１の表面をエッチングする。拡散層３の形成された活性領域は、深さ２００ｎｍ、素子分離膜２の形成されたＳＴＩ領域では１００ｎｍの深さにエッチングする。形成された第１の溝内に露出する半導体基板１を熱酸化し、ゲート絶縁膜４を例えば熱酸化法で５ｎｍ厚に形成する。さらに、ゲート電極として、ＴｉＮバリア膜５ａとＷ膜５ｂを順次成膜した後、拡散層３の底部付近までエッチバックしてトレンチゲート５を形成する。ゲート電極材料としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。

トレンチゲートのエッチバック後、ライナー窒化膜を成長し、さらにＴＥＯＳ−ＢＰＳＧ膜６を形成した後、アニールする。ＣＭＰにより表面を平坦化した後、ハードマスクとして用いたシリコン窒化膜をドライエッチング及びウェットエッチングにより除去する。さらに、ビットコンタクト用層間絶縁膜７としてＰ−ＴＥＯＳ膜を成長する。ビットコンタクト用層間絶縁膜７形成後の状態を図４，図５に示す。なお、図４では、ビットコンタクト用層間絶縁膜７を透過した状態を示している。図５は、各断面図である。

次に、ビットコンタクトを形成するため、ビットコンタクト用層間絶縁膜７に第２の溝７Ａを形成する。第２の溝７Ａはトレンチゲート（ワード線）と同方向（第２の方向）のラインパターンとして形成する（図６参照）。この時、周辺回路領域のビットコンタクト用層間絶縁膜７は除去していないが、周辺回路領域のビットコンタクト用層間絶縁膜７を除去した後、ゲート絶縁膜となる熱酸化膜を形成しても良い。さらに、ビットコンタクト用層間絶縁膜７上に不純物をドープした多結晶シリコン（ＤＯＰＯＳ８）を４０ｎｍ厚に形成する（図７参照）。

ＤＯＰＯＳ８上に１０ｎｍのＷＳｉ膜９ａ、４０ｎｍのＷ／ＷＮ膜９ｂを成膜し、さらにマスク窒化膜１０を１５０ｎｍ厚に成膜する（図８）。次に、図９、図１０に示すように、メモリセル領域では、ビット線９となるように、周辺回路領域ではプレーナ型トランジスタのゲート電極形状となるように、マスク窒化膜１０を通常のフォトリソグラフィー技術によりパターニングした後、マスク窒化膜１０をマスクとして、Ｗ／ＷＮ膜９ｂ、ＷＳｉ膜９ａ、ＤＯＰＯＳ８及びビットコンタクト用層間絶縁膜７を順次エッチングする。

次に、周辺回路領域のオフセットスペーサとなる窒化膜１１を全面に形成した後、メモリセル領域をレジスト等でマスクし、周辺回路領域のみを開口して窒化膜１１をオフセットスペーサ１１Ｓに加工する。さらに、周辺回路領域にトランジスタのＬＤＤ層１２ａを形成するため、リン等のＮ型不純物イオンをイオン注入する。なお、周辺回路領域にＮＭＯＳトランジスタと共にＰＭＯＳトランジスタを形成するように、予めＮウエルを形成しておいて、ボロン等のＰ型不純物をイオン注入しても良い。

次に、周辺回路領域のトランジスタに高濃度拡散層１２ｂを形成するため、サイドウォール１３Ｓを形成した後、ＮＭＯＳトランジスタの場合にはＮ型不純物を、ＰＭＯＳの場合にはＰ型不純物を高濃度にイオン注入して高濃度拡散層（ソース・ドレイン）１２ｂを形成する。その後、メモリセル領域の窒化膜１１をエッチバックして、ビット線９の側面にビット線サイドウォール１１Ｓ’を形成する（図１３）。ビット線サイドウォール１１Ｓ’形成後のメモリセル領域の平面図を図１２に示す。

図１４に示すように、全面に第１層間絶縁膜１４として塗布絶縁膜（Spin On Dielectric:ＳＯＤ膜）１４ａとプラズマ酸化膜１４ｂの積層膜を形成する。形成方法としては、ゲート層間ライナー膜（不図示）を形成した後、ＳＯＤ膜１４ａを塗布、ランプアニール、ＣＭＰにより平坦化し、その後プラズマ酸化膜１４ｂを成膜する。

次に、容量コンタクトを形成するため、メモリセル領域の第１層間絶縁膜１４をライン状にエッチングして半導体基板表面の拡散層３を露出させる第３の溝１４Ａを形成する。エッチングにより、ビット線９も露出することで、第３の溝１４Ａ側壁と隣接するビット線９の対向する側壁部（ビット線サイドウォール１１Ｓ’）とで画定される容量コンタクトホール（孔部）が形成される。図１５は、第３の溝１４Ａを形成後の平面図を示し、図１６は、図１５のＡ−Ａ線での断面図（ａ）、Ｂ−Ｂ線での断面（ｂ１）、Ｂ’−Ｂ’線での断面（ｂ２）、周辺回路領域の断面（ｃ）を示す。後述する図１７〜２３、２５，２７も同様である。

図１７に示すように第３の溝１４Ａの側壁に容量コンタクトサイドウォール１５を形成する。この時、溝内に露出するビット線９の側面にも容量コンタクトサイドウォール１５が形成される。

次に、第３の溝１４Ａ内を清浄化した後、全面に容量コンタクト用ＤＯＰＯＳ１６を成膜する。続いて、ビット線９上のマスク窒化膜１０よりも低い高さ、例えば、基板表面から１００ｎｍ厚程度までエッチバックする（図１８）。この時、基板裏面に付着したＤＯＰＯＳの除去を実施する。さらに、エッチバック後のＤＯＰＯＳ１６にゲルマニウムをイオン注入する。注入は、例えば、エネルギー２０ＫｅＶ、ドーズ量３×１０^１４ａｔｏｍｓ／ｃｍ^２で導入する。これによりＧｅ−Ｐｏｌｙ−Ｓｉ１６Ｇとなる（図１９）。ゲルマニウムの注入量はこれに限定されず、１×１０^１４〜１×１０^１６ａｔｏｍｓ／ｃｍ^２であればよい。ゲルマニウムイオン注入後、窒素ガス雰囲気下で７００℃、１０秒間のランプアニールを実施する。

次に、周辺回路領域の基板コンタクトを形成するため、全面をアモルファスカーボン膜及びフォトレジストの積層膜からなるマスク層１７で覆い、周辺回路領域にコンタクト用開口パターンを形成した後、第１層間絶縁膜１４をエッチングして、周辺コンタクトホール１４Ｂを形成する（図２０）。

マスク層１７を除去した後、全面にコバルト膜１８を形成する。この時、容量コンタクトホール内、及び周辺回路領域の周辺コンタクトホール１４Ｂ内を清浄化した後、周辺コンタクトホール１４Ｂ内にもコバルト（Ｃｏ）膜１８を成膜する（図２１）。

ランプアニールを施して、成膜したコバルト膜１８と下地のシリコンとを反応させてコバルトシリサイド膜１９を形成する。ランプアニール条件としては、窒素ガス雰囲気下で６５０℃、３０秒間実施する。その後、未反応のコバルト膜１８を除去した状態を図２２に示す。メモリセル領域ではＧｅ−Ｐｏｌｙ−Ｓｉ１６Ｇ上にコバルトシリサイド（ＣｏＳｉ）膜１９が形成され、周辺回路領域では高濃度拡散層１２ｂ上にコバルトシリサイド膜１９が形成される。なお、本実施形態例では、コバルト膜１８を成膜してコバルトシリサイド膜１９を形成しているが、これに限定されず、シリコンと反応してシリサイドを形成する他の金属膜（例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）等）を成膜し、相当する金属シリサイド膜を形成しても良い。周辺回路領域の基板コンタクト用シリサイド膜と同時に形成する場合、リーク電流が少ないコバルトシリサイド膜１９を形成することが好ましい。

全面に導体膜としてＴｉＮ／Ｔｉバリアメタル膜２０を成膜し、さらにタングステン（Ｗ）膜２１を形成する（図２３）。導体膜としては、多結晶シリコンよりも低抵抗な材料であることが好ましく、特に金属導体であることが好ましい。次に、マスク窒化膜１０をエッチングストッパとしてＣＭＰ法により平坦化することで、メモリセル領域では容量コンタクトとしてハイブリッドプラグ２２を、周辺回路領域では基板コンタクトとして金属プラグ２３をそれぞれ形成する（図２４，２５）。この工程により、第１層間絶縁膜として形成したプラズマ酸化膜は全て除去され、ＳＯＤ膜１４ａの１層からなる第１層間絶縁膜１４となる。

全面にＷ膜を４０ｎｍ、ＷＮ膜を１０ｎｍスパッタ法により成膜し、メモリセル領域では容量パッド２４に、周辺回路領域では配線２５にそれぞれパターニングする（図２６，２７）。

その後、シリコン窒化膜からなる第２層間絶縁膜２６、周辺回路領域における第３層間絶縁膜（不図示、メモリセル領域では下部電極を形成するための型枠となるシリコン酸化膜）を形成し、キャパシタの下部電極２７を形成した後、メモリセル領域の第３層間絶縁膜を除去して下部電極２７の外壁を露出させ、容量絶縁膜２８、上部電極２９を形成することで、図１に示すメモリセルが完成する。さらに、上部電極上に上層の層間絶縁膜、上層配線等（いずれも不図示）を形成することで、本実施形態例に係る半導体装置が完成する。

ゲルマニウムイオン注入を実施せずにコバルトシリサイド膜、金属膜を形成したハイブリッド構造の接続プラグを形成した場合と比較して、約４０％のコンタクト抵抗の低減が可能となる。これは、多結晶シリコン膜は単結晶シリコンよりもシリコン移動量が小さいため、周辺回路領域の基板コンタクト用のシリサイド膜と同時に容量コンタクト用のシリサイドを形成すると、メモリセル領域の多結晶シリコン膜上の金属シリサイド膜は周辺回路領域の基板コンタクト用シリサイド膜よりも薄くなってしまう。本発明では、多結晶シリコン膜に不純物イオンをイオン注入することで多結晶シリコン膜における結合手が切れて、その後のＣｏスパッタ、ランプアニールによりＣｏＳｉの実効的な膜厚が厚くなるものと考えられる。さらに注入する不純物イオンとしてゲルマニウムイオンを注入することにより、ＮＭＯＳの抵抗値が下がり、ＰＭＯＳの抵抗値が上がることで、ＮＭＯＳを用いるＤＲＡＭのセルトランジスタでは低抵抗化が実現できる。後述する実施形態例２のように周辺回路領域に適用してもＮＭＯＳトランジスタの低抵抗化に寄与する。このように、本発明では、イオン注入による多結晶シリコンの結合手切断とゲルマニウムイオン注入による相乗効果により、低抵抗化の実現が可能となっていると考えられる。

〔実施形態例２〕
上記の実施形態例では、容量コンタクトとして本発明に係るハイブリッド構造の接続プラグを形成する場合を示したが、本発明に係るハイブリッドプラグは、容量コンタクトのみに限定されるものではなく、図２９に示すように通常の配線コンタクト６５として形成しても良い。

図２９〜３４は、図２８に示す構造を製造するための工程断面図を示す。

実施形態例１の周辺回路領域と同様にプレーナ型トランジスタのゲート電極５４を形成する。半導体基板５１には、素子分離膜５２が形成されており、素子分離膜５２で区画された活性領域上にゲート絶縁膜５３、多結晶シリコン膜５４ａ、ＷＮ／ＷＳｉ膜５４ｂ、Ｗ膜５４ｃ、キャップ窒化膜５５の積層構造を形成した後、ゲート電極形状にパターニングする。その後、ゲート電極５４の側壁にオフセットスペーサ５６としてシリコン窒化膜を形成し、活性領域にＬＤＤ層５７を形成する。ここでは、半導体基板５１としてＰ型シリコン基板を使用し、ＬＤＤ層５７にＮ型不純物を注入する（図２９）。

続いて、オフセットスペーサ５６上にプラズマ酸化膜からなるサイドウォール５８を形成し、ソース／ドレイン領域５９を形成した後、第１層間絶縁膜６０をＳＯＤなどにより形成する（図３０）。

第１層間絶縁膜６０上にフォトレジストマスク６１を形成した後、サイドウォール５８を用いて自己整合的にコンタクトホール６０Ａを形成する（図３１）。

全面にＤＯＰＯＳ膜６２を成膜した後（図３２）、実施形態例１と同様にＤＯＰＯＳ膜６２のエッチバック及びゲルマニウムのイオン注入を実施する（図３３）。

実施形態例１と同様に、Ｇｅ注入ＤＯＰＯＳ膜６２Ｇ上にコバルトシリサイド膜６３を形成した後、バリアメタル膜６４ａとしてＴｉＮ／Ｔｉバリア膜、タングステン膜６４ｂを成膜する（図３４）。その後、キャップ窒化膜５５をエッチングストッパとしてＣＭＰにより平坦化し、さらにＷＮ／Ｗ配線６６を形成することで、図２８に示す構造が完成する。また、配線６６に代えて、実施形態例１と同様に容量パッド及びキャパシタを形成しても良い。

本実施形態例２では、プレーナ型トランジスタを形成する例を示したが、ゲート電極の一部が半導体基板中に埋め込まれたリセスゲート型トランジスタの場合にも同様の方法でハイブリッドプラグを形成することができる。

以上の実施形態例１，２では、１層の層間絶縁膜に形成したコンタクトプラグとしてハイプリッドプラグを形成する例を説明したが、本発明はこれに限定されず、例えば、背景技術で説明した特許文献３のように、下層の層間絶縁膜に形成した多結晶シリコンプラグ上に金属シリサイド膜を形成し、上層の層間絶縁膜に金属プラグを形成して接続したプラグ構造にも適用することができ、金属シリサイド膜形成前に多結晶シリコンプラグにゲルマニウムのイオン注入を実施すれば、同様に低抵抗化が図れる。

また、本発明に係るハイブリッドプラグは、縦型トランジスタのコンタクトプラグとして、上部電極（上部拡散層）又は下部電極（下部拡散層）に接続しても良い。さらに、縦型トランジスタのゲート電極に接続するゲートコンタクトとして本発明に係るハイブリッドプラグを用いても良い。

１、５１ 半導体基板
２、５２ 素子分離膜（ＳＴＩ）
３ 拡散層（ＬＤＤ層）
４ ゲート絶縁膜
５ トレンチゲート（ワード線）
５ａ バリアメタル膜
５ｂ タングステン膜
６ ＴＥＯＳ−ＢＰＳＧ膜
７ ビットコンタクト用層間絶縁膜
７Ａ 第２の溝
８ ＤＯＰＯＳ
９ ビット線
９ａ ＷＳｉ膜
９ｂ Ｗ／ＷＮ膜
１０ マスク窒化膜
１１ 窒化膜
１１Ｓ オフセットスペーサ
１１Ｓ’ ビット線サイドウォール
１２ 周辺回路領域拡散層
１２ａ ＬＤＤ層
１２ｂ 高濃度拡散層（ソース／ドレイン）
１３Ｓ サイドウォール１３Ｓ
１４ 第１層間絶縁膜
１４Ａ 第３の溝
１４Ｂ 基板コンタクトホール
１５ 容量コンタクトサイドウォール
１６ ＤＯＰＯＳ
１６Ｇ Ｇｅを注入した多結晶シリコン
１７ マスク層
１８ コバルト膜
１９ コバルトシリサイド膜
２０ バリアメタル膜
２１ タングステン膜
２２ ハイブリッドプラグ（容量コンタクト）
２３ 金属プラグ（基板コンタクト）
２４ 容量パッド
２５ 配線
２６ 第２層間絶縁膜
２７ 下部電極
２８ 容量絶縁膜
２９ 上部電極
３０ キャパシタ

Claims (14)

1. 半導体基板に半導体素子を形成する工程と、
   前記基板を覆う層間絶縁膜を形成する工程と、
   前記層間絶縁膜に、前記半導体素子の第１の電極に達する孔部を形成する工程と、
   前記孔部内に多結晶シリコンを埋め込む工程と、
   前記多結晶シリコンの表面からゲルマニウムイオンを注入する工程と、
   前記ゲルマニウムイオン注入後の前記多結晶シリコンの表面に、金属シリサイド層を形成する工程と、
   前記金属シリサイド層に接するように導体膜を形成することで、前記多結晶シリコン、前記金属シリサイド層、及び前記導体膜からなる接続プラグを形成する工程と、
   を有する半導体装置の製造方法。
2. 前記接続プラグは、１層の層間絶縁膜に形成した前記孔部内に一体として形成されるハイブリッドプラグである請求項１に記載の半導体装置の製造方法。
3. 前記接続プラグに接続されるキャパシタを形成する工程をさらに有する請求項１又は２に記載の半導体装置の製造方法。
4. 前記半導体素子は、半導体基板中にゲート電極を埋設した埋め込みゲート型トランジスタであり、
   半導体基板表面に第１の方向に延在する複数の素子分離領域と、該素子分離領域で区画される複数の活性領域とを形成する工程、
   前記活性領域に拡散層を形成するため、半導体基板と反対導電型の不純物イオンを注入する工程、
   前記半導体基板中に、前記第１の方向と交差する第２の方向に延在する複数の第１の溝を形成する工程、
   前記第１の溝中にゲート電極材料を埋設し、ゲート電極材料の上面を前記拡散層の下面近傍までエッチバックする工程、
   ゲート電極材料上に絶縁膜を形成し、前記半導体基板表面高さまで平坦化して埋め込み絶縁膜を形成する工程、
   全面にビット線コンタクト用絶縁膜を形成する工程、
   前記第２の方向に延在し、少なくとも前記半導体素子の前記第１の電極とは異なる第２の電極となる拡散層を露出する第２の溝を前記ビット線コンタクト用絶縁膜に形成する工程、
   前記第２の方向と交差する第３の方向に延在し、上部に絶縁層を有するビット線を形成する工程、
   前記ビット線の側壁にサイドウォールを形成する工程、
   前記ビット線上に第１層間絶縁膜を形成する工程、
   前記第２の方向に延在し、少なくとも前記半導体素子の前記前記第１の電極となる拡散層及び前記ビット線を露出する第３の溝を前記第１層間絶縁膜に形成し、前記第３の溝の両側壁及び隣接する前記ビット線の対向する側壁部とで画定される前記孔部を形成する工程とを有し、
   前記導体膜を形成後、前記ビット線上の絶縁膜が露出するまで平坦化することで、前記接続プラグを形成する請求項３に記載の半導体装置の製造方法。
5. 前記キャパシタの形成されるメモリセル領域の周辺に周辺回路領域を有する半導体装置であって、
   前記ビット線を形成する工程と同時に周辺回路領域のゲート電極を前記ビット線の材料を用いて形成する工程と、
   前記第１層間絶縁膜に前記第３の溝を形成して、多結晶シリコン膜を埋め込み、ゲルマニウムイオンをイオン注入した後、前記周辺回路領域の半導体素子の電極を露出する基板コンタクトホールを形成する工程と、
   前記多結晶シリコンの表面に前記金属シリサイドを形成するのと同時に、前記周辺回路領域の半導体素子の電極上に金属シリサイドを形成する工程と、
   前記金属シリサイド層に接するように導体膜を形成するのと同時に、前記周辺回路領域の前記基板コンタクトホール内に導体膜を埋め込む工程と、
   を含む請求項４に記載の半導体装置の製造方法。
6. 前記半導体素子は、半導体基板上にゲート電極の少なくとも一部が突出した構造を有するトランジスタであり、
   前記接続プラグを形成する孔部が、前記半導体基板上に突出したゲート電極の両側の半導体基板中に形成されたソース／ドレイン領域を露出するコンタクトホールである請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
7. 前記コンタクトホールは、隣接する２つの前記ゲート電極間に、前記ゲート電極の側壁絶縁膜に対して自己整合的に形成されたものである請求項６に記載の半導体装置の製造方法。
8. 半導体基板上に
   半導体素子と
   前記半導体素子を覆う１層の層間絶縁膜と
   前記層間絶縁膜を貫通し、前記半導体素子の第１の電極に接続される接続プラグと
   を有する半導体装置であって、
   前記接続プラグは、
   前記第１の電極と接する多結晶シリコンと
   前記多結晶シリコン上に接する金属シリサイド層と
   前記金属シリサイド層上に接する導体膜を有し、
   前記多結晶シリコン中にゲルマニウムが不純物として導入されている半導体装置。
9. 前記接続プラグは、１層の層間絶縁膜に形成した孔部内に一体として形成されるハイブリッドプラグである請求項８に記載の半導体装置。
10. 前記接続プラグに接続されるキャパシタをさらに有する請求項８又は９に記載の半導体装置。
11. 前記半導体素子は、前記半導体基板中にゲート電極を埋設した埋め込みゲート型トランジスタであり、前記接続プラグは前記第１の電極として半導体基板表面に形成される拡散層に接続される請求項８乃至１０のいずれか１項に記載の半導体装置。
12. 前記半導体基板上に、前記接続プラグが接続される拡散層とは異なる拡散層に接続されるビット線を有し、前記接続プラグの上表面は、前記層間絶縁膜に挟まれたビット線上の絶縁膜の上表面と同一面に形成される請求項１１に記載の半導体装置。
13. 前記半導体素子は、半導体基板上にゲート電極の少なくとも一部が突出した構造を有するトランジスタであり、前記接続プラグは前記第１の電極として半導体基板表面に形成される拡散層に接続される請求項８乃至１０のいずれか１項に記載の半導体装置。
14. 前記接続プラグの接続される拡散層がＮ型不純物を含む拡散層である請求項１１乃至１３のいずれか１項に記載の半導体装置。