JP2004303966A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供する
【解決手段】ポリシリコンゲート電極15を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイが形成されたセルアレイ領域11と、セルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域12と、セルアレイ領域内において、ビット線コンタクト23を共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁・スペース絶縁膜16を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクト23とを具備する。
【選択図】 図1
【解決手段】ポリシリコンゲート電極15を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイが形成されたセルアレイ領域11と、セルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域12と、セルアレイ領域内において、ビット線コンタクト23を共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁・スペース絶縁膜16を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクト23とを具備する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に半導体記憶装置のメモリセルアレイにおけるビット線コンタクトの構造およびその形成方法に関するもので、例えばダイナミック型ランダムアクセスメモリ(DRAM)もしくはDRAM混載デバイスに使用されるものである。
【0002】
【従来の技術】
DRAMもしくはDRAM混載デバイスのセルアレイ領域を形成する際、従来は、サリサイドプロセス(Salicide Process)によってメモリセルの転送ゲート用の絶縁ゲート型トランジスタ(MOSFET)のポリシリコンゲート電極およびドレイン・ソース領域の各上面にシリサイド層を形成した後に、隣り合う2個のMOSFETの共有ドレイン領域上にビット線コンタクトを形成していた。この場合、サリサイドプロセス後のポリシリコンゲート電極上にキャップ絶縁膜(例えばSiN 膜)を形成することが困難であったので、隣り合う2個のポリシリコンゲート電極に対して自己整合的なビット線コンタクト、つまり、セルフアラインコンタクト(Self−align contact、以下、SAC と記す)を形成することができなかった。
【0003】
そこで、ビット線コンタクト形成部の隣り合うポリシリコンゲート電極相互間のスペースを大きく設計し、セルフアラインを用いずにビット線コンタクトを形成していたが、セルアレイの面積が増大してしまうという問題があった。また、シリコン基板のセルアレイ領域内のドレイン・ソース領域の上面に直接にシリサイドを形成(シリサイデーション)していたので、ジャンクションリークの劣化などが懸念されていた。
【0004】
なお、特許文献1には、周辺回路にのみサリサイドプロセスが実施されたDRAMが開示されており、特許文献2には、セルアレイ領域におけるゲートコンタクト以外の部分にサリサイドプロセスが実施されたDRAMが開示されている。
【0005】
【特許文献1】
特開2001−85643号公報
【0006】
【特許文献2】
特開2001−91535号公報
【0007】
【発明が解決しようとする課題】
上記したように従来のDRAMもしくはDRAM混載デバイスのメモリセルアレイにおけるビット線コンタクトを形成する際、セルフアラインコンタクトを形成することができないという問題があった。
【0008】
本発明は上記の問題点を解決すべくなされたもので、セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明の半導体装置は、ポリシリコンゲート電極を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ドレイン領域を共有するように隣り合って配置された転送ゲートトランジスタの各ポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを具備することを特徴とする。
【0010】
本発明の半導体装置の製造方法は、ポリシリコンゲート電極を用いた転送ゲートトランジスタとキャパシタとからなるメモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ドレイン領域を共有するように隣り合って配置された転送ゲートトランジスタの各ポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを備えた半導体装置を製造する際、ゲート電極の形成、ゲート間ギャップの埋め込みと平坦化、セルフアラインプロセスによるビット線コンタクトの形成、ゲートキャップ絶縁膜の剥離、サリサイドプロセスの順に実施する工程を含むことを特徴とする。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0012】
<第1の実施形態(BS型トレンチDRAM)>
図1は、本発明の第1の実施形態として、シリコン基板上に埋め込みストラップ(BS)型トレンチセル(DRAMセル)のアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0013】
図1において、10は基板表層部のウエル領域、11はセルアレイ領域、12はセルアレイ外領域である。13は基板表層部に選択的に形成されたシャロー・トレンチ型の素子分離(STI) 領域である。セルアレイ領域11には、BS型トレンチセルのアレイが形成され、セルアレイ外領域12には周辺トランジスタを含む周辺回路が形成される。BS型トレンチセルは、BS型トレンチキャパシタと転送ゲート用トランジスタ(NMOSFET )とからなる。
【0014】
14は基板上に薄く形成されたゲート絶縁膜、15は基板上に前記ゲート絶縁膜14を介して形成されたNMOSFET のポリシリコンゲート電極(セルアレイ領域11ではワード線の一部)、16はセルアレイ領域11の転送ゲート用トランジスタのゲート側壁・スペース絶縁膜、18および19は転送ゲート用トランジスタのドレイン領域およびソース領域として基板表層部に選択的に形成された不純物拡散層(N+)である。17はセルアレイ外領域12の周辺トランジスタのゲート側壁・スペース絶縁膜、18aおよび19aは周辺トランジスタのドレイン領域およびソース領域として基板表層部に選択的に形成された不純物拡散層(N+)である。
【0015】
BS型トレンチキャパシタは、トレンチ内面にキャパシタ絶縁膜20を介してトレンチ内部にストレージノードとして導電性ポリシリコン21が埋め込まれており、導電性ポリシリコン21の上面を覆うようにカラー絶縁膜22が形成されている。この場合、カラー絶縁膜22より少し低い位置までキャパシタ絶縁膜20が形成されており、キャパシタ絶縁膜20とカラー絶縁膜22との隙間を通じてトレンチ内部の導電性ポリシリコン21が転送ゲート用NMOSFET のソース領域19に連なっている。
【0016】
23はセルフアラインプロセスによって形成されたビット線コンタクトであり、このビット線コンタクト23は、ドレイン領域18を共有するように隣り合って配置された2個の転送ゲート用トランジスタの各ポリシリコンゲート電極15間で、ゲート側壁・スペース絶縁膜16を介して自己整合的に形成された導電性シリコン(例えばポリシリコンプラグ)からなり、上記共有ドレイン領域18の上面にコンタクトしている。
【0017】
セルアレイ領域11のゲート側壁・スペース絶縁膜16およびセルアレイ外領域12のゲート側壁・スペース絶縁膜17は、ビット線コンタクト23とほぼ同じ高さまで形成されており、ポリシリコンゲート電極15の上面、ポリシリコンプラグ(ビット線コンタクト23)の上面およびセルアレイ外領域12におけるドレイン領域18a/ソース領域19a の上面にシリサイド層24が形成されている。
【0018】
25は層間絶縁膜、26はメタル配線コンタクト、27はメタル配線であり、メタル配線27はセルアレイ領域11のビット線、セルアレイ外領域12におけるゲート配線、ドレイン配線およびソース配線を含む。
【0019】
セルアレイ領域の製造過程では、ポリシリコンゲート電極15上にキャップ絶縁膜(例えば SiN)が形成された状態で、ポリシリコンゲート電極15およびキャップ絶縁膜の側面に残るようにゲート側壁・スペース絶縁膜16が形成された後、所望のポリシリコンゲート電極15相互間にポリシリコンプラグが埋め込まれることによって自己整合的にビット線コンタクト23が形成される。この後、ポリシリコンゲート電極15を含むワード線上面およびポリシリコンプラグ上面にシリサイド層24が形成される。
【0020】
これにより、ワード線上面のシリサイド層24よりもポリシリコンプラグ上面のシリサイド層24の方が高い位置に存在している。この場合、ワード線上面のシリサイド層24とポリシリコンプラグ上面のシリサイド層24は、それぞれ同じ材質(例えばCo/Ti/TiN の順に膜が下層から上層に積層された構造)である。
【0021】
一方、図1中のセルアレイ外領域12においては、セルアレイ領域11内の転送ゲート用トランジスタと同様に、製造過程では周辺トランジスタのポリシリコンゲート電極15上にキャップ絶縁膜(例えば SiN)が形成された状態で、ポリシリコンゲート電極15およびキャップ絶縁膜の側面に残るようにゲート側壁・スペース絶縁膜17が形成されている。したがって、ゲート側壁・スペース絶縁膜17は、ゲート電極15より高く、セルアレイ領域11内のポリシリコンプラグ23とほぼ同じ高さまで形成されている。そして、ゲート電極15上のキャップ絶縁膜が除去された状態で、サリサイドプロセスによりゲート電極15の上面および周辺トランジスタ部のSi基板表面のドレイン領域18a/ソース領域19aの上面にそれぞれシリサイド層24が形成されることによって、低抵抗化されている。
【0022】
上記したような構成のDRAMを製造する際、セルアレイ領域11内の基板面のシリサイデーションを行うことなく、SAC プロセスを用いてビット線コンタクト23をポリシリコンプラグで形成する。この後、サリサイドプロセスを用いて、セルアレイ領域11におけるポリシリコンゲート電極15(ワード線の一部)の上面およびビット線コンタクト23の上面、セルアレイ領域外におけるポリシリコンゲート電極15の上面およびソース領域18a/ソース領域19aの上面にシリサイド層24を形成し、低抵抗化することができる。この際、セルアレイ領域11における基板表面を直接にシリサイデーションすることがなく、ジャンクションリークを改善することが可能になる。
【0023】
また、上記したようにSAC プロセスを用いて導電性シリコンでビット線コンタクト23を形成することによって、ビット線コンタクト23の幅を小さく形成し、ビット線コンタクト形成部の隣り合うポリシリコンゲート電極15相互間のスペースを従来例よりも狭くし、セルアレイの面積を縮小することが可能になる。
【0024】
図2乃至図14は、図1に示したような構成のBS型トレンチセルを用いるDRAMの製造工程を概略的に示す。
【0025】
まず、図2に示すように、セルアレイ領域11にトレンチキャパシタ(20,21,22)の形成→BSの形成→素子分離構造(図示せず)の形成→ウエル領域10の形成→ゲート酸化膜14の形成→ポリシリコンゲート電極形成用のポリシリコン層15a の堆積→ストッパSiN 膜34a の堆積→マスクBSG 膜35a の堆積→キャップSiN 膜36aの堆積の順に実施する。
【0026】
次に、図3に示すように、PEP (写真蝕刻)工程によりゲート電極を形成するためのレジストパターン(図示せず)を形成し、このレジストパターンをエッチングマスクとしてRIE (反応性イオンエッチング)工程を行うことによって、キャップSiN 膜36a 、マスクBSG 膜35a をパターンニングする。
【0027】
次に、図4に示すように、前記パターンニングされたマスクSiN 膜36a 、マスクBSG 膜35a をエッチングマスクとするRIE を行うことによって、ポリシリコン層15a をパターンニングし、ポリシリコンゲート電極15を形成する。これにより、ポリシリコンゲート電極15上にキャップ絶縁膜(キャップSiN 膜36、マスクBSG膜35、ストッパSiN 膜34)が残された状態になる。
【0028】
この後、図5に示すように、酸化を行い、ゲート絶縁膜(Ox 膜) 14およびゲート表面保護膜(Ox)51を形成する。そして、トランジスタのLDD 構造のドレイン/ソースの低濃度領域を形成するためのイオンインプラを行う。
【0029】
次に、図6に示すように、CVD 法によりSiN 層を堆積し、RIE を行うことによってセルアレイ領域11におけるゲート表面保護膜(Ox)51上にゲート側壁スペーサSiN 膜(バリアーSiN 膜)61を形成する。そして、セルアレイ領域のトランジスタのドレイン/ソースの高濃度領域を形成するためのイオンインプラを行う。
【0030】
さらに、図7に示すように、CVD 法によりTEOS膜71a を堆積し、RIE を行うことによってセルアレイ外領域におけるゲート側壁スペーサTEOS膜71を形成する。この際、セルアレイ領域11のポリシリコンゲート電極15相互間がTEOS膜71a で埋まった状態になる。そして、セルアレイ外領域12のトランジスタのドレイン/ソースの高濃度領域を形成するためのイオンインプラを行う。
【0031】
次に、図8に示すように、CVD 法によりBSG 膜(またはBPSG膜)を堆積し、CMP (化学的機械研磨)により平坦化を行うことによって、セルアレイ外領域12のゲート間ギャップへのBSG 膜(またはBPSG膜)251 の埋め込みを行う。
【0032】
その後、図9に示すように、PEP 工程とRIE 工程を行い、セルアレイ領域11のポリシリコンゲート電極15相互間に埋まっているスペーサ膜(SiN膜)61 をバリアーとしてTEOS膜71a を除去するSAC プロセスによって、隣り合う2個のトランジスタで共有されているドレイン領域(図1中の18参照)上にビット線コンタクト用のホール91を形成する。
【0033】
次に、図10に示すように、CVD 法を用いてP 型アモルファスシリコン(P−aSi) を堆積して平坦化を行うことによってビット線コンタクト23を埋め込み、その上部のリセスエッチングを行う。その後、図11に示すように、ポリシリコンゲート電極15上のゲート表面保護膜51とキャップSiN 膜36をエッチバックする。
【0034】
次に、図12に示すように、ポリシリコンゲート電極15上のマスクBSG 膜35およびストッパSiN 膜34、セルアレイ領域外12におけるソース領域(図1中の19a参照)/ドレイン領域(図1中の18a 参照)上のBSG 膜251 を剥離する。
【0035】
そして、図13に示すように、セルアレイ領域外12におけるソース領域/ドレイン領域上のゲート絶縁膜14を除去した後、サリサイドプロセスによって、ポリシリコンゲート電極15の上面、ビット線コンタクト23の上面およびセルアレイ領域外12におけるソース/ドレイン領域の上面にシリサイド層24を形成する。このサリサイドプロセスにおいては、まず、スパッタ法によりCo膜、Ti膜、TiN 膜を形成し、第1回目の高速熱処理(RTA) 、非反応性のウェットエッチング、第2回目の高速熱処理(RTA) を順次行う。
【0036】
次に、図14に示すように、層間絶縁膜25として、ライナーSiN 膜252 、NSG膜(あるいは O3 TEOS膜)253 を堆積し、CMP 工程を行い、さらにプラズマTEOS膜254 の堆積を行う。その後、図1中に示したようなメタル配線コンタクト26とメタル配線27を形成する。なお、表示の簡単化のために、図1中に示したセルアレイ領域11におけるソース領域19/ドレイン領域18,セルアレイ領域外12におけるソース領域19a /ドレイン領域18a の図示は省略している。
【0037】
なお、前記した図6および図7に示した工程の一部を、セルアレイ領域11とセルアレイ外領域12とで別のプロセスにより実施することも可能である。
【0038】
<第2の実施形態(SS型トレンチDRAM)>
図15は、本発明の第2の実施形態として、シリコン基板上に表面ストラップ(SS)型トレンチセルのアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0039】
図15中に示すSS型トレンチセルは、図1中に示したBS型トレンチセルと比べて、トレンチキャパシタのトレンチ内埋め込み導電層(ストレージノード)21の表面と転送ゲート用トランジスタのソース領域19が、SAC プロセスによって導電性シリコン(ゲート電極15と同じ材質)で形成されたストレージノードコンタクト150 を介して接続されており、このストレージノードコンタクト150 の上面にシリサイド層24が形成されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0040】
このような構成のSS型トレンチセルを用いるDRAMの製造工程は、図2乃至図14を参照して前述したBS型トレンチセルを用いるDRAMの製造工程に準じて行う。即ち、トレンチキャパシタの形成→素子分離構造の形成→ウエル領域10の形成→ポリシリコンゲート電極15の形成→ゲート間ギャップの埋め込みと平坦化→SACプロセスによるストレージノードコンタクト150 およびビット線コンタクト23の形成→ゲートキャップ絶縁膜の剥離→サリサイドプロセス→層間絶縁膜25の形成→メタル配線コンタクト26とメタル配線27の形成の順に実施する。
【0041】
この際、図9中に示したようにビット線コンタクト用のコンタクトホール91を形成すると同時に、図9中のA部に示すように、トレンチ内部に埋め込まれている導電性ポリシリコン21と転送ゲートトランジスタのソース領域19とを接続するためのストレージノード用のコンタクトホールも形成する。そして、ストレージノードコンタクト150 をビット線コンタクト23と同時に形成し、その上面にシリサイド層14をビット線コンタクト23と同様に形成する。
【0042】
<第3の実施形態(COB 型スタックDRAM)>
図16は、本発明の第3の実施形態として、シリコン基板上にキャパシタ・オーバー・ビット線(COB) 型スタックセルのアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0043】
図16中に示すCOB 型スタックセルは、図1中に示したBS型トレンチセルと比べて、トレンチセルの代わりに、ビット線より下層側にスタックセルが形成されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0044】
図16中に示す構成のCOB 型スタックセルを用いるDRAMの製造工程は、素子分離構造の形成→ウエル領域10の形成→ポリシリコンゲート電極15の形成→ゲート間ギャップの埋め込みと平坦化→SAC プロセスによるストレージノードコンタクト150 およびビット線コンタクト23の形成→ゲートキャップ絶縁膜の剥離→サリサイド→層間絶縁膜25の形成→メタル配線コンタクト26とメタル配線27の形成→層間絶縁膜25a の形成→スタックキャパシタ160 →メタル配線コンタクト26a とビット線27a の形成の順に実施する。
【0045】
<第4の実施形態(CUB 型スタックDRAM)>
図17は、本発明の第4の実施形態として、シリコン基板上にキャパシタ・アンダー・ビット線(CUB) 型スタックセルのアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0046】
図17中に示すCUB 型スタックセルは、図1中に示したBS型トレンチセルと比べて、トレンチセルの代わりに、ビット線より上層側にスタックセルが形成されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0047】
図17中に示す構成のCUB 型スタックセルを用いるDRAMの製造工程は、素子分離構造の形成→ウエル領域10の形成→ポリシリコンゲート電極15の形成→ゲート間ギャップの埋め込みと平坦化→SAC プロセスによるストレージノードコンタクト150 およびビット線コンタクト23の形成→ゲートキャップ絶縁膜の剥離→サリサイド→層間絶縁膜25の形成→メタル配線コンタクト26とメタル配線27の形成→層間絶縁膜25a の形成→スタックキャパシタ170 の形成の順に実施する。
【0048】
<第5の実施形態(FIN 型トランジスタを有するSS型トレンチDRAM)>
図18は、本発明の第5の実施形態として、シリコン基板上にFIN 型トランジスタを有するSS型トレンチセルのアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0049】
図18中に示すFIN 型トランジスタを有するSS型トレンチセルは、図15中に示したSS型トレンチセルと比べて、転送ゲート用トランジスタとして、FIN 構造を有するトランジスタの形成部180 が設けられている点が異なり、その他は同じであるので図15中と同一符号を付している。
【0050】
図18中に示すFIN 型トランジスタの形成部180 では、基板表面にアクティブエリアを突出させるように形成し、この凸状のアクティブエリアの上面にキャップ絶縁膜(例えばSiN 膜)を形成し、アクティブエリアの側壁にゲート絶縁膜を介してポリシリコンゲート電極を形成し、アクティブエリアの側壁表面をチャネルとする構造を有する。
【0051】
このような構成のFIN 型トランジスタを有するSS型トレンチセルを用いるDRAMの製造工程は、素子分離構造の形成→ウエル領域10の形成→FIN 型トランジスタのゲートポリシリコンの堆積と平坦化→SS型トレンチキャパシタの形成→FIN 型トランジスタのゲート電極の形成→周辺トランジスタのゲート電極15の形成→ゲート間ギャップの埋め込みと平坦化→SAC プロセスによるストレージノードコンタクト150 およびビット線コンタクト23の形成→ゲートキャップ絶縁膜の剥離→サリサイドプロセス→層間絶縁膜25の形成→メタル配線コンタクト26とメタル配線27の形成の順に実施する。
【0052】
【発明の効果】
上述したように本発明の半導体装置およびその製造方法によれば、セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態として、シリコン基板上に埋め込みストラップ(BS)型トレンチセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【図2】図1のDRAMの製造工程の一部を示す断面図。
【図3】図2の工程に続く工程を示す断面図。
【図4】図3の工程に続く工程を示す断面図。
【図5】図4の工程に続く工程を示す断面図。
【図6】図5の工程に続く工程を示す断面図。
【図7】図6の工程に続く工程を示す断面図。
【図8】図7の工程に続く工程を示す断面図。
【図9】図8の工程に続く工程を示す断面図。
【図10】図9の工程に続く工程を示す断面図。
【図11】図10の工程に続く工程を示す断面図。
【図12】図11の工程に続く工程を示す断面図。
【図13】図12の工程に続く工程を示す断面図。
【図14】図13の工程に続く工程を示す断面図。
【図15】本発明の第2の実施形態として、シリコン基板上に表面ストラップ(SS)型トレンチセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【図16】本発明の第3の実施形態として、シリコン基板上にキャパシタ・オーバー・ビット線(COB) 型スタックセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【図17】本発明の第4の実施形態として、シリコン基板上にキャパシタ・アンダー・ビット線(CUB) 型スタックセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【図18】本発明の第5の実施形態として、シリコン基板上にFIN 型トランジスタを有するSS型トレンチセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【符号の説明】
10…ウエル領域、11…セルアレイ領域、12…セルアレイ外領域、13…素子分離(STI) 領域、14…ゲート絶縁膜、15…ポリシリコンゲート電極、16…ゲート側壁・スペース絶縁膜、17…ゲート側壁・スペース絶縁膜、18…転送ゲート用NMOSFET のドレイン領域(N+拡散層)、19…転送ゲート用NMOSFET のソース領域(N+拡散層)、18a …周辺トランジスタのドレイン領域(N+拡散層)、19a …周辺トランジスタのソース領域(N+拡散層)、20…キャパシタ絶縁膜、21…トレンチ内部の導電性ポリシリコン(ストレージノード)、22…カラー絶縁膜、23…ビット線コンタクト、24…シリサイド層、25…層間絶縁膜、26…メタル配線コンタクト、27…メタル配線。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に半導体記憶装置のメモリセルアレイにおけるビット線コンタクトの構造およびその形成方法に関するもので、例えばダイナミック型ランダムアクセスメモリ(DRAM)もしくはDRAM混載デバイスに使用されるものである。
【0002】
【従来の技術】
DRAMもしくはDRAM混載デバイスのセルアレイ領域を形成する際、従来は、サリサイドプロセス(Salicide Process)によってメモリセルの転送ゲート用の絶縁ゲート型トランジスタ(MOSFET)のポリシリコンゲート電極およびドレイン・ソース領域の各上面にシリサイド層を形成した後に、隣り合う2個のMOSFETの共有ドレイン領域上にビット線コンタクトを形成していた。この場合、サリサイドプロセス後のポリシリコンゲート電極上にキャップ絶縁膜(例えばSiN 膜)を形成することが困難であったので、隣り合う2個のポリシリコンゲート電極に対して自己整合的なビット線コンタクト、つまり、セルフアラインコンタクト(Self−align contact、以下、SAC と記す)を形成することができなかった。
【0003】
そこで、ビット線コンタクト形成部の隣り合うポリシリコンゲート電極相互間のスペースを大きく設計し、セルフアラインを用いずにビット線コンタクトを形成していたが、セルアレイの面積が増大してしまうという問題があった。また、シリコン基板のセルアレイ領域内のドレイン・ソース領域の上面に直接にシリサイドを形成(シリサイデーション)していたので、ジャンクションリークの劣化などが懸念されていた。
【0004】
なお、特許文献1には、周辺回路にのみサリサイドプロセスが実施されたDRAMが開示されており、特許文献2には、セルアレイ領域におけるゲートコンタクト以外の部分にサリサイドプロセスが実施されたDRAMが開示されている。
【0005】
【特許文献1】
特開2001−85643号公報
【0006】
【特許文献2】
特開2001−91535号公報
【0007】
【発明が解決しようとする課題】
上記したように従来のDRAMもしくはDRAM混載デバイスのメモリセルアレイにおけるビット線コンタクトを形成する際、セルフアラインコンタクトを形成することができないという問題があった。
【0008】
本発明は上記の問題点を解決すべくなされたもので、セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明の半導体装置は、ポリシリコンゲート電極を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ドレイン領域を共有するように隣り合って配置された転送ゲートトランジスタの各ポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを具備することを特徴とする。
【0010】
本発明の半導体装置の製造方法は、ポリシリコンゲート電極を用いた転送ゲートトランジスタとキャパシタとからなるメモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ドレイン領域を共有するように隣り合って配置された転送ゲートトランジスタの各ポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを備えた半導体装置を製造する際、ゲート電極の形成、ゲート間ギャップの埋め込みと平坦化、セルフアラインプロセスによるビット線コンタクトの形成、ゲートキャップ絶縁膜の剥離、サリサイドプロセスの順に実施する工程を含むことを特徴とする。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0012】
<第1の実施形態(BS型トレンチDRAM)>
図1は、本発明の第1の実施形態として、シリコン基板上に埋め込みストラップ(BS)型トレンチセル(DRAMセル)のアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0013】
図1において、10は基板表層部のウエル領域、11はセルアレイ領域、12はセルアレイ外領域である。13は基板表層部に選択的に形成されたシャロー・トレンチ型の素子分離(STI) 領域である。セルアレイ領域11には、BS型トレンチセルのアレイが形成され、セルアレイ外領域12には周辺トランジスタを含む周辺回路が形成される。BS型トレンチセルは、BS型トレンチキャパシタと転送ゲート用トランジスタ(NMOSFET )とからなる。
【0014】
14は基板上に薄く形成されたゲート絶縁膜、15は基板上に前記ゲート絶縁膜14を介して形成されたNMOSFET のポリシリコンゲート電極(セルアレイ領域11ではワード線の一部)、16はセルアレイ領域11の転送ゲート用トランジスタのゲート側壁・スペース絶縁膜、18および19は転送ゲート用トランジスタのドレイン領域およびソース領域として基板表層部に選択的に形成された不純物拡散層(N+)である。17はセルアレイ外領域12の周辺トランジスタのゲート側壁・スペース絶縁膜、18aおよび19aは周辺トランジスタのドレイン領域およびソース領域として基板表層部に選択的に形成された不純物拡散層(N+)である。
【0015】
BS型トレンチキャパシタは、トレンチ内面にキャパシタ絶縁膜20を介してトレンチ内部にストレージノードとして導電性ポリシリコン21が埋め込まれており、導電性ポリシリコン21の上面を覆うようにカラー絶縁膜22が形成されている。この場合、カラー絶縁膜22より少し低い位置までキャパシタ絶縁膜20が形成されており、キャパシタ絶縁膜20とカラー絶縁膜22との隙間を通じてトレンチ内部の導電性ポリシリコン21が転送ゲート用NMOSFET のソース領域19に連なっている。
【0016】
23はセルフアラインプロセスによって形成されたビット線コンタクトであり、このビット線コンタクト23は、ドレイン領域18を共有するように隣り合って配置された2個の転送ゲート用トランジスタの各ポリシリコンゲート電極15間で、ゲート側壁・スペース絶縁膜16を介して自己整合的に形成された導電性シリコン(例えばポリシリコンプラグ)からなり、上記共有ドレイン領域18の上面にコンタクトしている。
【0017】
セルアレイ領域11のゲート側壁・スペース絶縁膜16およびセルアレイ外領域12のゲート側壁・スペース絶縁膜17は、ビット線コンタクト23とほぼ同じ高さまで形成されており、ポリシリコンゲート電極15の上面、ポリシリコンプラグ(ビット線コンタクト23)の上面およびセルアレイ外領域12におけるドレイン領域18a/ソース領域19a の上面にシリサイド層24が形成されている。
【0018】
25は層間絶縁膜、26はメタル配線コンタクト、27はメタル配線であり、メタル配線27はセルアレイ領域11のビット線、セルアレイ外領域12におけるゲート配線、ドレイン配線およびソース配線を含む。
【0019】
セルアレイ領域の製造過程では、ポリシリコンゲート電極15上にキャップ絶縁膜(例えば SiN)が形成された状態で、ポリシリコンゲート電極15およびキャップ絶縁膜の側面に残るようにゲート側壁・スペース絶縁膜16が形成された後、所望のポリシリコンゲート電極15相互間にポリシリコンプラグが埋め込まれることによって自己整合的にビット線コンタクト23が形成される。この後、ポリシリコンゲート電極15を含むワード線上面およびポリシリコンプラグ上面にシリサイド層24が形成される。
【0020】
これにより、ワード線上面のシリサイド層24よりもポリシリコンプラグ上面のシリサイド層24の方が高い位置に存在している。この場合、ワード線上面のシリサイド層24とポリシリコンプラグ上面のシリサイド層24は、それぞれ同じ材質(例えばCo/Ti/TiN の順に膜が下層から上層に積層された構造)である。
【0021】
一方、図1中のセルアレイ外領域12においては、セルアレイ領域11内の転送ゲート用トランジスタと同様に、製造過程では周辺トランジスタのポリシリコンゲート電極15上にキャップ絶縁膜(例えば SiN)が形成された状態で、ポリシリコンゲート電極15およびキャップ絶縁膜の側面に残るようにゲート側壁・スペース絶縁膜17が形成されている。したがって、ゲート側壁・スペース絶縁膜17は、ゲート電極15より高く、セルアレイ領域11内のポリシリコンプラグ23とほぼ同じ高さまで形成されている。そして、ゲート電極15上のキャップ絶縁膜が除去された状態で、サリサイドプロセスによりゲート電極15の上面および周辺トランジスタ部のSi基板表面のドレイン領域18a/ソース領域19aの上面にそれぞれシリサイド層24が形成されることによって、低抵抗化されている。
【0022】
上記したような構成のDRAMを製造する際、セルアレイ領域11内の基板面のシリサイデーションを行うことなく、SAC プロセスを用いてビット線コンタクト23をポリシリコンプラグで形成する。この後、サリサイドプロセスを用いて、セルアレイ領域11におけるポリシリコンゲート電極15(ワード線の一部)の上面およびビット線コンタクト23の上面、セルアレイ領域外におけるポリシリコンゲート電極15の上面およびソース領域18a/ソース領域19aの上面にシリサイド層24を形成し、低抵抗化することができる。この際、セルアレイ領域11における基板表面を直接にシリサイデーションすることがなく、ジャンクションリークを改善することが可能になる。
【0023】
また、上記したようにSAC プロセスを用いて導電性シリコンでビット線コンタクト23を形成することによって、ビット線コンタクト23の幅を小さく形成し、ビット線コンタクト形成部の隣り合うポリシリコンゲート電極15相互間のスペースを従来例よりも狭くし、セルアレイの面積を縮小することが可能になる。
【0024】
図2乃至図14は、図1に示したような構成のBS型トレンチセルを用いるDRAMの製造工程を概略的に示す。
【0025】
まず、図2に示すように、セルアレイ領域11にトレンチキャパシタ(20,21,22)の形成→BSの形成→素子分離構造(図示せず)の形成→ウエル領域10の形成→ゲート酸化膜14の形成→ポリシリコンゲート電極形成用のポリシリコン層15a の堆積→ストッパSiN 膜34a の堆積→マスクBSG 膜35a の堆積→キャップSiN 膜36aの堆積の順に実施する。
【0026】
次に、図3に示すように、PEP (写真蝕刻)工程によりゲート電極を形成するためのレジストパターン(図示せず)を形成し、このレジストパターンをエッチングマスクとしてRIE (反応性イオンエッチング)工程を行うことによって、キャップSiN 膜36a 、マスクBSG 膜35a をパターンニングする。
【0027】
次に、図4に示すように、前記パターンニングされたマスクSiN 膜36a 、マスクBSG 膜35a をエッチングマスクとするRIE を行うことによって、ポリシリコン層15a をパターンニングし、ポリシリコンゲート電極15を形成する。これにより、ポリシリコンゲート電極15上にキャップ絶縁膜(キャップSiN 膜36、マスクBSG膜35、ストッパSiN 膜34)が残された状態になる。
【0028】
この後、図5に示すように、酸化を行い、ゲート絶縁膜(Ox 膜) 14およびゲート表面保護膜(Ox)51を形成する。そして、トランジスタのLDD 構造のドレイン/ソースの低濃度領域を形成するためのイオンインプラを行う。
【0029】
次に、図6に示すように、CVD 法によりSiN 層を堆積し、RIE を行うことによってセルアレイ領域11におけるゲート表面保護膜(Ox)51上にゲート側壁スペーサSiN 膜(バリアーSiN 膜)61を形成する。そして、セルアレイ領域のトランジスタのドレイン/ソースの高濃度領域を形成するためのイオンインプラを行う。
【0030】
さらに、図7に示すように、CVD 法によりTEOS膜71a を堆積し、RIE を行うことによってセルアレイ外領域におけるゲート側壁スペーサTEOS膜71を形成する。この際、セルアレイ領域11のポリシリコンゲート電極15相互間がTEOS膜71a で埋まった状態になる。そして、セルアレイ外領域12のトランジスタのドレイン/ソースの高濃度領域を形成するためのイオンインプラを行う。
【0031】
次に、図8に示すように、CVD 法によりBSG 膜(またはBPSG膜)を堆積し、CMP (化学的機械研磨)により平坦化を行うことによって、セルアレイ外領域12のゲート間ギャップへのBSG 膜(またはBPSG膜)251 の埋め込みを行う。
【0032】
その後、図9に示すように、PEP 工程とRIE 工程を行い、セルアレイ領域11のポリシリコンゲート電極15相互間に埋まっているスペーサ膜(SiN膜)61 をバリアーとしてTEOS膜71a を除去するSAC プロセスによって、隣り合う2個のトランジスタで共有されているドレイン領域(図1中の18参照)上にビット線コンタクト用のホール91を形成する。
【0033】
次に、図10に示すように、CVD 法を用いてP 型アモルファスシリコン(P−aSi) を堆積して平坦化を行うことによってビット線コンタクト23を埋め込み、その上部のリセスエッチングを行う。その後、図11に示すように、ポリシリコンゲート電極15上のゲート表面保護膜51とキャップSiN 膜36をエッチバックする。
【0034】
次に、図12に示すように、ポリシリコンゲート電極15上のマスクBSG 膜35およびストッパSiN 膜34、セルアレイ領域外12におけるソース領域(図1中の19a参照)/ドレイン領域(図1中の18a 参照)上のBSG 膜251 を剥離する。
【0035】
そして、図13に示すように、セルアレイ領域外12におけるソース領域/ドレイン領域上のゲート絶縁膜14を除去した後、サリサイドプロセスによって、ポリシリコンゲート電極15の上面、ビット線コンタクト23の上面およびセルアレイ領域外12におけるソース/ドレイン領域の上面にシリサイド層24を形成する。このサリサイドプロセスにおいては、まず、スパッタ法によりCo膜、Ti膜、TiN 膜を形成し、第1回目の高速熱処理(RTA) 、非反応性のウェットエッチング、第2回目の高速熱処理(RTA) を順次行う。
【0036】
次に、図14に示すように、層間絶縁膜25として、ライナーSiN 膜252 、NSG膜(あるいは O3 TEOS膜)253 を堆積し、CMP 工程を行い、さらにプラズマTEOS膜254 の堆積を行う。その後、図1中に示したようなメタル配線コンタクト26とメタル配線27を形成する。なお、表示の簡単化のために、図1中に示したセルアレイ領域11におけるソース領域19/ドレイン領域18,セルアレイ領域外12におけるソース領域19a /ドレイン領域18a の図示は省略している。
【0037】
なお、前記した図6および図7に示した工程の一部を、セルアレイ領域11とセルアレイ外領域12とで別のプロセスにより実施することも可能である。
【0038】
<第2の実施形態(SS型トレンチDRAM)>
図15は、本発明の第2の実施形態として、シリコン基板上に表面ストラップ(SS)型トレンチセルのアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0039】
図15中に示すSS型トレンチセルは、図1中に示したBS型トレンチセルと比べて、トレンチキャパシタのトレンチ内埋め込み導電層(ストレージノード)21の表面と転送ゲート用トランジスタのソース領域19が、SAC プロセスによって導電性シリコン(ゲート電極15と同じ材質)で形成されたストレージノードコンタクト150 を介して接続されており、このストレージノードコンタクト150 の上面にシリサイド層24が形成されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0040】
このような構成のSS型トレンチセルを用いるDRAMの製造工程は、図2乃至図14を参照して前述したBS型トレンチセルを用いるDRAMの製造工程に準じて行う。即ち、トレンチキャパシタの形成→素子分離構造の形成→ウエル領域10の形成→ポリシリコンゲート電極15の形成→ゲート間ギャップの埋め込みと平坦化→SACプロセスによるストレージノードコンタクト150 およびビット線コンタクト23の形成→ゲートキャップ絶縁膜の剥離→サリサイドプロセス→層間絶縁膜25の形成→メタル配線コンタクト26とメタル配線27の形成の順に実施する。
【0041】
この際、図9中に示したようにビット線コンタクト用のコンタクトホール91を形成すると同時に、図9中のA部に示すように、トレンチ内部に埋め込まれている導電性ポリシリコン21と転送ゲートトランジスタのソース領域19とを接続するためのストレージノード用のコンタクトホールも形成する。そして、ストレージノードコンタクト150 をビット線コンタクト23と同時に形成し、その上面にシリサイド層14をビット線コンタクト23と同様に形成する。
【0042】
<第3の実施形態(COB 型スタックDRAM)>
図16は、本発明の第3の実施形態として、シリコン基板上にキャパシタ・オーバー・ビット線(COB) 型スタックセルのアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0043】
図16中に示すCOB 型スタックセルは、図1中に示したBS型トレンチセルと比べて、トレンチセルの代わりに、ビット線より下層側にスタックセルが形成されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0044】
図16中に示す構成のCOB 型スタックセルを用いるDRAMの製造工程は、素子分離構造の形成→ウエル領域10の形成→ポリシリコンゲート電極15の形成→ゲート間ギャップの埋め込みと平坦化→SAC プロセスによるストレージノードコンタクト150 およびビット線コンタクト23の形成→ゲートキャップ絶縁膜の剥離→サリサイド→層間絶縁膜25の形成→メタル配線コンタクト26とメタル配線27の形成→層間絶縁膜25a の形成→スタックキャパシタ160 →メタル配線コンタクト26a とビット線27a の形成の順に実施する。
【0045】
<第4の実施形態(CUB 型スタックDRAM)>
図17は、本発明の第4の実施形態として、シリコン基板上にキャパシタ・アンダー・ビット線(CUB) 型スタックセルのアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0046】
図17中に示すCUB 型スタックセルは、図1中に示したBS型トレンチセルと比べて、トレンチセルの代わりに、ビット線より上層側にスタックセルが形成されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0047】
図17中に示す構成のCUB 型スタックセルを用いるDRAMの製造工程は、素子分離構造の形成→ウエル領域10の形成→ポリシリコンゲート電極15の形成→ゲート間ギャップの埋め込みと平坦化→SAC プロセスによるストレージノードコンタクト150 およびビット線コンタクト23の形成→ゲートキャップ絶縁膜の剥離→サリサイド→層間絶縁膜25の形成→メタル配線コンタクト26とメタル配線27の形成→層間絶縁膜25a の形成→スタックキャパシタ170 の形成の順に実施する。
【0048】
<第5の実施形態(FIN 型トランジスタを有するSS型トレンチDRAM)>
図18は、本発明の第5の実施形態として、シリコン基板上にFIN 型トランジスタを有するSS型トレンチセルのアレイが形成されたDRAMの断面構造の一部を概略的に示している。
【0049】
図18中に示すFIN 型トランジスタを有するSS型トレンチセルは、図15中に示したSS型トレンチセルと比べて、転送ゲート用トランジスタとして、FIN 構造を有するトランジスタの形成部180 が設けられている点が異なり、その他は同じであるので図15中と同一符号を付している。
【0050】
図18中に示すFIN 型トランジスタの形成部180 では、基板表面にアクティブエリアを突出させるように形成し、この凸状のアクティブエリアの上面にキャップ絶縁膜(例えばSiN 膜)を形成し、アクティブエリアの側壁にゲート絶縁膜を介してポリシリコンゲート電極を形成し、アクティブエリアの側壁表面をチャネルとする構造を有する。
【0051】
このような構成のFIN 型トランジスタを有するSS型トレンチセルを用いるDRAMの製造工程は、素子分離構造の形成→ウエル領域10の形成→FIN 型トランジスタのゲートポリシリコンの堆積と平坦化→SS型トレンチキャパシタの形成→FIN 型トランジスタのゲート電極の形成→周辺トランジスタのゲート電極15の形成→ゲート間ギャップの埋め込みと平坦化→SAC プロセスによるストレージノードコンタクト150 およびビット線コンタクト23の形成→ゲートキャップ絶縁膜の剥離→サリサイドプロセス→層間絶縁膜25の形成→メタル配線コンタクト26とメタル配線27の形成の順に実施する。
【0052】
【発明の効果】
上述したように本発明の半導体装置およびその製造方法によれば、セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態として、シリコン基板上に埋め込みストラップ(BS)型トレンチセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【図2】図1のDRAMの製造工程の一部を示す断面図。
【図3】図2の工程に続く工程を示す断面図。
【図4】図3の工程に続く工程を示す断面図。
【図5】図4の工程に続く工程を示す断面図。
【図6】図5の工程に続く工程を示す断面図。
【図7】図6の工程に続く工程を示す断面図。
【図8】図7の工程に続く工程を示す断面図。
【図9】図8の工程に続く工程を示す断面図。
【図10】図9の工程に続く工程を示す断面図。
【図11】図10の工程に続く工程を示す断面図。
【図12】図11の工程に続く工程を示す断面図。
【図13】図12の工程に続く工程を示す断面図。
【図14】図13の工程に続く工程を示す断面図。
【図15】本発明の第2の実施形態として、シリコン基板上に表面ストラップ(SS)型トレンチセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【図16】本発明の第3の実施形態として、シリコン基板上にキャパシタ・オーバー・ビット線(COB) 型スタックセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【図17】本発明の第4の実施形態として、シリコン基板上にキャパシタ・アンダー・ビット線(CUB) 型スタックセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【図18】本発明の第5の実施形態として、シリコン基板上にFIN 型トランジスタを有するSS型トレンチセルのアレイが形成されたDRAMの構造の一部を概略的に示す断面図。
【符号の説明】
10…ウエル領域、11…セルアレイ領域、12…セルアレイ外領域、13…素子分離(STI) 領域、14…ゲート絶縁膜、15…ポリシリコンゲート電極、16…ゲート側壁・スペース絶縁膜、17…ゲート側壁・スペース絶縁膜、18…転送ゲート用NMOSFET のドレイン領域(N+拡散層)、19…転送ゲート用NMOSFET のソース領域(N+拡散層)、18a …周辺トランジスタのドレイン領域(N+拡散層)、19a …周辺トランジスタのソース領域(N+拡散層)、20…キャパシタ絶縁膜、21…トレンチ内部の導電性ポリシリコン(ストレージノード)、22…カラー絶縁膜、23…ビット線コンタクト、24…シリサイド層、25…層間絶縁膜、26…メタル配線コンタクト、27…メタル配線。
Claims (11)
- ポリシリコンゲート電極を用いた転送ゲートトランジスタを含むダイナミック型メモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、
前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、
前記セルアレイ領域内において、ビット線コンタクトを共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクト
とを具備することを特徴とする半導体装置。 - 前記ビット線コンタクトは、その底面が前記転送ゲートトランジスタのドレイン拡散層に直接にコンタクトしており、その上面はサリサイドプロセスによりシリサイドが形成されており、
前記ポリシリコンゲート電極を含むワード線の上面はサリサイドプロセスによりシリサイドが形成されていることを特徴とする請求項1記載の半導体装置。 - 前記ゲート側壁絶縁膜は前記ビット線コンタクトとほぼ同じ高さまで形成されており、前記ゲート電極上のキャップ絶縁膜が存在しない状態で前記ワード線上面はサリサイドプロセスによりシリサイドが形成されており、前記ワード線上面のシリサイドよりも前記ビット線コンタクト上面のシリサイドの方が高い位置に存在していることを特徴とする請求項1または2記載の半導体装置。
- 前記ワード線上面のシリサイドと前記ビット線コンタクト上面のシリサイドは同じ材質であることを特徴とする請求項2または3記載の半導体装置。
- 前記セルアレイ外領域において、前記セルアレイ周辺トランジスタのポリシリコンゲート電極の上面および前記セルアレイ周辺トランジスタのドレイン/ソース領域として前記シリコン基板に選択的に形成された形成された拡散層の表面がそれぞれサリサイドプロセスによりシリサイドが形成されており、
前記セルアレイ周辺トランジスタのポリシリコンゲート電極の側面に形成されたゲート側壁絶縁膜は前記ポリシリコンゲート電極より高い位置まで延びている
ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。 - 前記ダイナミック型メモリセルは、前記転送ゲートトランジスタとトレンチキャパシタとからなる埋め込みストラップ型トレンチセルであることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記ダイナミック型メモリセルは、前記転送ゲートトランジスタとトレンチキャパシタとからなる表面ストラップ型トレンチセルであることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記ダイナミック型メモリセルは、前記転送ゲートトランジスタとスタックキャパシタとからなるキャパシタ・オーバー・ビット線型スタックセルであることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記ダイナミック型メモリセルは、前記転送ゲートトランジスタとスタックキャパシタとからなるキャパシタ・アンダー・ビット線型スタックセルであることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記ダイナミック型メモリセルは、前記シリコン基板にFIN 型構造で形成された転送ゲートトランジスタとトレンチキャパシタとからなる表面ストラップ型トレンチセルであることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- ポリシリコンゲート電極を用いた転送ゲートトランジスタとキャパシタとからなるメモリセルのアレイがシリコン基板上に形成されたセルアレイ領域と、前記シリコン基板上にセルアレイ周辺トランジスタを含む周辺回路が形成されたセルアレイ外領域と、前記セルアレイ領域内において、ビット線コンタクトを共有するように隣り合って配置された転送ゲートトランジスタのポリシリコンゲート電極間でゲート側壁絶縁膜を介して自己整合的に形成された導電性シリコンを用いたビット線コンタクトとを備えた半導体装置を製造する際、
ゲート電極の形成、ゲート間ギャップの埋め込みと平坦化、セルフアラインプロセスによるビット線コンタクトの形成、ゲートキャップ絶縁膜の剥離、サリサイドプロセスの順に実施する工程を含むことを特徴とする半導体装置の製造方法。
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