KR102001493B1 - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 제1도전패턴과 절연패턴이 적층된 도전구조물을 형성하는 단계; 상기 도전구조물의 측벽에 희생패턴을 형성하는 단계; 상기 희생패턴의 측벽에 상기 도전구조물의 상부 표면보다 낮게 리세스된 제2도전패턴을 형성하는 단계; 상기 절연패턴의 측벽이 노출되도록 상기 희생패턴의 상부를 제거하여 희생스페이서를 형성하는 단계; 상기 절연패턴의 측벽을 트리밍하는 단계; 상기 희생스페이서 상에 상기 절연패턴의 트리밍된 측벽을 덮는 캡핑스페이서를 형성하는 단계; 및 상기 희생스페이서를 휘발성 부산물로 변환시켜 상기 제1도전패턴과 제2도전패턴 사이에 에어갭을 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능이 저하된다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 제1도전패턴과 절연패턴이 적층된 도전구조물을 형성하는 단계; 상기 도전구조물의 측벽에 희생패턴을 형성하는 단계; 상기 희생패턴의 측벽에 상기 도전구조물의 상부 표면보다 낮게 리세스된 제2도전패턴을 형성하는 단계; 상기 절연패턴의 측벽이 노출되도록 상기 희생패턴의 상부를 제거하여 희생스페이서를 형성하는 단계; 상기 절연패턴의 측벽을 트리밍하는 단계; 상기 희생스페이서 상에 상기 절연패턴의 트리밍된 측벽을 덮는 캡핑스페이서를 형성하는 단계; 및 상기 희생스페이서를 휘발성 부산물로 변환시켜 상기 제1도전패턴과 제2도전패턴 사이에 에어갭을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 오픈부에 리세스된 도전패턴을 형성하는 단계; 상기 도전패턴 상부에 노출된 희생스페이서의 일부를 제거하는 단계; 상기 오픈부의 상부 측벽을 트리밍하는 단계; 상기 희생스페이서 및 상기 트리밍된 상부 측벽을 덮는 캡핑스페이서를 형성하는 단계; 및 상기 희생스페이서를 휘발성 부산물로 변환시켜 상기 도전패턴과 오픈부의 측벽 사이에 에어갭을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 비트라인과 하드마스크패턴이 적층된 복수의 비트라인구조물을 형성하는 단계; 상기 복수의 비트라인구조물 상에 층간절연층을 형성하는 단계; 상기 층간절연층을 식각하여 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계; 상기 콘택홀을 채우는 제1플러그 및 상기 제1플러그와 콘택홀의 측벽 사이에 형성된 탄소함유스페이서를 포함하여, 상기 하드마스크패턴의 측벽이 노출되도록 리세스된 플러그구조물을 형성하는 단계; 상기 하드마스크패턴의 노출 측벽을 트리밍하는 단계; 상기 탄소함유스페이서 및 상기 하드마스크패턴의 트리밍된 측벽을 덮는 캡핑스페이서를 형성하는 단계; 및 상기 탄소함유스페이서를 휘발성 부산물로 변환시켜 상기 비트라인과 제1플러그 사이에 에어갭을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성되며 비트라인과 상기 비트라인보다 선폭이 작은 하드마스크패턴이 적층된 비트라인구조물; 상기 비트라인의 측벽에 형성된 비트라인스페이서; 상기 비트라인스페이서의 측벽에 인접하여 에어갭에 의해 분리된 플러그; 및 상기 에어갭 및 비트라인스페이서를 캡핑하고 상기 하드마스크패턴의 측벽에 형성된 캡핑스페이서를 포함할 수 있다.
본 기술은 도전구조물들 사이에 에어갭 또는 탄소함유스페이서를 형성하므로써 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
본 기술은 변환공정을 통해 희생물질을 제거하여 에어갭을 형성하므로, 주변 구조물의 손실없이 에어갭을 용이하게 형성할 수 있다.
본 기술은 에어갭을 캡핑하는 캡핑스페이서의 두께를 두껍게 형성하므로 에어갭을 안정적으로 캡핑할 수 있다.
본 기술은 트리밍공정에 의해 도전패턴의 플러깅 공간 및 오믹콘택층의 형성 면적을 넓게 형성할 수 있으므로, 콘택저항을 개선시킬 수 있다.
결국, 본 기술은 기생캐패시턴스와 콘택저항을 동시에 개선시킬 수 있는 효과가 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2g는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 3은 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 4는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 5a 내지 도 5i는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 6은 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 7a 내지 도 7d는 제2실시예의 비교예를 설명하기 위한 도면이다.
도 8a는 메모리셀의 일부를 도시한 도면이다.
도 8b는 도 8a의 A-A'선에 따른 평면도이다.
도 8c는 도 8b의 B-B'선에 따른 단면도이다.
도 9a 내지 도 9k는 DRAM 메모리셀의 제조 방법의 일예를 도시한 도면이다.
도 10은 메모리 카드를 보여주는 개략도이다.
도 11은 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(101) 상에 절연층(102)이 형성된다. 절연층(102)에 오픈부(103)가 형성된다. 오픈부(103)는 제1오픈부(103A)와 제2오픈부(103B)를 포함한다. 제1오픈부(103A)는 기판(101)의 표면을 노출시킨다. 제2오픈부(103B)는 제1오픈부(103A) 상에 형성된다. 제2오픈부(103B)의 선폭은 제1오픈부(103A)보다 더 크다. 오픈부(103)에 도전구조물(104)이 형성된다. 도전구조물(104)은 제1도전패턴(105)과 제2도전패턴(107)을 포함한다. 제1도전패턴(105) 상에 제2도전패턴(107)이 형성된다. 제1도전패턴(105)과 제2도전패턴(107) 사이에 형성된 제3도전패턴(106)을 더 포함할 수 있다. 제3도전패턴(106)은 오믹콘택층이 된다. 제1오픈부(103A)에 제1도전패턴(105)이 형성된다. 제2오픈부(103B)에 제2도전패턴(107)이 형성된다. 제1도전패턴(105)과 제1오픈부(103A)의 측벽 사이에 에어갭(108)이 형성된다. 제1오픈부(103A)의 측벽에 제1스페이서(109)가 형성된다. 제1스페이서(109)와 제1도전패턴(105) 사이에 에어갭(108)이 형성된다. 에어갭(108) 및 제1스페이서(109) 상에 제2스페이서(110)가 형성된다. 제2스페이서(110)는 제2오픈부(103B)의 측벽에 형성되어 에어갭(108) 및 제1스페이서(109)를 캡핑한다.
기판(101)은 실리콘 기판 또는 실리콘저마늄 기판을 포함한다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 절연층(102)은 저유전 물질을 포함한다. 절연층(102)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 절연층(102)은 층간절연층이 된다.
오픈부(103)는 홀 형상 또는 라인 형상을 가질 수 있다. 예를 들어, 오픈부(103)는 콘택홀, 비아홀, 관통홀, 트렌치, 리세스 등으로 정의될 수 있다. 제1오픈부(103A)와 제2오픈부(103B)가 모두 홀 형상을 갖거나, 제1오픈부(103A)와 제2오픈부(103B) 중 어느 하나는 홀 형상이고 다른 하나는 라인 형상을 가질 수 있다. 오픈부(103)가 콘택홀인 경우, 도전구조물(104)은 콘택플러그가 된다.
제1도전패턴(105)은 실리콘함유물질 또는 금속함유물질을 포함한다. 제2도전패턴(107)은 실리콘함유물질 또는 금속함유물질을 포함한다. 제1도전패턴(105)과 제2도전패턴(107)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드, 금속카바이드 등을 포함할 수 있다. 제1도전패턴(105)과 제2도전패턴(107)은 동일 재료의 도전물질을 포함하거나, 또는 서로 다른 도전물질을 포함할 수 있다. 예를 들어, 제1도전패턴(105)은 실리콘함유물질로 형성하고, 제2도전패턴(107)은 금속함유물질로 형성할 수 있다. 또한, 제1도전패턴(105)은 금속함유물질로 형성하고, 제2도전패턴(107)은 실리콘함유물질로 형성할 수 있다. 이와 같이, 실리콘함유물질과 금속함유물질이 접촉될 때 오믹콘택(Ohmic contact)이 필요하다. 이를 위해 제3도전패턴(106)을 형성할 수 있다. 제3도전패턴(106)은 금속실리사이드를 포함한다. 금속실리사이드는 코발트실리사이드(Cobalt silicide), 티타늄실리사이드 등을 포함한다.
제1스페이서(109) 및 제2스페이서(110)는 저유전 물질을 포함한다. 저유전 물질은 산화물 또는 질화물을 포함한다. 저유전 물질은 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제1스페이서(109)는 고밀도 물질(High-density material)을 포함하고, 제2스페이서(110)는 저밀도 물질(Low-density material)을 포함한다. 제1스페이서(109)는 실리콘질화물을 포함하고, 제2스페이서(110)는 실리콘산화물을 포함할 수 있다. 실리콘산화물은 SiO2를 포함한다. 실리콘질화물은 Si3N4 또는 SiN을 포함한다. 제2스페이서(110)는 저밀도 실리콘산화물(Low-density silicon oxide)을 포함할 수 있다. 저밀도실리콘산화물은 저온에서 형성될 수 있다. 제2스페이서(110)의 하단부(Bottom portion)는 에어갭(108)을 충분히 캡핑하는 폭을 갖는다.
에어갭(108)은 희생 물질(Sacrificial material)이 변환 공정(Conversion process)에 의해 제거되므로써 형성될 수 있다. 희생물질은 제1스페이서(109)와 제1도전패턴(105) 사이에 형성된다. 제2스페이서(110)를 이용하여 희생물질을 캡핑한 후 변환공정이 수행된다. 이는 후술하기로 한다.
도 1에서, 에어갭(108)은 제2스페이서(110)에 의해 안정적으로 보호된다. 에어갭(108)을 형성하므로써 도전구조물(104)의 전기적 절연특성을 향상시킨다. 예컨대, 제1도전패턴(105)에 이웃하여 다른 도전패턴이 위치하는 경우, 두 도전패턴 간의 기생캐패시턴스를 감소시킨다.
제2오픈부(103B)의 측벽에 제2스페이서(110)가 형성되므로, 제2스페이서(110)의 두께를 충분히 두껍게 할 수 있다. 이로써, 에어갭(108)을 안정적으로 캡핑할 수 있다. 제2오픈부(103B)의 선폭이 크므로, 제2스페이서(110)의 두께가 두꺼워지더라도 제2도전패턴(107)이 형성될 공간을 넓게 확보할 수 있다. 아울러, 제3도전패턴(106)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
도 2a 내지 도 2g는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 제1절연층(12)을 형성한다. 기판(11)은 반도체기판을 포함한다. 기판(11)은 실리콘을 함유한다. 기판(11)은 실리콘 기판 또는 실리콘저마늄 기판을 포함할 수 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 제1절연층(12)은 저유전 물질(Low-k material)을 포함한다. 제1절연층(12)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
제1절연층(12)에 오픈부(13)를 형성한다. 제1절연층(12)을 식각하여 기판(11)의 표면을 노출시키는 오픈부(13)를 형성한다. 오픈부(13)는 홀 형상(hole type) 또는 라인 형상(line type)을 갖는다. 오픈부(13)는 콘택홀(contact hole), 비아홀(via hole), 관통홀(through hole), 트렌치(trench), 리세스(recess) 등으로 정의될 수 있다. 복수개의 오픈부(13)가 일정 간격을 가지면서 규칙적으로 배치되어 오픈부 어레이(Opening array)를 형성할 수 있다. 제1절연층(12)을 식각하기 위해 마스크패턴(미도시)이 사용될 수 있다. 마스크패턴은 감광막패턴을 포함하거나, 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함한다.
오픈부(13)를 포함한 제1절연층(12) 상에 제2절연층(14A)을 형성한다. 제2절연층(14A)은 얇은 두께를 갖고 컨포멀하게 형성된다. 제2절연층(14A)은 저유전 물질을 포함한다. 제2절연층(14A)은 저유전 절연물질을 포함한다. 제2절연층(14A)은 고밀도의 저유전 절연물질을 포함한다. 제1절연층(14A)은 실리콘질화물을 포함한다.
제1절연층(14A) 상에 희생층(15A)을 형성한다. 희생층(15A)은 제2절연층(14A) 상에서 얇은 두께를 갖고 컨포멀하게 형성된다. 희생층(15A)은 저유전 물질을 포함한다. 희생층(15A)으로 사용되는 물질은 변환공정(Conversion process)에 의해 휘발성부산물(volatile byproducts)을 형성하는 물질을 포함한다. 희생층(15A)은 400℃ 이상의 온도에서 형성할 수 있다. 희생층(15A)의 유전율은 에어(Air)와 SiO2 사이의 값을 가질 수 있다. 희생층(15A)은 탄소함유물질을 포함할 수 있다. 희생층(15A)은 비정질카본(Amorphous carbon)을 포함한다.
도 2b에 도시된 바와 같이, 오픈부(13)의 측벽에 이중 스페이서 구조를 형성한다. 이중 스페이서는 제1스페이서(14B)와 희생스페이서(15B)를 포함한다. 희생층(15A)을 식각하여 희생스페이서(15B)를 형성한다. 제2절연층(14A)을 식각하여 제1스페이서(14B)를 형성한다. 제1스페이서(14B)와 희생스페이서(15B)를 형성하기 위해 에치백 공정이 적용된다. 제1스페이서(14B)와 희생스페이서(15B)를 형성하므로써 오픈부(13) 아래에 기판(11)의 표면이 노출된다.
도 2c에 도시된 바와 같이, 오픈부(13)를 채우는 제1도전패턴(16)을 형성한다. 희생스페이서(15B)를 포함한 제1절연층(12) 상에 제1도전층(미도시)을 형성한다. 제1도전층은 오픈부(13)를 채우면서 제1절연층(12) 상에 형성된다. 제1도전층은 400℃ 이하의 저온공정으로 형성할 수 있다. 제1도전층을 선택적으로 제거하여 오픈부(13) 내에 리세스된 제1도전패턴(16)을 형성한다. 오픈부(13)를 제외한 제1절연층(12)의 표면에서 제1도전층이 제거되므로써 제1도전패턴(16)이 형성된다. 제1도전패턴(16)은 실리콘함유물질 또는 금속함유물질을 포함한다. 제1도전패턴(16)은 폴리실리콘, 텅스텐, 티타늄질화물, 금속실리사이드 등을 포함할 수 있다. 제1도전패턴(16)은 기판(11)의 표면과 접촉된다.
도 2d에 도시된 바와 같이, 희생스페이서(15B) 및 제1스페이서(14B)를 리세스시킨다. 즉, 제1도전패턴(16) 상부에 노출된 희생스페이서(15B) 및 제1스페이서(14B)를 등방성 식각하여 일정 깊이 리세스시킨다. 따라서, 희생스페이서 및 제1스페이서는 각각 도면부호 '15', '14'와 같이 리세스된다.
이와 같이, 등방성식각을 실시하므로써 제1도전패턴(16)을 에워싸는 희생스페이서(15)가 형성된다. 희생스페이서(15)와 제1스페이서(14)의 높이는 제1도전패턴(16)의 표면과 동일할 수 있다.
등방성식각에 의해 오픈부(13)의 상부 측벽이 노출된다. 이하, 노출되는 상부 측벽을 '노출 측벽(13B)'이라 약칭하고, 리세스드 구조물이 잔류하는 부분은 제1오픈부(13A)라 약칭한다.
다음으로, 트리밍 공정이 수행된다. 트리밍 공정은 오픈부(13)의 노출 측벽을 트리밍한다. 트리밍 공정은 등방성 식각 공정을 적용할 수 있다. 트리밍 공정에 의해 오픈부(13)의 상부 선폭(도면부호 '13B' 참조)이 증가한다. 오픈부(13)의 노출 측벽을 트리밍하므로써 제2오픈부(13C)가 형성된다.
오픈부(13)는 제1오픈부(13A)와 제2오픈부(13C)를 포함하는 이중 구조가 된다. 제2오픈부(13C)는 제1오픈부(13A)보다 선폭이 더 크다. 제1오픈부(13A)에는 리세스드 구조물이 형성되며, 제2오픈부(13C)에 의해 리세스드 구조물의 상부 표면이 노출된다. 리세스드 구조물은 제1도전패턴(16), 희생스페이서(15) 및 제1스페이서(14)를 포함한다.
도 2e에 도시된 바와 같이, 제2오픈부(13C)의 측벽에 제2스페이서(17)를 형성한다. 제2스페이서(17)는 제3절연층(미도시)을 식각하므로써 형성된다. 제2오픈부(13C)를 포함한 제1절연층(12) 상에 제3절연층을 형성한다. 제3절연층은 저유전 물질을 포함한다. 제3절연층은 저유전 절연물질을 포함한다. 제3절연층은 저밀도의 저유전 절연물질을 포함한다. 제3절연층은 다공성 물질(porous dielectric material)을 포함할 수 있다. 제3절연층은 실리콘산화물을 포함하며, 특히 저밀도 실리콘산화물을 포함할 수 있다. 이와 같이 저밀도 실리콘산화물은 휘발성 부산물의 확산을 허용한다. 저밀도 실리콘산화물은 저온 화학기상증착법(low temperature CVD)에 의해 형성될 수 있다. 예를 들어, 저온 화학기상증착법에 의해 형성된 SiO2를 포함한다. 제3절연층은 400℃ 이하의 저온에서 형성하므로써 저밀도가 될 수 있다. 제3절연층은 플라즈마 스트리퍼(Plasma stripper)에서 산소 플라즈마가 침투할 수 있는 저밀도 물질을 포함한다. 제2스페이서(17)를 형성하기 위해 제3절연층을 식각한다. 제3절연층은 에치백 공정에 의해 식각될 수 있다.
제2스페이서(17)는 희생스페이서(15)의 상부를 충분히 캡핑하는 두께를 갖는다. 아울러, 제2스페이서(17)는 제1도전패턴(16)의 표면을 노출시킨다. 제2스페이서(17)는 제1스페이서(14)와 희생스페이서(15)의 상부를 덮고, 제1도전패턴(16)의 상부 표면을 노출시킨다. 이와 같이, 희생스페이서(15)의 상부를 캡핑하기 위해 제3절연층의 두께가 설정된다. 제2오픈부(13C)의 선폭이 크므로, 제2스페이서(17)의 두께를 두껍게 형성할 수 있다. 이에 따라, 제1도전패턴(16)의 상부표면을 넓게 노출시키면서 희생스페이서(15)를 충분히 캡핑할 수 있다.
제1오픈부(13A)의 측벽에는 제1스페이서(14)와 희생스페이서(15)가 형성된다. 제2오픈부(13C)의 측벽에는 제2스페이서(17)가 형성된다. 제2스페이서(17)는 제1스페이서(14) 및 희생스페이서(15)의 상부를 덮는다. 제2스페이서(17), 제1스페이서(14) 및 제1도전패턴(16)에 의해 희생스페이서(15)는 외부로 노출되지 않는다.
도 2f에 도시된 바와 같이, 희생스페이서(15)를 제거한다. 희생스페이서(15)를 제거하기 위해 변환공정(18)을 실시한다. 희생스페이서(15)로 사용된 물질은 변환공정(18)에 의해 휘발성부산물(20)로 변환된다. 변환공정(18)은 분해 공정(Decompositon process) 공정 또는 상변화 공정(phase change process)을 포함한다. 분해 공정 및 상변화 공정은 고상(Solid)의 물질을 증기(Vapor) 또는 가스(gas)로 변환시키는 공정이다. 휘발성부산물(20)은 증기(vapor) 또는 가스(gas)를 포함한다. 휘발성부산물(20)은 제2스페이서(17)를 통과하여 쉽게 확산되어 제거된다. 제2스페이서(17)로 사용된 저밀도 물질은 막질이 치밀하지 않으므로 휘발성부산물(20)의 확산이 용이하다.
희생스페이서(15)가 비정질카본을 포함하는 경우, 변환공정(18)은 산소 플라즈마 처리(O2 plasma treatment) 공정 등과 같이 산화 반응을 일으킬 수 있는 공정을 포함할 수 있다. 산소플라즈마처리는 플라즈마스트리퍼(Plasma stripper)를 이용할 수 있다. 산소 플라즈마 처리에 의해 비정질카본은 산화되어 증기 또는 가스로 변환된다. 예를 들어, 제2스페이서(17)를 통해 산소플라즈마가 침투하여 비정질카본이 산화됨에 따라 이산화탄소(CO2) 등과 같은 휘발성부산물(20)로 변환된다. 이와 같은 휘발성부산물(20)은 제2스페이서(17)를 통과하여 외부로 배출된다. 제2스페이서(17)로 사용된 저밀도 물질은 산소플라즈마의 침투를 허용할뿐만 아니라 휘발성 부산물(20)의 확산을 허용한다. 한편, 휘발성부산물(20)은 제1스페이서(14)에 의해 외부 확산이 차단된다. 제1스페이서(14)는 고밀도 물질이므로, 휘발성부산물(20)의 확산을 방지한다. 제1스페이서(14)는 휘발성부산물(20)의 확산을 방지하는 보호스페이서의 역할을 수행한다.
변환공정(18)에 의해 희생스페이서(15)가 제거됨에 따라, 희생스페이서(15)가 차지하던 공간은 에어갭(Air-gap, 19)으로 잔존하게 된다. 제2스페이서(17)에 의해 에어갭(19)이 캡핑되므로, 희생스페이서(15)가 제거되더라도 에어갭(19)을 안정적으로 캡핑할 수 있다. 제2스페이서(17)는 캡핑스페이서의 역할을 수행한다. 에어갭(19)을 형성하므로써 제1도전패턴(16)과 이웃하는 구조물간의 기생캐패시턴스가 감소한다. 변환공정(18)에 의해 리세스드 구조물은 에어갭(19)을 포함하는 구조로 변환된다. 즉, 리세스드 구조물은 제1도전패턴(16), 에어갭(19) 및 제1스페이서(14)를 포함하는 구조가 된다. 제1도전패턴(16)과 제1스페이서(14) 사이에 에어갭(19)이 위치한다.
본 실시예는 변환공정(18)에 의해 희생스페이서(15)를 제거하여 에어갭(19)을 형성한다. 즉, 희생스페이서(15)는 습식 식각 등의 식각 공정을 사용하지 않고 제거된다.
위와 같이, 에어갭(19)을 형성하기 위해 식각 공정을 사용하지 않으므로 식각공정에 의해 초래되는 주변 구조물의 손실을 방지한다. 또한, 변환공정(18)을 이용하므로써 잔류물없이 희생스페이서(15)를 깨끗하게 제거할 수 있다. 또한, 제2스페이서(17)가 형성된 이후에 에어갭(19)을 형성하므로, 에어갭(19)의 캡핑효과가 증대된다. 또한, 후속 공정에서 에어갭(19)이 노출되거나, 에어갭(19) 내부로 도전물질이 흘러들어가는 것을 방지할 수 있다.
도 2g에 도시된 바와 같이, 제1도전패턴(16) 상에 제2도전패턴(22)을 형성한다. 제2도전패턴(22)은 제2스페이서(17)가 형성된 제2오픈부(13C)를 채우는 패턴이다. 제2도전패턴(22)은 금속함유물질을 포함한다. 제2도전패턴(22)은 텅스텐층을 포함할 수 있다. 제2도전패턴(22)은 배리어층과 텅스텐층을 적층하여 형성할 수 있다. 배리어층은 티타늄층과 티타늄질화물을 적층하여 형성할 수 있다. 제1도전패턴(16)과 제2도전패턴(22) 사이에 제3도전패턴(21)을 더 형성할 수 있다. 제3도전패턴(21)은 제1도전패턴(16)과 제2도전패턴(22)간의 오믹콘택을 형성하는 물질이다. 제3도전패턴(21)은 금속실리사이드를 포함한다. 제3도전패턴(21)은 코발트실리사이드를 포함할 수 있다. 코발트실리사이드를 형성하기 위해, 제1도전패턴(16) 상에 코발트층을 증착한 후 어닐을 실시할 수 있다. 또한, 제1도전패턴(16) 상에 코발트실리사이드를 직접 증착할 수도 있다. 이때, 증착된 코발트실리사이드는 제1도전패턴(16)과 제2도전패턴(22) 사이에 형성됨과 동시에 제2도전패턴(22)과 제2스페이서(17) 사이에도 형성될 수 있다.
위와 같이, 제2도전패턴(22)을 형성하면, 제1도전패턴(16), 제2도전패턴(22) 및 제3도전패턴(21)을 포함하는 도전구조물(23)이 형성된다. 제1도전패턴(16)과 제1오픈부(13A)의 측벽 사이에 에어갭(19) 및 제1스페이서(14)가 형성된다. 제2도전패턴(22)과 제2오픈부(13C)의 측벽 사이에 제2스페이서(17)가 형성된다. 제2스페이서(17)는 에어갭(19) 및 제1스페이서(14)를 캡핑한다.
도전구조물(23)은 콘택플러그(Contact Plug), 전극(Electrode) 등이 될 수 있다. 또한, 도전구조물(23)은 비트라인, 금속배선, 게이트전극, 워드라인 등이 될 수 있다.
상술한 실시예에 따르면, 에어갭(19)을 형성하므로써 도전구조물(23)의 전기적 절연특성을 향상시킨다. 예컨대, 제1도전패턴(16)에 이웃하여 다른 도전패턴이 위치하는 경우, 두 도전패턴 간의 기생캐패시턴스를 감소시킨다.
제2오픈부(13C)의 측벽에 제2스페이서(17)가 형성되므로, 제2스페이서(17)의 두께를 충분히 두껍게 할 수 있다. 이로써, 에어갭(19)을 안정적으로 캡핑할 수 있다. 제2오픈부(13C)의 선폭이 크므로, 제2스페이서(17)의 두께가 두꺼워지더라도 제2도전패턴(22)이 형성될 공간을 넓게 확보할 수 있다. 아울러, 제3도전패턴(21)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
도 3은 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 제3스페이서(111)를 제외한 나머지 구조물은 도 1과 동일하다.
도 3을 참조하면, 기판(101) 상에 절연층(102)이 형성된다. 절연층(102)에 오픈부(103)가 형성된다. 오픈부(103)는 제1오픈부(103A)와 제2오픈부(103B)를 포함한다. 제1오픈부(103A)는 기판(101)의 표면을 노출시킨다. 제2오픈부(103B)는 제1오픈부(103A) 상에 형성된다. 제2오픈부(103B)의 선폭은 제1오픈부(103A)보다 더 크다. 오픈부(103)에 도전구조물(104)이 형성된다. 도전구조물(104)은 제1도전패턴(105)과 제2도전패턴(107)을 포함한다. 제1도전패턴(105) 상에 제2도전패턴(107)이 형성된다. 제1도전패턴(105)과 제2도전패턴(107) 사이에 형성된 제3도전패턴(106)을 더 포함할 수 있다. 제3도전패턴(106)은 오믹콘택층이 된다. 제1오픈부(103A)에 제1도전패턴(105)이 형성된다. 제2오픈부(103B)에 제2도전패턴(107)이 형성된다. 제1도전패턴(105)과 제1오픈부(103A)의 측벽 사이에 제1스페이서(109)와 제3스페이서(111)를 포함하는 절연구조물이 형성된다. 제1오픈부(103A)의 측벽에 제1스페이서(109)가 형성된다. 제1스페이서(109)와 제1도전패턴(105) 사이에 제3스페이서(111)가 형성된다. 제3스페이서(111) 및 제1스페이서(109) 상에 제2스페이서(110)가 형성된다. 제2스페이서(110)는 제2오픈부(103B)의 측벽에 형성되어 제3스페이서(111) 및 제1스페이서(109)를 캡핑한다.
제3스페이서(111)는 저유전물질을 포함한다. 제3스페이서(111)는 제1스페이서(109) 및 제2스페이서(110)보다 낮은 유전율을 갖는 물질을 포함한다. 제3스페이서(111)의 유전율은 에어(Air)와 SiO2 사이의 값을 가질 수 있다. 예를 들어, 제3스페이서(111)는 탄소함유물질로 형성된다. 제3스페이서(111)는 비정질카본을 포함한다. 비정질카본의 유전율은 실리콘산화물의 유전율보다 작다. 예컨대, SiO2는 유전율이 약 3.9이나, 비정질카본의 유전율은 3 이하가 된다. 비정질카본의 유전율은 형성 방법 및 불순물 함량에 따라 조절될 수 있다. 예를 들어, 수소가 함유된 비정질카본은 약 2.1 이하가 될 수 있다.
제3스페이서(111)를 형성하는 방법의 일예는 다음과 같다. 제3스페이서(111)는 도 2a 내지 도 2e에 기재된 방법에 의해 형성된 희생스페이서(15)에 대응하는 물질이다. 제2스페이서(도 2e의 '17' 참조)를 형성한 후에 변환공정을 실시하지 않는다. 변환공정이 실시되지 않으므로 희생스페이서(15)가 잔류한다. 잔류하는 희생스페이서(15)가 제3스페이서(111)가 된다.
도 3에서, 저유전율을 갖는 탄소함유물질을 이용하여 제3스페이서(111)를 형성하므로써 제1도전패턴(106)과 이웃하는 구조물간의 기생캐패시턴스를 감소시킨다.
제2오픈부(103B)의 측벽에 제2스페이서(110)가 형성되므로, 제2스페이서(110)의 두께를 충분히 두껍게 할 수 있다. 이로써, 에어갭(108)을 안정적으로 캡핑할 수 있다. 제2오픈부(103B)의 선폭이 크므로, 제2스페이서(110)의 두께가 두꺼워지더라도 제2도전패턴(107)이 형성될 공간을 넓게 확보할 수 있다. 아울러, 제3도전패턴(106)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
도 4는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 4를 참조하면, 기판(201) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(202)과 제2도전구조물(205)을 포함한다. 제1도전구조물(202)과 제2도전구조물(205) 사이에 에어갭(209)을 갖는 절연구조물이 형성된다. 제1도전구조물(202)의 측벽에 제1스페이서(210)가 형성된다. 제1스페이서(210)와 제2도전구조물(205) 사이에 에어갭(209)이 형성된다. 에어갭(209) 및 제1스페이서(210) 상에 제2스페이서(211)가 형성된다. 제2스페이서(211)에 의해 에어갭(209) 및 제1스페이서(210)의 상부가 캡핑된다.
자세히 살펴보면 다음과 같다.
기판(201)은 실리콘기판 또는 실리콘저마늄 기판을 포함할 수 있다. 또한, 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1도전구조물(202)은 제1도전패턴(203)을 포함한다. 제1도전구조물(202)은 제1도전패턴(203)과 절연패턴(204)을 포함하는 적층구조일 수 있다. 제1도전패턴(203)은 실리콘함유층 또는 금속함유층을 포함할 수 있다. 제1도전패턴(203)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전패턴(203)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 등을 포함할 수 있다. 제1도전패턴(203)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 절연패턴(204)은 절연물질을 포함한다. 절연패턴(204)은 산화물 또는 질화물을 포함할 수 있다. 절연패턴(204)은 하드마스크패턴을 포함할 수 있다. 제1도전구조물(202)과 제2도전구조물(205)은 라인 형상 또는 필라 형상을 갖는다. 또한, 제1도전구조물(202)과 제2도전구조물(205) 중 어느 하나의 도전구조물은 어느 한 방향으로 연장된 라인 형상을 가질 수 있다. 다른 하나의 도전구조물은 필라 형상을 가질 수 있다. 예를 들어, 제1도전구조물(202)은 라인형상의 구조물이고, 제2도전구조물(205)은 필라 형상의 구조물일 수 있다. 제1도전구조물(202)은 기판(201) 상에서 일정한 간격을 가지면서 규칙적으로 배치된다. 절연패턴(204)은 제1도전패턴(203)보다 작은 선폭을 갖도록 트리밍되어 있을 수 있다. 절연패턴(204)의 일부, 즉 제1도전패턴(203)과 접촉하는 하부는 제1도전패턴(203)과 동일한 선폭을 가질 수 있다. 제1도전구조물(202)과 제2도전구조물(205) 중 어느 하나는 게이트구조물 또는 비트라인구조물을 포함할 수 있고, 다른 하나는 콘택플러그를 포함할 수 있다. 콘택플러그는 스토리지노드콘택플러그, 랜딩플러그 또는 금속콘택플러그를 포함할 수 있다.
제2도전구조물(205)은 이웃하는 제1도전구조물(202) 사이에 리세스되어 형성된 제2도전패턴(206)을 포함한다. 제2도전구조물(205)은 제2도전패턴(206) 및 제3도전패턴(208)을 포함하는 적층구조일 수 있다. 제2도전패턴(206)은 실리콘함유층을 포함할 수 있다. 제2도전패턴(206)은 폴리실리콘층을 포함할 수 있다. 제3도전패턴(208)은 금속함유층을 포함할 수 있다. 제2도전패턴(206)과 제3도전패턴(208) 사이에 제4도전패턴(207)이 형성될 수 있다. 제4도전패턴(207)은 코발트실리사이드 등의 금속실리사이드를 포함할 수 있다. 제4도전패턴(207)은 제2도전패턴(206)과 제3도전패턴(208)간의 오믹콘택을 형성하는 층이다. 제3도전패턴(208)은 금속, 금속실리사이드, 금속질화물 등을 포함할 수 있다. 제3도전패턴(208)은 배리어층과 금속층의 적층구조일 수 있으나, 제4도전패턴(207)이 배리어층의 역할을 수행할 수 있으므로, 배리어층이 생략될 수 있다. 제3도전패턴(208)은 티타늄 또는 텅스텐을 주성분으로 하는 물질을 포함할 수 있다. 제2도전패턴(206)의 높이는 제1도전패턴(203)과 동일한 높이를 갖거나, 더 높은 높이를 갖는다. 이웃하는 제1도전구조물(202) 사이에 오픈부(미도시)가 정의되고, 오픈부 내에 제2도전구조물(205)이 형성될 수 있다. 오픈부는 이웃하는 제1도전구조물(202)의 측벽을 각각 오픈시키는 형태가 될 수 있다.
제1스페이서(210)는 제1도전패턴(203)의 측벽에 형성된다. 제1스페이서(210)의 상부는 절연패턴(204)의 하부 측벽까지 연장될 수 있다. 제2스페이서(211)는 절연패턴(204)의 측벽에 형성된다. 제2스페이서(211)는 제1스페이서(210)보다 두께가 더 두껍다. 제2스페이서(211)는 제1스페이서(210) 및 에어갭(209)의 상부를 덮는 두께를 갖는다. 제1스페이서(210)와 제2스페이서(211)는 저유전 물질을 포함한다. 저유전 물질은 산화물 또는 질화물을 포함한다. 제1스페이서(210)와 제2스페이서(211)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제1스페이서(210)는 고밀도 물질을 포함하고, 제2스페이서(211)는 저밀도 물질을 포함한다. 제1스페이서(210)는 실리콘질화물을 포함하고, 제2스페이서(211)은 실리콘산화물을 포함할 수 있다. 실리콘산화물은 SiO2를 포함한다. 실리콘질화물은 Si3N4, SiN 등을 포함한다. 제2스페이서(211)는 저밀도 실리콘산화물을 포함할 수 있다. 제1스페이서(210)는 보호스페이서의 역할을 하고, 제2스페이서(211)는 캡핑스페이서의 역할을 한다.
에어갭(209)은 제1도전구조물(202), 제2도전패턴(206), 제1스페이서(210) 및 제2스페이서(211)가 형성된 상태에서 제1스페이서(210)와 제2도전패턴(206) 사이에 형성된 희생물질이 변환공정에 의해 제거되므로써 형성될 수 있다. 이는 후술하기로 한다.
도 4에서, 에어갭(209)은 제2스페이서(211)에 의해 안정적으로 보호된다. 에어갭(209)을 형성하므로써 제1도전패턴(203)과 제2도전패턴(206) 간의 기생캐패시턴스를 감소시킨다.
제2스페이서(211)가 트리밍된 절연패턴(204)의 측벽에 형성되므로, 제2스페이서(211)의 두께를 충분히 두껍게 할 수 있다. 이로써, 제2스페이서(211)를 통해 에어갭(209)을 안정적으로 캡핑할 수 있다. 아울러, 제2스페이서(211)가 두꺼워지더라도 제3도전패턴(208)이 형성될 공간을 충분히 넓게 확보할 수 있다. 아울러, 제4도전패턴(207)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
도 5a 내지 도 5i는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 5a에 도시된 바와 같이, 기판(31) 상에 복수의 제1도전구조물(34)을 형성한다. 기판(31)은 반도체기판을 포함한다. 기판(31)은 실리콘을 함유한다. 기판(31)은 실리콘 기판 또는 실리콘저마늄 기판을 포함할 수 있다. 또한, 기판(31)은 SOI 기판을 포함할 수도 있다.
기판(31) 상에 형성되는 복수의 제1도전구조물(34)은 일정 간격을 가지면서 규칙적으로 배치된다. 제1도전구조물(34)을 형성하기 위해 제1도전층(미도시) 상에 하드마스크패턴(33A)을 형성한다. 하드마스크패턴(33A)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전패턴(First conductive pattern, 32)이 형성된다. 제1도전패턴(32)과 하드마스크패턴(33A)이 적층된 제1도전구조물(34)이 형성된다. 제1도전패턴(32)은 실리콘함유층 또는 금속함유층을 포함한다. 예를 들어, 제1도전패턴(32)은 폴리실리콘 또는 텅스텐을 포함할 수 있다. 또한, 제1도전패턴(32)은 실리콘함유층과 금속함유층을 적층하여 형성한다. 예를 들어, 폴리실리콘층과 텅스텐층을 적층하여 형성할 수 있다. 이때, 폴리실리콘층과 텅스텐층 사이에 배리어층(Barrier layer)이 더 형성될 수 있다. 제1도전패턴(32)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄(Ti)과 티타늄질화물(TiN)이 적층될 수 있다. 하드마스크패턴(33A)은 절연물질을 이용하여 형성한다.
복수의 제1도전구조물(34) 상에 제1절연층(35A)을 형성한다. 제1절연층(35A)은 저유전물질을 포함한다. 제1절연층(35A)은 고밀도의 저유전 절연물질을 포함한다. 제1절연층(35A)은 질화물 또는 산화물을 포함한다. 예를 들어, 제1절연층(35A)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 제1절연층(35A)은 제1도전구조물(34)을 포함한 전면에 컨포멀하게 형성된다. 제1절연층(35A)은 스페이서가 되는 물질이다.
제1절연층(35A) 상에 제2절연층(36A)을 형성한다. 제2절연층(36A)은 실리콘산화물을 포함할 수 있다. 제2절연층(36A)은 제1절연층(35A) 상에서 제1도전구조물(34) 사이를 채우도록 형성될 수 있다. 제2절연층(36A)은 층간절연층이 된다.
도 5b에 도시된 바와 같이, 제2절연층(36A)을 평탄화한다. 제1도전구조물(34) 상의 제1절연층(35A)의 표면이 노출되도록 평탄화될 수 있다.
제2절연층(36A)을 식각하여 오픈부(37)를 형성한다. 오픈부(37)가 형성된 후, 제2절연층은 도시되지 않을 수 있다. 오픈부(37)를 형성하기 위해 마스크패턴(미도시)이 사용될 수 있다. 오픈부(37)는 홀 형상 또는 라인 형상을 가질 수 있다. 오픈부(37)는 제1도전구조물(34) 사이에 형성될 수 있다. 오픈부(37)의 측벽에는 제1절연층(35A)이 노출될 수 있다. 오픈부(37) 형성을 위해 제1도전구조물(34) 및 제1절연층(35A)에 정렬되도록 제2절연층(36A)이 식각될 수 있다.
오픈부(37)의 아래의 기판(31) 상에 제1절연층(35A)이 잔류할 수 있다.
도 5c에 도시된 바와 같이, 오픈부(37)가 형성된 전체 구조물 상에 희생층(38A)을 형성한다. 희생층(38A)은 제1절연층(35A) 상에 컨포멀하게 형성된다. 희생층(38A)은 후속 공정에서 제거되어 에어갭을 형성하는 물질이다. 희생층(38A)은 저유전물질을 포함한다. 희생층(38A)으로 사용되는 물질은 변환공정에 의해 휘발성부산물을 형성하는 물질을 포함한다. 희생층(38A)은 400℃ 이상의 온도에서 형성할 수 있다. 희생층(38A)의 유전율은 에어(Air)와 SiO2 사이의 값을 가질 수 있다. 희생층(38A)은 탄소함유물질을 포함할 수 있다. 희생층(38A)은 비정질카본(Amorphous carbon)을 포함한다.
다른 실시예에서, 오픈부(37) 형성 이후에, 제1절연층(35A)과 희생층(38A)을 순차적으로 형성할 수도 있다. 이에 따라, 기판(31)의 표면, 오픈부(37)의 측벽 및하드마스크패턴(33A)의 표면을 덮는 제1절연층(35A)과 희생층(38A)이 형성된다.
도 5d에 도시된 바와 같이, 희생패턴(38B)을 형성한다. 희생층(38A)을 선택적으로 식각하므로써 희생패턴(38B)이 형성된다. 희생패턴(38B)을 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 따라서, 희생패턴(38B)은 제1도전구조물(34)의 측벽에 인접하여 형성된다.
희생패턴(38B)에 의해 노출된 제1절연층(35A)을 선택적으로 식각한다. 이때, 제1절연층(35A)은 기판(31)의 표면과 하드마스크패턴(33A)의 상부표면에서 제거된다. 이와 같이 제1절연층(35A)을 선택적으로 제거하므로써 제1절연패턴(35B)이 형성된다. 제1절연패턴(35B)은 제1도전구조물(34)의 측벽에 형성된다. 제1절연패턴(35B)의 측벽에는 희생패턴(38B)이 잔류한다. 제1절연패턴(35B)을 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 제1절연패턴(35B)을 형성하므로써 기판(31)의 표면이 노출된다. 제1절연패턴(35B)의 하단부에 의해 희생패턴(38B)은 기판(31)과 분리된다.
위와 같이, 제1절연패턴(35B)을 형성하면, 제1도전구조물(34)의 측벽에 이중 스페이서(Double spacer)가 형성된다. 이중 스페이서는 제1절연패턴(35B)과 희생패턴(38B)을 포함한다. 이중 스페이서는 오픈부(37)의 측벽에 형성된 구조가 될 수 있다. 오픈부(37)는 라인 형상을 갖거나, 홀 형상을 가질 수 있다.
도 5e에 도시된 바와 같이, 오픈부(37)에 제2도전패턴(39)을 형성한다. 제2도전패턴(39)은 오픈부(37)의 일부를 채우는 형태가 된다. 즉, 오픈부(37)에 리세스되어 제2도전패턴(39)이 형성된다. 오픈부(37)를 갭필하도록 전면에 제2도전층(미도시)을 형성한 후, 제2도전층에 대해 평탄화 및 리세스를 실시하여 제2도전패턴(39)을 형성한다. 제2도전층은 400℃ 이하의 저온공정으로 형성할 수 있다. 제2도전패턴(39)을 형성하기 위해 CMP(Chemical Mechanical Polishing) 공정 및 에치백 공정이 적용될 수 있다. 제2도전패턴(39)은 제1도전구조물(34)의 상부 표면보다 낮게 리세스된 표면을 갖는다. 제2도전패턴(39)의 리세스된 표면은 적어도 제1도전패턴(32)의 상부 표면보다 높게 제어할 수 있다. 제2도전패턴(39)의 높이는 제1도전패턴(32)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 제1도전패턴(32)과 제2도전패턴(39)간의 기생캐패시턴스를 감소시킬 수 있다. 제2도전패턴(39)은 실리콘함유층을 포함한다. 제2도전패턴(39)은 폴리실리콘층을 포함할 수 있다.
리세스된 제2도전패턴(39)을 형성하면, 희생패턴(38B)의 일부가 노출된다.
도 5f에 도시된 바와 같이, 희생스페이서(38)를 형성한다. 희생패턴(38B)을 선택적으로 제거하므로써 희생스페이서(38)가 형성된다. 제2도전패턴(39)에 의해 노출된 희생패턴(38B)의 일부를 일정 깊이 리세싱시킨다.
제1스페이서(35)를 형성한다. 제1스페이서(35)는 제1절연패턴(35B)을 선택적으로 제거하므로써 형성된다. 희생스페이서(38)에 의해 제1절연패턴(35B)의 상부가 노출되고, 이 노출부분을 선택적으로 리세싱시킨다.
제1절연패턴(35B)과 희생패턴(38B)을 리세싱시키기 위해 등방성 식각 공정이 적용될 수 있다. 이에 따라, 제2도전패턴(39)과 제1도전구조물(34) 사이에 제1스페이서(35) 및 희생스페이서(38)가 리세스되어 형성된다. 제1스페이서(35)와 희생스페이서(38)의 높이는 제2도전패턴(39)과 동일할 수 있다. 다른 실시예에서, 제2도전패턴(39), 제1스페이서(35)와 희생스페이서(38)는 동시에 리세싱시켜 형성할 수도 있다.
위와 같이, 제1스페이서(35) 및 희생스페이서(38)를 형성하면, 제1도전구조물(34)의 하드마스크패턴(33A)의 측벽을 노출시킬 수 있다.
다음으로, 하드마스크패턴(33A)의 노출된 측벽을 트리밍한다. 트리밍 공정은 등방성식각을 이용하여 실시할 수 있다. 제1스페이서(35)를 형성하기 위한 등방성식각과 하드마스크패턴(33A)의 트리밍을 머지하여 실시할 수 있다. 다른 실시예에서, 희생스페이서(38)를 형성하기 위해 등방성식각을 실시하고, 연속해서 제1절연패턴(35B) 및 하드마스크패턴(33A)을 등방성식각할 수도 있다.
트리밍 공정에 의해 선폭이 감소된 측벽(33B)을 갖는 하드마스크패턴(33)이 형성된다. 트리밍된 하드마스크패턴(33)을 형성하면, 오픈부(37)의 상부 선폭이 확장된다. 오픈부(37)의 상부 선폭을 확장시키므로써 후속 제2스페이서(40)의 두께를 충분히 두껍게 형성할 수 있다. 제2스페이서(40)를 두껍게 형성하므로써 희생스페이서(38)를 충분히 캡핑할 수 있다.
위와 같은 트리밍 공정에 의해 제2오픈부(37B)가 형성된다. 제2도전패턴(39), 제1스페이서(35) 및 희생스페이서(38)가 형성된 오픈부는 제1오픈부가(37A)가 된다. 오픈부(37)는 제1오픈부(37A)와 제2오픈부(37B)를 포함하는 구조가 된다. 제2오픈부(37B)는 제1오픈부(37A)보다 선폭이 더 크다.
도 5g에 도시된 바와 같이, 제2스페이서(40)를 형성한다. 하드마스크패턴(33)을 포함한 전면에 제3절연층(미도시)을 형성한다. 제3절연층은 컨포멀하게 전면에 형성될 수 있다. 제3절연층을 식각하므로써 제2절연패턴, 즉 제2스페이서(40)가 형성될 수 있다. 제2스페이서(40)를 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 따라서, 제2스페이서(40)는 하드마스크패턴(33)의 측벽에 형성될 수 있다. 이는 제2오픈부(37B)의 측벽에 제2스페이서(40)가 형성됨을 의미한다. 제2스페이서(40)는 저유전물질을 포함한다. 제2스페이서(40)는 저밀도의 저유전 절연물질을 포함한다. 제2스페이서(40)는 다공성 물질(porous dielectric material)을 포함할 수 있다. 제2스페이서(40)는 실리콘산화물을 포함하며, 특히 저밀도 실리콘산화물을 포함할 수 있다. 이와 같이 저밀도 실리콘산화물은 휘발성 부산물의 확산을 허용한다. 저밀도 실리콘산화물은 저온 화학기상증착법에 의해 형성될 수 있다. 예를 들어, 저온 화학기상증착법에 의해 형성된 SiO2를 포함한다. 제2스페이서(40)는 400℃ 이하의 저온에서 형성하므로써 저밀도가 될 수 있다. 제2스페이서(40)는 플라즈마 스트리퍼(Plasma stripper)에서 산소 플라즈마가 침투할 수 있는 저밀도 물질을 포함한다.
제2스페이서(40)는 희생스페이서(38)의 상부를 충분히 캡핑하고 제2도전패턴(39)의 상부 표면을 노출시키는 두께를 가질 수 있다. 즉, 제2스페이서(40)는 제1스페이서(35)와 희생스페이서(38)를 덮고, 제2도전패턴(39)의 상부 표면을 노출시킨다. 하드마스크패턴(33)이 트리밍되어 있으므로 제2스페이서(40)를 두껍게 형성할 수 있다. 또한, 제2스페이서(40)의 두께가 두꺼워지더라도 제2도전패턴(39)의 상부 표면 노출 면적을 충분히 넓게 할 수 있다.
위와 같이, 제2스페이서(40)를 형성하므로써 제1도전구조물(34)의 측벽에 형성되는 절연구조물은 서로 상이하게 형성될 수 있다. 제1도전구조물(34)의 하부측벽, 즉 제1도전패턴(32)의 측벽에는 제1스페이서(35)와 희생스페이서(38)를 포함하는 이중 스페이서 구조가 형성된다. 제1도전구조물(34)의 상부측벽, 즉 하드마스크패턴(33)의 트리밍된 측벽에는 제2스페이서(40)를 포함하는 싱글 스페이서 구조가 형성된다.
도 5h에 도시된 바와 같이, 희생스페이서(38)를 제거한다. 희생스페이서(38)를 제거하기 위해 변환공정(41)을 실시한다. 희생스페이서(38)로 사용된 물질은 변환공정(41)에 의해 휘발성부산물(42)로 변환된다. 변환공정(41)은 분해 공정 또는 상변화 공정을 포함한다. 분해 공정 및 상변화 공정은 고상(Solid)의 물질을 증기(Vapor) 또는 가스(gas)로 변환시키는 공정이다. 휘발성 부산물(42)은 증기(vapor) 또는 가스(gas)를 포함한다. 휘발성부산물(42)은 제2스페이서(40)를 통과하여 쉽게 확산되어 제거된다. 위와 같이, 희생스페이서(38)는 습식 식각 등의 식각 공정을 사용하지 않고 제거된다.
희생스페이서(38)가 비정질카본을 포함하는 경우, 변환공정(41)은 산소 플라즈마 처리 공정 등과 같이 산화 반응을 일으킬 수 있는 공정을 수행할 수 있다. 산소플라즈마처리는 플라즈마스트리퍼(Plasma stripper)를 이용할 수 있다. 산소 플라즈마 처리에 의해 비정질카본은 산화되어 증기 또는 가스로 변환된다. 예를 들어, 제2스페이서(40)를 통해 산소플라즈마가 침투하여 비정질카본이 산화됨에 따라 이산화탄소(CO2) 등과 같은 휘발성부산물(42)로 변환된다. 이와 같은 휘발성부산물(42)은 제2스페이서(40)를 통과하여 외부로 배출된다. 제2스페이서(40)로 사용된 저밀도 물질은 산소플라즈마의 침투를 허용할뿐만 아니라 휘발성 부산물(42)의 확산을 허용한다. 한편, 휘발성부산물(42)은 제1스페이서(35)에 의해 외부 확산이 차단된다. 제1스페이서(35)는 고밀도 물질이므로, 휘발성부산물(42)의 확산을 방지한다.
상술한 바와 같이 변환공정(41)에 의해 희생스페이서(38)가 제거됨에 따라, 희생스페이서(38)가 차지하던 공간은 에어갭(43)으로 잔존하게 된다. 제2스페이서(40)에 의해 에어갭(43)이 캡핑되므로, 희생스페이서(38)가 제거되더라도 에어갭(43)을 안정적으로 캡핑할 수 있다. 에어갭(43)을 형성하므로써 제2도전패턴(39)과 이웃하는 제2도전패턴(39)간의 기생캐패시턴스가 감소한다. 변환공정(41)에 의해 제2도전패턴(39)과 제1도전패턴(32) 사이의 절연구조물은 에어갭(43)을 포함하는 구조로 변환된다. 즉, 제1도전패턴(32)과 제2도전패턴(39) 사이에 에어갭(43) 및 제1스페이서(35)가 형성된다. 제2도전패턴(39)과 제1스페이서(35) 사이에 에어갭(43)이 위치한다. 제2도전패턴(39)이 콘택플러그인 경우, 에어갭(43)은 제2도전패턴(39)의 측벽을 에워싸는 형태가 될 수 있다.
도 5i에 도시된 바와 같이, 제2도전패턴(39) 상에 제3도전패턴(44)을 형성한다. 제3도전패턴(44)은 제2스페이서(40)가 형성된 제2오픈부(37B)를 채우는 패턴이다. 제3도전패턴(44)은 금속함유물질을 포함한다. 제3도전패턴(44)은 텅스텐층을 포함할 수 있다. 제3도전패턴(44)은 배리어층과 텅스텐층을 적층하여 형성할 수 있다. 배리어층은 티타늄층과 티타늄질화물을 적층하여 형성할 수 있다. 제2도전패턴(39)과 제3도전패턴(44) 사이에 제4도전패턴(45)을 더 형성할 수 있다. 제4도전패턴(45)은 제2도전패턴(39)과 제3도전패턴(44)간의 오믹콘택을 형성하는 물질이다. 제4도전패턴(45)은 금속실리사이드를 포함한다. 제4도전패턴(45)은 코발트실리사이드를 포함할 수 있다. 코발트실리사이드를 형성하기 위해, 제2도전패턴(39) 상에 코발트층을 증착한 후 어닐을 실시할 수 있다. 또한, 제2도전패턴(39) 상에 코발트실리사이드를 직접 증착할 수도 있다. 이때, 증착된 코발트실리사이드는 제2도전패턴(39)과 제3도전패턴(44) 사이에 형성됨과 동시에 제3도전패턴(44)과 제2스페이서(40) 사이에도 형성될 수 있다.
위와 같이, 제3도전패턴(44)을 형성하면, 제2도전패턴(39), 제4도전패턴(45) 및 제3도전패턴(44)을 포함하는 제2도전구조물(46)이 형성된다. 제2도전패턴(39)과 제1오픈부(37A)의 측벽 사이에 에어갭(43)이 형성된다. 제3도전패턴(44)과 제2오픈부(37B)의 측벽 사이에 제2스페이서(40)가 형성된다. 제2스페이서(40)는 에어갭(43) 및 제1스페이서(35)를 캡핑한다.
제2도전구조물(46)은 콘택플러그(Contact Plug), 전극(Electrode) 등이 될 수 있다. 또한, 제2도전구조물(46)은 비트라인, 금속배선, 게이트전극, 워드라인 등이 될 수 있다. 예를 들어, 제1도전구조물(34)이 비트라인인 경우, 제2도전구조물(46)은 스토리지노드콘택플러그가 될 수 있다.
상술한 실시예에 따르면, 에어갭(43)을 형성하므로써 제1도전구조물(34)과 제2도전구조물(46) 간의 기생캐패시턴스를 감소시킨다.
제2오픈부(37B)의 측벽에 제2스페이서(40)가 형성되므로, 제2스페이서(40)의 두께를 충분히 두껍게 할 수 있다. 이로써, 에어갭(43)을 안정적으로 캡핑할 수 있다. 제2오픈부(37B)의 선폭이 크므로, 제2스페이서(40)의 두께가 두꺼워지더라도 제3도전패턴(44)이 형성될 공간을 넓게 확보할 수 있다. 아울러, 제4도전패턴(45)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
도 6은 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 제3스페이서(2112)를 제외한 나머지 구조물은 도 4와 동일하다.
도 6을 참조하면, 기판(201) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(202)과 제2도전구조물(205)을 포함한다. 제1도전구조물(202)과 제2도전구조물(205) 사이에 제1스페이서(210)와 제3스페이서(212)를 갖는 절연구조물이 형성된다. 제1도전구조물(202)의 측벽에 제1스페이서(210)와 제3스페이서(212)가 형성된다. 제1스페이서(210)와 제2도전구조물(205) 사이에 에어갭(209)이 형성된다. 에어갭(209) 및 제1스페이서(210) 상에 제2스페이서(211)가 형성된다. 제2스페이서(211)에 의해 제3스페이서(212) 및 제1스페이서(210)의 상부가 캡핑된다.
제3스페이서(212)는 저유전물질을 포함한다. 제3스페이서(212)는 제1스페이서(210) 및 제2스페이서(211)보다 낮은 유전율을 갖는 물질을 포함한다. 제3스페이서(212)의 유전율은 에어(Air)와 SiO2 사이의 값을 가질 수 있다. 예를 들어, 제3스페이서(212)는 탄소함유물질로 형성된다. 제3스페이서(212)는 비정질카본을 포함한다. 비정질카본의 유전율은 실리콘산화물의 유전율보다 작다. 예컨대, SiO2는 유전율이 약 3.9이나, 비정질카본의 유전율은 3 이하가 된다. 비정질카본의 유전율은 형성 방법 및 불순물 함량에 따라 조절될 수 있다. 예를 들어, 수소가 함유된 비정질카본은 약 2.1 이하가 될 수 있다.
제3스페이서(212)를 형성하는 방법의 일예는 다음과 같다. 제3스페이서(212)는 도 5a 내지 도 5g에 기재된 방법에 의해 형성된 희생스페이서(38)에 대응하는 물질이다. 제2스페이서(도 5g의 '40')를 형성한 후에 변환공정을 실시하지 않는다. 변환공정이 실시되지 않으므로 희생스페이서(38)가 잔류한다. 잔류하는 희생스페이서(38)가 제3스페이서(212)가 된다.
도 6에서, 저유전율을 갖는 비정질카본을 이용하여 제3스페이서(212)를 형성하므로써 제1도전패턴(203)과 이웃하는 제2도전패턴(206)간의 기생캐패시턴스를 감소시킨다. 제3스페이서(212)는 제2스페이서(211)에 의해 안정적으로 보호된다. 제2스페이서(211)가 트리밍된 하드마스크패턴(204)의 측벽에 형성되므로, 제2스페이서(211)의 두께를 충분히 두껍게 할 수 있다. 이로써, 제2스페이서(211)를 통해 제3스페이서(212)을 안정적으로 캡핑할 수 있다. 아울러, 제2스페이서(211)가 두꺼워지더라도 제3도전패턴(208)이 형성될 공간을 충분히 넓게 확보할 수 있다. 아울러, 제4도전패턴(207)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
도 7a 내지 도 7d는 제2실시예의 비교예를 설명하기 위한 도면이다.
도 7a를 참조하면, 기판(31) 상에 제1도전패턴(32)과 하드마스크패턴(33A)이 적층된 복수의 제1도전구조물(34)을 형성한다.
다음으로, 제1도전구조물(34) 사이에 오픈부(도면부호 생략)를 형성한 후, 제1도전구조물(34)의 측벽에 제1스페이서(35B) 및 희생스페이서(38C)를 형성한다.
다음으로, 리세스된 제2도전패턴(39)을 형성한다.
도 7b를 참조하면, 희생스페이서(38C)를 제거하여 에어갭(43)을 형성한다.
도 7c에 도시된 바와 같이, 에어갭(43)을 캡핑하는 제2스페이서(40C)를 형성한다. 도시하지 않았으나, 후속하여 제2도전패턴(39) 상에 제4도전패턴(45) 및 제3도전패턴(44)을 형성하며, 제2도전구조물(46)을 형성할 수 있다(도 5i 참조).
비교예에서, 희생스페이서(38C)로서 실리콘산화물, 실리콘질화물, 티타늄질화물 등의 물질을 사용한다. 에어갭(43)을 형성하기 위해 습식식각 공정을 이용하여 희생스페이서(38C)를 제거한다. 또한, 하드마스크패턴(33A)을 트리밍하지 않으므로, 에어갭(43)을 충분히 캡핑하기 위해 제2스페이서(40C)의 두께가 두꺼워야 한다. 이에 따라, 제2도전패턴(39)의 노출면적이 좁아진다.
그러나, 비교예는 습식식각 공정을 이용하여 희생스페이서(38C)를 제거할 때 주변 구조물 및 기판(31)의 표면이 손실된다.
제2스페이서(40C)의 두께가 얇은 경우, 도 7d에 도시된 바와 같이, 제2스페이서(40C) 형성시 에어갭(43)이 오픈되는 문제가 발생한다(도면부호 '43B' 참조). 이에 따라, 제3도전패턴(44)이 에어갭(43)으로 흘러들어가게 되기 때문에 에어갭(43)에 의한 기생캐패시턴스 감소 효과를 얻을 수 없다. 반대로, 제2스페이서(40C)의 두께가 두꺼운 경우, 후속 제3도전패턴(44)의 형성 공간(도면부호 'W' 참조) 및 제4도전패턴(45)의 형성 면적이 좁아져 콘택저항이 증가하게 된다.
희생스페이서(38C)로 사용된 티타늄질화물을 제거할 때, 티타늄질화물을 제거하기위한 식각 공정의 난이도가 높다. 아울러, 하드마스크패턴(33A) 및 제1스페이서(35B)와의 선택비가 낮아 하드마스크패턴(33A) 및 제1스페이서(35B)의 손실이 발생한다. 또한, 티타늄질화물을 제거할 때, 습식식각을 사용하기 때문에 티타늄질화물을 깨끗하게 제거하기 어렵다.
결국, 본 실시예들과 같이, 식각공정을 이용하지 않고 변환공정에 의해 에어갭을 형성하므로써 주변구조물의 손실없이 에어갭을 용이하게 형성할 수 있다. 변환공정을 이용하므로써 희생물질을 깨끗하게 제거할 수 있다. 제2스페이서를 형성한 후에 에어갭을 형성하므로, 에어갭을 안정적으로 캡핑할 수 있다.
도 8a는 메모리셀의 일부를 도시한 도면이다. 도 8b는 도 8a의 A-A'선에 따른 평면도이다. 도 8c는 도 8b의 B-B'선에 따른 단면도이다. 도 8a에 도시된 메모리셀은 DRAM 메모리셀을 포함한다.
도 8a, 도 8b 및 도 8c를 참조하면, 기판(301)에 소자분리영역(302)에 의해 활성영역(303)이 정의된다. 활성영역(303)을 가로지르는 트렌치(320)가 형성된다. 트렌치(320) 표면에 게이트절연층(321)이 형성된다. 게이트절연층(321) 상에 트렌치(320)를 부분적으로 매립하는 매립게이트전극(322)이 형성된다. 매립게이트전극(322) 상에 실링층(323)이 형성된다.
매립게이트전극(322)과 교차하는 방향으로 연장된 비트라인(307)을 포함하는 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(307), 비트라인하드마스크(308) 및 비트라인스페이서(309)를 포함한다. 비트라인(307)은 비트라인콘택플러그(306)를 통해 활성영역(303)과 연결된다. 비트라인콘택플러그(306)는 제1층간절연층(304)을 관통하는 비트라인콘택홀(305)에 형성된다. 비트라인하드마스크(308)는 트리밍되어 있다. 따라서, 비트라인하드마스크(308)는 비트라인(307)보다 선폭이 작다.
활성영역(303)에 연결되는 스토리지노드콘택플러그(311)가 형성된다. 스토리지노드콘택플러그(311)는 제1층간절연층(304)과 제2층간절연층(319)을 관통하는 제1 및 제2스토리지노드콘택홀(310, 317)에 형성된다. 제2스토리지노드콘택홀(317)은 비트라인하드마스크(308)의 트리밍된 측벽에 의해 선폭이 증가된다. 제1스토리지노드콘택홀(310)은 등방성식각에 의해 측면방향으로 확장될 수 있다. 스토리지노드콘택플러그(311)는 제1플러그(312), 오믹콘택층(313) 및 제2플러그(314)가 적층될 수 있다. 제1플러그(312)는 폴리실리콘을 포함하는 실리콘플러그이다. 제2플러그(314)는 텅스텐을 포함하는 금속플러그이다. 오믹콘택층(313)은 금속실리사이드를 포함한다. 오믹콘택층(313)은 코발트실리사이드를 포함한다.
스토리지노드콘택플러그(311)와 비트라인(307) 사이에 에어갭(315)을 포함하는 절연구조물이 형성된다. 제1플러그(312)는 에어갭(315) 및 비트라인스페이서(309)에 의해 비트라인(307)의 측벽으로부터 이격된다. 에어갭(315)은 캡핑스페이서(316)에 의해 캡핑된다. 에어갭(315) 및 캡핑스페이서(316)는 전술한 실시예들에 의한 방법을 적용하여 형성할 수 있다. 캡핑스페이서(316)는 제2스페이서에 대응하고, 비트라인스페이서(309)는 제1스페이서에 대응할 수 있다. 따라서, 캡핑스페이서(316)는 비트라인하드마스크(308)의 트리밍된 측벽에 형성된다.
스토리지노드콘택플러그(311) 상에 스토리지노드(318)가 형성된다.
도 9a 내지 도 9k는 메모리셀의 제조 방법의 일예를 도시한 도면이다.
도 9a에 도시된 바와 같이, 기판(51)은 실리콘을 함유한다. 기판(51)은 실리콘 기판 또는 실리콘저마늄 기판을 포함할 수 있다. 또한, 기판(51)은 SOI 기판을 포함할 수도 있다.
기판(51)에 소자분리영역(52)을 형성한다. 소자분리영역(52)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(52)에 의해 활성영역(53)이 정의된다. 소자분리영역(52)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.
도시하지 않았으나, 소자분리영역(52)을 형성한 후에, 매립게이트전극(도 8c의 '322' 참조)을 형성할 수 있다. 예컨대, 활성영역(53)과 소자분리영역(52)을 식각하여 트렌치를 형성한 후, 트렌치에 리세스된 게이트전극을 매립시킬 수 있다. 이후, 매립게이트전극 상에 실링층을 더 형성할 수 있다. 매립게이트전극을 형성하기 전에 트렌치의 표면에 게이트절연층을 형성할 수 있다. 매립게이트전극은 트렌치를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립게이트전극은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다. 실링층은 매립게이트전극 상에서 트렌치를 갭필할 수 있다. 실링층은 후속 공정으로부터 매립게이트전극을 보호하는 역할을 수행할 수 있다. 실링층은 절연물질을 포함할 수 있다. 실링층은 실리콘질화물을 포함할 수 있다. 실링층을 형성한 후에 기판(51)에 불순물을 주입하여 소스영역 및 드레인영역을 형성할 수 있다.
기판(51)의 전면에 제1층간절연층(54)을 형성한다. 제1층간절연층(54)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1층간절연층(54)은 층간절연층의 역할을 한다. 제1층간절연층(54) 상에 실리콘질화물을 포함하는 식각정지층(미도시)이 더 형성될 수 있다.
제1층간절연층(54)을 식각하여 비트라인콘택홀(55)을 형성한다. 비트라인콘택홀(55)을 형성하기 위해 마스크패턴(미도시)을 식각마스크로 사용할 수 있다. 비트라인콘택홀(55)을 형성한 후에 활성영역(53)을 일정 깊이 리세스시킬 수 있다. 이로써, 비트라인콘택홀(55)에 형성되는 비트라인콘택플러그(56)와 활성영역(53)간의 접촉면적을 증가시킬 수 있다.
비트라인콘택홀(55)에 비트라인콘택플러그(56)를 형성한다. 비트라인콘택플러그(56)는 비트라인콘택홀(55)을 채우는 형태이다. 비트라인콘택홀(55)을 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 평탄화할 수 있다. 이로써, 비트라인콘택플러그(56)가 형성될 수 있다. 비트라인콘택플러그(56)는 폴리실리콘층 또는 금속층을 포함할 수 있다.
비트라인콘택플러그(56) 상에 비트라인(57)과 비트라인하드마스크패턴(58A)을 형성한다. 비트라인(57)과 비트라인하드마스크패턴(58A)의 선폭을 비트라인콘택홀(55)보다 작게 설정하여, 비트라인콘택플러그(56)까지 식각할 수 있다. 비트라인콘택플러그(56)가 식각됨에 따라 비트라인콘택홀(55)의 측벽이 다시 오픈될 수 있으나, 이는 후속하는 비트라인스페이서(59A)를 이용하여 갭필할 수 있다. 비트라인(57)은 텅스텐 등의 금속함유층을 포함한다. 비트라인하드마스크패턴(58A)은 실리콘질화물을 포함한다.
도시하지 않았으나, 비트라인콘택플러그(56), 비트라인(57) 및 비트라인하드마스크패턴(58A)을 형성하는 공정은 주변영역에 형성되는 트랜지스터의 게이트구조물과 동시에 형성할 수 있다.
비트라인하드마스크패턴(58A)을 포함한 전면에 제1절연층(59A)을 형성한다. 제1절연층(59A)은 비트라인스페이서가 되는 물질로서 컨포멀하게 형성할 수 있다. 제1절연층(59A)은 실리콘질화물을 포함할 수 있다. 실리콘질화물은 고밀도의 실리콘질화물을 포함한다.
도 9b에 도시된 바와 같이, 제1절연층(59A) 상에 제2층간절연층(60)을 형성한다. 제2층간절연층(60)은 이웃하는 비트라인(57) 사이를 갭필하도록 전면에 형성된다. 이후, 제2층간절연층(60)은 비트라인하드마스크패턴(58A)의 상부 표면이 노출되도록 평탄화될 수 있다.
도 9c에 도시된 바와 같이, 미도시된 마스크패턴을 식각마스크로 이용하여 제2층간절연층(60)을 식각한다. 이에 따라 비트라인(57) 사이에 스토리지노드콘택홀(61)이 형성된다. 스토리지노드콘택홀(61)은 비트라인(57)의 측벽에 형성된 제1절연층(59A)에 자기정렬적으로 형성될 수 있다. 따라서, 스토리지노드콘택홀(61)의 측벽에 제1절연층(59A)이 노출된다. 스토리지노드콘택홀(61) 아래에 제1절연층(59A)이 잔류할 수 있다.
다음으로, 스토리지노드콘택홀(61)을 포함한 전면에 희생층(62A)을 형성한다. 희생층(62A)은 400℃ 이상의 온도에서 형성할 수 있다. 희생층(62A)의 유전율은 에어(Air)와 SiO2 사이의 값을 가질 수 있다. 희생층(62A)은 탄소함유물질을 포함한다. 희생층(62A)은 비저질카본을 포함한다.
도 9d에 도시된 바와 같이, 희생스페이서(62B)를 형성한다. 희생층(62A)을 에치백하므로써 희생스페이서(62B)가 형성된다. 스토리지노드콘택홀(61)의 측벽에 희생스페이서(62B)가 형성된다.
희생스페이서(62B)에 의해 노출된 제1절연층(59A)을 식각한다. 이에 따라, 도면부호 '59B'와 같이 비트라인스페이서가 형성된다. 비트라인스페이서(59B)는 비트라인(57) 및 비트라인하드마스크패턴(58A)의 측벽에 형성된다. 비트라인스페이서(59B)는 비트라인하드마스크패턴(58A)의 상부에서 제거될 수 있다. 희생스페이서(62B)는 비트라인스페이서(59B)의 측벽에 형성된다. 희생스페이서(62B)와 비트라인스페이서(59B)은 이중 스페이서 구조가 된다.
비트라인스페이서(59B)에 의해 노출된 제1층간절연층(54)을 식각한다. 이에 따라, 스토리지노드콘택홀(61)의 하부가 깊이 방향으로 확장되어 기판(51)의 표면이 노출된다.
도 9e에 도시된 바와 같이, 제1층간절연층(54)을 등방성식각하여 스토리지노드콘택홀(61)의 하부를 측면방향으로 확장시킬 수 있다. 제1층간절연층(54)을 등방성식각할때, 희생스페이서(62B)와 비트라인스페이서(59B)가 식각배리어가 된다. 제1층간절연층(54)을 등방성 식각할 때, 소자분리영역(52)의 상부가 일부 식각될 수 있다.
도 9f에 도시된 바와 같이, 스토리지노드콘택홀(61)에 제1플러그(63)를 형성한다. 제1플러그(63)는 스토리지노드콘택홀(61)의 일부를 채우는 형태가 된다. 즉, 스토리지노드콘택홀(61)에 리세스된 제1플러그(63)가 형성된다. 스토리지노드콘택홀(61)를 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 리세스시켜 제1플러그(63)를 형성한다. 제1플러그(63)의 리세스된 표면은 적어도 비트라인(57)의 상부 표면보다 높게 제어할 수 있다. 제1플러그(63)의 높이는 비트라인(57)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 비트라인(57)과 제1플러그(63)간의 기생캐패시턴스를 감소시킬 수 있다. 제1플러그(63)는 실리콘함유층 또는 금속함유층을 포함한다. 제1플러그(63)는 폴리실리콘층을 포함할 수 있다. 제1플러그(63)로 사용되는 도전층은 400℃ 이하의 저온 공정으로 형성할 수 있다. 리세스된 제1플러그(63)를 형성하면, 희생스페이서(62B)의 상부가 노출된다.
도 9g에 도시된 바와 같이, 등방성식각을 실시한다. 등방성식각에 의해 제1플러그(63) 상부에 노출된 희생스페이서(62B)와 비트라인스페이서(59B)가 식각된다. 희생스페이서(62B)가 등방성식각되므로써 도면부호 '62'와 같이 리세스된 희생스페이서(62)가 형성된다. 희생스페이서(62)에 의해 비트라인스페이서(59B)의 상부가 노출되고, 이 노출부분을 선택적으로 등방성식각한다. 비트라인스페이서(59B)가 등방성식각되므로써 도면부호 '59'와 같이 리세스된 비트라인스페이서(59)가 형성된다.
이와 같이, 등방성식각을 실시하므로써 제1플러그(63)를 에워싸는 희생스페이서(62)를 포함하는 리세스된 플러그구조물이 형성된다. 비트라인스페이서(59)와 희생스페이서(62)의 상부 높이는 제1플러그(63)의 표면과 동일할 수 있다.
다음으로, 비트라인하드마스크패턴(58A)의 측벽을 트리밍한다. 트리밍 공정은 등방성식각을 이용하여 실시할 수 있다. 비트라인스페이서(59B)의 등방성식각과 비트라인하드마스크패턴(58A)의 트리밍을 머지하여 실시할 수 있다.
트리밍 공정에 의해 선폭이 감소된 비트라인하드마스크패턴(58)이 형성된다. 이에 따라, 스토리지노드콘택홀(61)의 상부 선폭을 확장시킨다.
위와 같이, 비트라인하드마스크패턴(58)의 측벽을 트리밍시키므로써 제2스토리지노드콘택홀(64)이 형성된다. 제1플러그(63)와 희생스페이서(62)가 형성된 스토리지노드콘택홀은 제1스토리지노드콘택홀(65)이 된다. 제2스토리지노드콘택홀(64)는 제1스토리지노드콘택홀(65)보다 선폭이 더 크다.
도 9h에 도시된 바와 같이, 캡핑스페이서(66)를 형성한다. 비트라인하드마스크패턴(58)을 포함한 전면에 제2절연층(미도시)을 형성한다. 제2절연층은 컨포멀하게 전면에 형성될 수 있다. 제2절연층을 식각하므로써 캡핑스페이서(66)가 형성될 수 있다. 캡핑스페이서(66)를 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 캡핑스페이서(66)는 비트라인하드마스크패턴(58)의 측벽에 형성될 수 있다. 캡핑스페이서(66)는 저밀도 저유전물질을 포함하며, 예를 들어, 저밀도 실리콘산화물을 포함할 수 있다. 저밀도 실리콘산화물은 저온화학기상증착법에 의해 형성될 수 있다. 캡핑스페이서(66)는 400℃ 이하의 저온에서 형성하므로써 저밀도가 될 수 있다. 캡핑스페이서(66)는 플라즈마 스트리퍼(Plasma stripper)에서 산소 플라즈마가 침투할 수 있는 저밀도 물질을 포함한다. 캡핑스페이서(66)는 다공성 물질을 포함할 수 있다.
캡핑스페이서(66)는 제2스토리지노드콘택홀(64)의 측벽에 형성된다. 캡핑스페이서(66)는 희생스페이서(62)의 상부를 충분히 캡핑하고 제1플러그(63)의 상부 표면을 노출시키는 두께를 가질 수 있다. 즉, 캡핑스페이서(66)는 비트라인스페이서(59)와 희생스페이서(62)를 덮고, 제1플러그(63)의 상부 표면을 노출시킨다.
도 9i에 도시된 바와 같이, 희생스페이서(62)를 제거한다. 희생스페이서(62)를 제거하기 위해 변환공정(67)을 실시한다. 희생스페이서(62)로 사용된 물질은 변환공정(67)에 의해 휘발성부산물(68)로 변환된다. 변환공정(67)은 전술한 실시예들을 참조하기로 한다. 휘발성부산물(68)은 캡핑스페이서(66)를 통과하여 쉽게 확산되어 제거된다. 위와 같이, 희생스페이서(62)는 습식 식각 등의 식각 공정을 사용하지 않고 변환공정(67)에 의해 제거된다.
희생스페이서(62)가 비정질카본을 포함하는 경우, 변환공정(67)은 산소 플라즈마 처리 공정 등과 같이 산화 반응을 일으킬 수 있는 공정을 수행할 수 있다. 산소플라즈마처리는 플라즈마스트리퍼(Plasma stripper)를 이용할 수 있다. 산소 플라즈마 처리에 의해 비정질카본은 산화되어 증기 또는 가스로 변환된다. 예를 들어, 캡핑스페이서(66)를 통해 산소플라즈마가 침투하여 비정질카본이 산화됨에 따라 이산화탄소(CO2) 등과 같은 휘발성부산물(68)로 변환된다. 이와 같은 휘발성부산물(68)은 캡핑스페이서(66)를 통과하여 외부로 배출된다. 캡핑스페이서(66)로 사용된 저밀도 물질은 산소플라즈마의 침투를 허용할뿐만 아니라 휘발성 부산물(68)의 확산을 허용한다. 한편, 휘발성부산물(68)은 비트라인스페이서(59)에 의해 외부 확산이 차단된다. 비트라인스페이서(59)는 고밀도 물질이므로, 비트라인(57)으로의 휘발성부산물(68)의 확산을 방지한다. 비트라인스페이서(59)는 보호스페이서의 역할을 수행한다.
상술한 바와 같이 변환공정(67)에 의해 희생스페이서(62)가 제거됨에 따라 에어갭(69)이 형성된다. 캡핑스페이서(66)에 의해 에어갭(69)이 캡핑되므로, 희생스페이서(62)가 제거되더라도 에어갭(69)을 안정적으로 캡핑할 수 있다. 에어갭(69)을 형성하므로써 비트라인(57)과 이웃하는 제1플러그(63)간의 기생캐패시턴스가 감소한다. 에어갭(69)은 제1플러그(63)의 측벽을 에워싸는 형태가 될 수 있다.
도 9j에 도시된 바와 같이, 제1플러그(63) 상에 제2플러그(71)을 형성한다. 제2플러그(71)는 캡핑스페이서(66)가 형성된 제2스토리지노드콘택홀(64)을 채우는 패턴이다. 제2플러그(71)는 금속함유물질을 포함한다. 제2플러그(71)는 텅스텐층을 포함할 수 있다. 제2플러그(71)는 티타늄층, 티타늄질화물 및 텅스텐층을 적층하여 형성할 수 있다. 제1플러그(63)과 제2플러그(71) 사이에 오믹콘택층(70)을 형성할 수 있다. 오믹콘택층(70)을 형성한 후에 제2플러그(71)를 형성할 수 있다. 오믹콘택층(70)은 금속실리사이드를 포함한다. 오믹콘택층(70)은 코발트실리사이드를 포함할 수 있다. 코발트실리사이드를 형성하기 위해, 제1플러그(63) 상에 코발트층을 증착한 후 어닐을 실시할 수 있다. 또한, 제1플러그(63) 상에 코발트실리사이드를 직접 증착할 수도 있다. 이때, 증착된 코발트실리사이드는 제1플러그(63)와 제2플러그(71) 사이에 형성됨과 동시에 제2플러그(71)와 캡핑스페이서(66) 사이에도 형성될 수 있다. 제1플러그(63)가 실리콘함유층을 포함하고, 제2플러그(71)가 금속함유층을 포함하면, 제1플러그(63)과 제2플러그(71)는 세미 메탈 플러그(Semi-metal plug) 구조가 된다.
위와 같이, 제2플러그(71)를 형성하면, 제1플러그(63), 오믹콘택층(70) 및 제2플러그(71)을 포함하는 스토리지노드콘택플러그(72)가 형성된다. 따라서, 스토리지노드콘택플러그(72)와 비트라인(57) 사이에 에어갭(69)이 형성된다. 캡핑스페이서(66)에 의해 에어갭(69)이 캡핑된다.
도 9k에 도시된 바와 같이, 스토리지노드콘택플러그(72) 상에 스토리지노드(73)를 형성한다. 도시하지 않았으나, 스토리지노드(73) 상에 유전층 및 플레이트노드를 형성할 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 10은 메모리 카드를 보여주는 개략도이다.
도 10을 참조하면, 메모리 카드(400)는 제어기(410) 및 메모리(420)를 포함할 수 있다. 제어기(410) 및 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(410)의 명령에 따라서 메모리(420) 및 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다. 메모리(420)는 앞서 설명한 바와 같은 에어갭 또는 탄소함유스페이서를 구비하는 반도체장치를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(400)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 11은 전자 시스템을 보여주는 블록도이다.
도 11을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 칩(520)을 포함할 수 있고, 이들은 버스(540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 전자 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 전자 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(520)은 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(510)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(520)은 앞서 설명한 에어갭 또는 탄소함유스페이서를 구비하는 반도체장치를 포함할 수 있다. 전자 시스템(500)은 칩(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
51 : 기판 52 : 소자분리영역
53 : 활성영역 54 : 제1층간절연층
56 : 비트라인콘택플러그 57 : 비트라인
58 : 비트라인하드마스크패턴 59 : 비트라인스페이서
63 : 제1플러그 66 : 캡핑스페이서
69 : 에어갭 70 : 오믹콘택층
71 : 제2플러그 72: 스토리지노드콘택플러그
73 : 스토리지노드

Claims (23)

  1. 기판 상에 제1도전패턴과 절연패턴이 적층된 도전구조물을 형성하는 단계;
    상기 도전구조물의 측벽에 희생패턴을 형성하는 단계;
    상기 희생패턴의 측벽에 상기 도전구조물의 상부 표면보다 낮게 리세스된 제2도전패턴을 형성하는 단계;
    상기 절연패턴의 측벽이 노출되도록 상기 희생패턴의 상부를 제거하여 희생스페이서를 형성하는 단계;
    상기 절연패턴의 측벽을 트리밍하는 단계;
    상기 희생스페이서 상에 상기 절연패턴의 트리밍된 측벽을 덮는 캡핑스페이서를 형성하는 단계; 및
    상기 희생스페이서를 휘발성 부산물로 변환시켜 상기 제1도전패턴과 제2도전패턴 사이에 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭을 형성하는 단계에서,
    상기 희생스페이서의 분해 공정 또는 상변화 공정에 의해 상기 휘발성 부산물을 발생시키는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭을 형성하는 단계에서,
    산소 플라즈마 처리를 실시하여 상기 휘발성부산물을 발생시키는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 희생스페이서를 형성하는 단계에서,
    상기 희생스페이서는 산소와 반응하여 증기 또는 가스의 휘발성 부산물을 발생시키는 물질을 포함하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 희생스페이서는 탄소함유물질을 포함하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 캡핑스페이서는 상기 휘발성부산물이 통과되는 저밀도 절연물질을 포함하는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 캡핑스페이서는 실리콘산화물을 포함하는 반도체장치 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전구조물을 형성하는 단계 이후에,
    상기 도전구조물의 측벽에 보호스페이서를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 보호스페이서는 상기 휘발성부산물의 확산을 방지하는 고밀도 절연물질을 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭을 형성하는 단계 이후에,
    상기 제2도전패턴 상에 오믹콘택층을 형성하는 단계; 및
    상기 오믹콘택층 상에 제3도전패턴을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  11. 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서를 형성하는 단계;
    상기 오픈부에 리세스된 도전패턴을 형성하는 단계;
    상기 도전패턴 상부에 노출된 희생스페이서의 일부를 제거하는 단계;
    상기 오픈부의 상부 측벽을 트리밍하는 단계;
    상기 희생스페이서 및 상기 트리밍된 상부 측벽을 덮는 캡핑스페이서를 형성하는 단계; 및
    상기 희생스페이서를 휘발성 부산물로 변환시켜 상기 도전패턴과 오픈부의 측벽 사이에 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 희생스페이서는 탄소함유물질을 포함하는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 에어갭을 형성하는 단계에서,
    상기 휘발성부산물은 산소 플라즈마 처리에 의해 발생되는 반도체장치 제조 방법.
  14. 기판 상에 비트라인과 하드마스크패턴이 적층된 복수의 비트라인구조물을 형성하는 단계;
    상기 복수의 비트라인구조물 상에 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 제1플러그 및 상기 제1플러그와 콘택홀의 측벽 사이에 형성된 탄소함유스페이서를 포함하여, 상기 하드마스크패턴의 측벽이 노출되도록 리세스된 플러그구조물을 형성하는 단계;
    상기 하드마스크패턴의 노출 측벽을 트리밍하는 단계;
    상기 탄소함유스페이서 및 상기 하드마스크패턴의 트리밍된 측벽을 덮는 캡핑스페이서를 형성하는 단계; 및
    상기 탄소함유스페이서를 휘발성 부산물로 변환시켜 상기 비트라인과 제1플러그 사이에 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 비트라인구조물을 형성하는 단계 이후에,
    상기 복수의 비트라인구조물 상에 비트라인스페이서를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 비트라인스페이서는 상기 휘발성부산물의 상기 비트라인으로의 확산을 방지하기 위해 고밀도 절연물질을 포함하는 반도체장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 탄소함유스페이서는 비정질카본을 포함하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 에어갭을 형성하는 단계에서,
    상기 휘발성부산물은 산소 플라즈마 처리에 의해 발생되는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 캡핑스페이서는 상기 휘발성부산물이 통과되는 저밀도 절연물질을 포함하는 반도체장치 제조 방법.
  20. 기판 상에 형성되며 비트라인과 상기 비트라인보다 선폭이 작은 하드마스크패턴이 적층된 비트라인구조물;
    상기 비트라인의 측벽에 형성된 비트라인스페이서;
    상기 비트라인스페이서의 측벽에 인접하여 에어갭에 의해 분리된 플러그; 및
    상기 에어갭 및 비트라인스페이서를 캡핑하고 상기 하드마스크패턴의 측벽에 형성된 캡핑스페이서를 포함하고,
    상기 플러그는,
    상기 비트라인에 대향하는 높이를 갖고 상기 에어갭을 통해 상기 비트라인과 이격된 제1플러그; 및
    상기 제1플러그 상에 형성된 제2플러그
    를 포함하는 반도체장치.
  21. 삭제
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1플러그는 실리콘함유물질을 포함하고, 상기 제2플러그는 금속함유물질을 포함하는 반도체장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1플러그와 제2플러그 사이에 형성된 오믹콘택층을 더 포함하는 반도체장치.
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