KR102369509B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

공정 마진이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에, 제1 방향으로 연장되는 제1 도전 패턴, 제1 영역 상에, 제1 도전 패턴과 이격되어 제1 방향으로 연장되는 제2 도전 패턴, 및 제1 도전 패턴과 제2 도전 패턴 사이에, 제1 도전 패턴의 측벽과, 제2 도전 패턴의 측벽과, 제1 영역과 제2 영역의 경계를 따라 연장되는 제1 스페이서를 포함하고, 제1 도전 패턴이 제2 영역과 이격되는 거리는, 제2 도전 패턴이 제2 영역과 이격되는 거리보다 작다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 도전 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라, 반도체 장치 구현에 필요한 패턴들이 점점 미세화되고 있다. 동일한 면적 내에 보다 많은 반도체 장치를 구현하기 위하여, 개별 반도체 장치의 크기를 가능한 한 작게 형성되는 것이 요구된다. 이를 위하여, 형성하고자 하는 패턴들 각각의 폭 및 상기 패턴들 사이의 피치(pitch)를 작게 만들어야 한다.
최근, 반도체 장치의 디자인 룰(design rule)이 급격하게 감소됨에 따라 미세 패턴들을 형성하는데 어려움이 있다. 예를 들어, 반도체 장치 구현에 필요한 패턴들을 형성하기 위한 포토리소그래피(photolithography) 공정의 해상도 한계로 인하여, 미세 피치를 갖는 패턴들을 형성하는데 한계가 있다.
본 발명이 해결하고자 하는 기술적 과제는 공정 마진이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 공정 마진이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에, 제1 방향으로 연장되는 제1 도전 패턴, 제1 영역 상에, 제1 도전 패턴과 이격되어 제1 방향으로 연장되는 제2 도전 패턴, 및 제1 도전 패턴과 제2 도전 패턴 사이에, 제1 도전 패턴의 측벽과, 제2 도전 패턴의 측벽과, 제1 영역과 제2 영역의 경계를 따라 연장되는 제1 스페이서를 포함하고, 제1 도전 패턴이 제2 영역과 이격되는 거리는, 제2 도전 패턴이 제2 영역과 이격되는 거리보다 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 절연 구조체로, 기판의 상면과 평행한 제1 방향으로 돌출되는 제1 돌출부와, 제1 돌출부와 이격되어 제1 방향으로 돌출되는 제2 돌출부를 포함하는 절연 구조체, 기판 상에, 제1 돌출부의 말단으로부터 제1 방향으로 연장되는 제1 도전 패턴, 기판 상에, 제2 돌출부의 말단으로부터 제1 방향으로 연장되는 제2 도전 패턴, 및 제1 도전 패턴과 제2 도전 패턴 사이에, 절연 구조체의 측벽과, 제1 도전 패턴의 측벽과, 제2 도전 패턴의 측벽을 따라 연장되는 제1 스페이서를 포함하고, 제1 돌출부가 제1 방향으로 연장되는 길이는, 제2 돌출부가 제1 방향으로 연장되는 길이와 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하고, 제1 영역 내의 복수의 활성 영역을 포함하는 기판, 제1 영역 상에, 제1 방향으로 연장되는 제1 도전 패턴, 및 제1 영역 상에, 제1 도전 패턴과 이격되어 제1 방향으로 연장되는 제2 도전 패턴을 포함하고, 제1 도전 패턴이 제2 영역과 이격되는 거리는, 제2 도전 패턴이 제2 영역과 이격되는 거리보다 작고, 제1 도전 패턴은 각각의 활성 영역과 접촉하는 복수의 다이렉트 컨택을 포함하고, 제2 도전 패턴의 적어도 일부는, 제1 방향과 직교하는 제2 방향에서, 복수의 다이렉트 컨택 중 제2 영역에 가장 인접하는 다이렉트 컨택과 중첩된다.
상기 기술적 다른 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하는 기판을 제공하고, 제1 영역 상에, 제2 영역을 향하는 방향으로 돌출되는 도전 돌출부를 포함하는 도전 구조체를 형성하고, 도전 구조체 상에, 제1 방향을 따라 연장되며 도전 돌출부의 일부와 중첩되는 제1 마스크 라인과, 제1 방향을 따라 연장되며 도전 돌출부와 비중첩되는 제2 마스크 라인을 포함하는 제1 마스크 패턴을 형성하고, 제2 영역을 덮는 제2 마스크 패턴을 형성하고, 제1 마스크 패턴 및 상기 제2 마스크 패턴을 이용하여, 도전 구조체를 패터닝하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 영역(R)을 확대한 확대도이다.
도 3은 도 1의 A-A' 및 B-B'를 따라서 절단한 단면도이다.
도 4는 도 1의 C-C'를 따라서 절단한 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 6a는 도 5의 D-D'를 따라서 절단한 단면도이다.
도 6b는 도 5의 E-E'를 따라서 절단한 단면도이다.
도 7은 도 5의 제1 도전 패턴 및 제2 도전 패턴을 설명하기 위한 개략적인 레이아웃도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26 내지 도 38은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 39는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 40은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 9를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 영역(R)을 확대한 확대도이다. 도 3은 도 1의 A-A' 및 B-B'를 따라서 절단한 단면도이다. 도 4는 도 1의 C-C'를 따라서 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(10), 제1 도전 패턴(22), 제2 도전 패턴(24), 절연 구조체(40), 제1 스페이서(30) 및 제2 스페이서(50)를 포함한다.
기판(10)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(10)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(10)은 실리콘 기판이다.
기판(10)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 기판(10)의 제1 영역(I) 및 제2 영역(II)은 서로 인접할 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제2 영역(II)은 제1 영역(I) 주변을 둘러쌀 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 영역(I) 및 제2 영역(II)은 다양한 형태로 배치될 수 있다.
몇몇 실시예에서, 기판(10)의 제1 영역(I)은 반도체 메모리 소자 등이 형성되는 셀(cell) 영역일 수 있다. 또한, 기판(10)의 제2 영역(II)은 셀 영역 주변에 형성되는 코어/페리(core/peri) 영역일 수 있다. 기판(10)의 제2 영역(II)에는 일부 제어 소자들 및 더미 소자들이 형성되어, 제1 영역(I)에 형성되는 반도체 메모리 소자 등의 기능을 제어할 수 있다.
제1 도전 패턴(22)은 기판(10)의 제1 영역(I) 상에 배치될 수 있다. 또한, 제1 도전 패턴(22)의 일 말단은 기판(10)의 제2 영역(II)에 인접할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 기판(10)의 제1 영역(I) 및 제2 영역(II)은 기판(10)의 상면과 평행한 제1 방향(Y)을 따라 배열될 수 있다. 이 때, 제1 도전 패턴(22)은 제1 영역(I) 상에서 제1 방향(Y)으로 길게 연장될 수 있다.
제1 도전 패턴(22)은 서로 교차하는 제1 장변(LS1) 및 제1 단변(SS1)을 포함할 수 있다. 제1 도전 패턴(22)은 제1 방향(Y)으로 길게 연장될 수 있으므로, 제1 도전 패턴(22)의 제1 장변(LS1)은 제1 방향(Y)으로 연장될 수 있고, 제1 도전 패턴(22)의 제1 단변(SS1)은 제1 방향(Y)과 교차하는 제2 방향(X)으로 연장될 수 있다. 제2 방향(Y)은 예를 들어, 제1 방향(X)과 직교하는 방향일 수 있다.
제2 도전 패턴(24)은 기판(10)의 제1 영역(I) 상에, 제1 도전 패턴(22)과 이격되어 배치될 수 있다. 또한, 제2 도전 패턴(24)의 일 말단은 기판(10)의 제2 영역(II)에 인접할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 기판(10)의 제1 영역(I) 및 제2 영역(II)은 제1 방향(Y)을 따라 배열될 수 있다. 이 때, 제2 도전 패턴(24)은 제1 영역(I) 상에서 제1 방향(Y)으로 길게 연장될 수 있다. 이에 따라, 제1 도전 패턴(22)과 제2 도전 패턴(24)은 나란히 연장될 수 있다.
제2 도전 패턴(24)은 서로 교차하는 제2 장변(LS2) 및 제2 단변(SS2)을 포함할 수 있다. 제2 도전 패턴(24)은 제1 방향(Y)으로 길게 연장될 수 있으므로, 제2 도전 패턴(24)의 제2 장변(LS2)은 제1 방향(Y)으로 연장될 수 있고, 제2 도전 패턴(24)의 제1 단변(SS1)은 제2 방향(X)으로 연장될 수 있다.
제1 도전 패턴(22) 및 제2 도전 패턴(24)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전 패턴(22) 및 제2 도전 패턴(24)은, 폴리실리콘, 도핑된 반도체물(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, TiN, TiSiN, TaN 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 도 3에서, 제1 도전 패턴(22) 및 제2 도전 패턴(24)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 각각의 제1 도전 패턴(22) 및 제2 도전 패턴(24)은 기판(10) 상에 차례로 적층되는 다중막을 포함할 수도 있다.
몇몇 실시예에서, 제1 도전 패턴(22)이 제2 영역(II)과 이격되는 거리는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리와 다를 수 있다. 예를 들어, 제1 도전 패턴(22)의 제1 단변(SS1)과 제2 영역(II) 사이의 제1 거리(D1)는, 제2 도전 패턴(24)의 제2 단변(SS2)과 제2 영역(II) 사이의 제2 거리(D2)보다 작을 수 있다.
도 2에 도시된 것처럼, 기판(10) 상에 제1 도전 패턴(22)과 제2 도전 패턴(24)이 번갈아 배열되는 경우에, 제1 도전 패턴(22)의 말단과 제2 도전 패턴(24)의 말단은 평면적 관점에서 요철(凹凸) 모양을 형성할 수 있다.
절연 구조체(40)는, 기판(10) 상에서 제1 도전 패턴(22) 및 제2 도전 패턴(24)과 인접하여 배치될 수 있다. 예를 들어, 절연 구조체(40)는, 기판(10) 상에서 제1 도전 패턴(22) 및 제2 도전 패턴(24)을 연결할 수 있다. 예를 들어, 절연 구조체(40)는 평탄부(42), 제1 돌출부(44) 및 제2 돌출부(46)를 포함할 수 있다.
절연 구조체(40)의 평탄부(42)는 기판(10)의 제2 영역(II) 상에 배치될 수 있다. 또한, 평탄부(42)의 측벽은 제1 영역(I)과 제2 영역(II)의 경계에 형성될 수 있다. 즉, 평탄부(42)의 측벽은 제1 영역(I)과 제2 영역(II)의 경계를 정의할 수 있다.
절연 구조체(40)의 제1 돌출부(44)는, 평탄부(42)의 측벽으로부터 제1 방향(Y)으로 돌출될 수 있다. 또한, 제1 돌출부(44)는 평탄부(42)와 제1 도전 패턴(22) 사이에 개재될 수 있다. 이에 따라, 제1 도전 패턴(22)은 제1 돌출부(44)의 말단으로부터 제1 방향(Y)으로 연장되는 모양을 가질 수 있다.
절연 구조체(40)의 제2 돌출부(46)는, 제1 돌출부(44)와 이격되어 평탄부(42)의 측벽으로부터 제1 방향(Y)으로 돌출될 수 있다. 또한, 제2 돌출부(46)는 평탄부(42)와 제2 도전 패턴(24) 사이에 개재될 수 있다. 이에 따라, 제2 도전 패턴(24)은 제2 돌출부(46)의 말단으로부터 제1 방향(Y)으로 연장되는 모양을 가질 수 있다.
몇몇 실시예에서, 제1 돌출부(44)가 제1 방향(Y)으로 연장되는 길이는, 제2 돌출부(46)가 제2 방향(X)으로 연장되는 길이와 다를 수 있다. 예를 들어, 상술한 것처럼, 제1 도전 패턴(22)이 제2 영역(II)과 이격되는 거리는 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리보다 작을 수 있다. 이러한 경우에, 제1 돌출부(44)가 제1 방향(Y)으로 연장되는 길이는, 제2 돌출부(46)가 제1 방향(Y)으로 연장되는 길이보다 작을 수 있다.
몇몇 실시예에서, 제1 돌출부(44)의 폭과 제1 도전 패턴(22)의 폭은 실질적으로 동일할 수 있다. 마찬가지로, 제2 돌출부(46)의 폭과 제2 도전 패턴(24)의 폭은 실질적으로 동일할 수 있다. 여기서, "폭"이란, 절연 돌출부 또는 도전 패턴의 제2 방향(X)으로의 폭을 의미한다.
몇몇 실시예에서, 도 3에 도시된 것처럼, 절연 구조체(40)의 상면, 제1 도전 패턴(22)의 상면 및 제2 도전 패턴(24)의 상면은 실질적으로 동일 평면에 배치될 수 있다. 예를 들어, 평탄화 공정에 의해, 절연 구조체(40)의 상면, 제1 도전 패턴(22)의 상면 및 제2 도전 패턴(24)의 상면은 실질적으로 동일 평면에 배치될 수 있다.
절연 구조체(40)는 절연성 물질을 포함할 수 있다. 예를 들어, 절연 구조체(40)는 실리콘 산화물을 포함할 수 있다.
제1 스페이서(30)는 제1 도전 패턴(22)과 절연 구조체(40) 사이, 및 제2 도전 패턴(24)과 절연 구조체(40) 사이에 개재될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 스페이서(30)는, 제2 영역(II)에 인접하는 제1 도전 패턴(22)의 말단인 제1 단변(SS1)과, 제2 영역(II)에 인접하는 제2 도전 패턴(24)의 말단인 제2 단변(SS2) 상에 배치될 수 있다. 이에 따라, 제1 스페이서(30)는 제2 방향(X)으로 연장될 수 있다.
제1 스페이서(30)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 스페이서(30)는 다중막을 포함할 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 스페이서(30)는 제1 도전 패턴(22) 및 제2 도전 패턴(24)과 접촉하는 제1 서브 스페이서(32)와, 제1 서브 스페이서(32)의 측벽 상의 제2 서브 스페이서(34)를 포함할 수 있다. 제1 서브 스페이서(32)는 실리콘 질화물을 포함할 수 있고, 제2 서브 스페이서(34)는 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 스페이서(50)는 제1 도전 패턴(22)과 제2 도전 패턴(24) 사이에 개재될 수 있다. 또한, 제2 스페이서(50)는 제1 도전 패턴(22)의 측벽과, 제2 도전 패턴(24)의 측벽과, 절연 구조체(40)의 측벽을 따라 연장될 수 있다.
예를 들어, 제2 스페이서(50)는, 제1 도전 패턴(22)과 제2 도전 패턴(24) 사이에서, 제1 도전 패턴(22)의 측벽과, 제1 돌출부(44)의 측벽과, 평탄부(42)의 측벽과, 제2 돌출부(46)의 측벽과, 제2 도전 패턴(24)의 측벽을 따라 연장될 수 있다.
이에 따라, 제2 스페이서(50)의 일부는, 제1 도전 패턴(22)의 제1 장변(LS1) 및 제2 도전 패턴(24)의 제2 장변(LS2) 상에서 연장될 수 있다. 또한, 제2 스페이서(50)의 다른 일부는, 제1 영역(I)과 제2 영역(II)의 경계를 따라 연장될 수 있다. 이에 따라, 절연 구조체(40)는 제2 스페이서(50)의 측벽의 일부 상에 배치될 수 있다.
제2 스페이서(50)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제2 스페이서(50)는 다중막을 포함할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제2 스페이서(50)는 제1 도전 패턴(22) 및 제2 도전 패턴(24)과 접촉하는 제3 서브 스페이서(52)와, 제3 서브 스페이서(52)의 측벽 상의 제4 서브 스페이서(54)를 포함할 수 있다. 제3 서브 스페이서(52)는 실리콘 질화물을 포함할 수 있고, 제4 서브 스페이서(54)는 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반도체 장치의 디자인 룰(design rule)이 급격하게 감소됨에 따라, 미세 패턴들을 형성하는데 어려움이 있다. 예를 들어, 반도체 장치 구현에 필요한 패턴들을 형성하기 위한 포토리소그래피(photolithography) 공정의 해상도 한계로 인하여, 미세 피치를 갖는 패턴들을 형성하는데 한계가 있다.
예를 들어, 제1 영역(I) 상의 제1 도전 패턴(22) 및 제2 도전 패턴(24)을 패터닝하는 공정에서, 제2 영역(II)을 보호하는 마스크 패턴 등(예를 들어, 도 20의 제2 마스크 패턴(M2))을 이용하는 경우에, 포토리소그래피 공정의 해상도 한계로 인하여 제1 도전 패턴(22)의 말단과 제2 도전 패턴(24)의 말단을 연결하는 브리지(bridge)가 형성될 수 있다. 이러한 브리지는 제1 도전 패턴(22)과 제2 도전 패턴(24) 사이의 전기적 통로를 형성할 수 있고, 반도체 장치의 수율을 감소시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 제1 도전 패턴(22) 및 제2 도전 패턴(24)이 각각 제2 영역(II)과 이격되는 거리를 달리 하여, 제1 도전 패턴(22)과 제2 도전 패턴(24) 사이의 브리지의 형성을 방지할 수 있다. 이에 따라, 제1 도전 패턴(22) 및 제2 도전 패턴(24)을 패터닝하는 공정에서, 제2 영역(II)을 보호하는 마스크 패턴을 이용하는 경우에도, 브리지의 형성을 효율적으로 방지할 수 있으므로, 공정 마진이 향상된 반도체 장치가 제공될 수 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 6a는 도 5의 D-D'를 따라서 절단한 단면도이다. 도 6b는 도 5의 E-E'를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 내지 도 6b를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(10) 내의 활성 영역(AR), 소자 분리막(110), 절연막(120), 워드 라인(WL; word line), 제1 다이렉트 컨택(DC1), 매몰 컨택(BC; buried contact), 랜딩 패드(LP; landing pad), 층간 절연막(180), 커패시터(190; capacitor) 및 제2 다이렉트 컨택(DC2)을 더 포함한다.
활성 영역(AR)은 기판(10) 내에 형성될 수 있다. 반도체 장치의 디자인 룰이 감소됨에 따라, 도 5에 도시된 것처럼, 활성 영역(AR)은 사선의 바(bar) 모양으로 형성될 수 있다.
예를 들어, 활성 영역(AR)은 제1 방향(Y) 및 제2 방향(X)이 연장되는 평면에서, 제1 방향(Y) 및 제2 방향(X)이 아닌 임의의 방향으로 연장되는 바 모양일 수 있다. 또한, 활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 모양일 수 있다. 복수 개의 활성 영역(AR) 중 하나의 활성 영역(AR)의 중심은, 다른 하나의 활성 영역의 말단부와 인접하도록 배치될 수 있다.
활성 영역(AR)은 불순물을 포함하여, 반도체 장치의 소오스 및 드레인 영역을 형성할 수 있다.
예를 들어, 활성 영역(AR)의 중심은 제1 다이렉트 컨택(DC1)에 의해 제1 도전 패턴(22) 또는 제2 도전 패턴(24)과 접속될 수 있다. 이에 따라, 활성 영역(AR)의 중심은 반도체 장치의 소오스 및 드레인 영역 중 하나의 영역을 형성할 수 있다. 또한, 예를 들어, 활성 영역(AR)의 양 말단은 매몰 컨택(BC)과 접속될 수 있다. 이에 따라, 활성 영역(AR)의 양 말단은 반도체 장치의 소오스 및 드레인 영역 중 다른 하나의 영역을 형성할 수 있다.
소자 분리막(110)은 복수의 활성 영역(AR)을 정의할 수 있다. 도 6a에서, 소자 분리막(110)의 측벽은 경사를 갖는 것으로 도시되었으나, 이는 소자 분리막(110)을 형성하는 공정 상의 특징일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소자 분리막(110)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 소자 분리막(110)은 한 종류의 절연 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연 물질들의 조합으로 이루어지는 다중막일 수도 있다.
절연막(120)은 기판(10) 및 소자 분리막(110) 상에 형성될 수 있다. 구체적으로, 도 2에 도시된 것처럼, 절연막(120)은 제1 다이렉트 컨택(DC1)이 형성되지 않은 기판(10)의 영역에서, 기판(10) 및 소자 분리막(110) 상에 형성될 수 있다.
절연막(120)은 단일막일 수 있으나, 도 6a에 도시된 것처럼, 절연막(120)은 제1 절연막(121), 제2 절연막(122) 및 제3 절연막(123)을 포함하는 다중막일 수도 있다.
제1 절연막(121)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(122)은 제1 절연막(121)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(122)은 실리콘 질화물을 포함할 수 있다. 제3 절연막(123)은 제2 절연막(122)보다 유전 상수(dielectric constant)가 작은 물질을 포함할 수 있다. 예를 들어, 제3 절연막(123)은 실리콘 산화물을 포함할 수 있다.
몇몇 실시예에서, 제3 절연막(123)의 폭은 비트 라인(BL)의 폭과 실질적으로 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
워드 라인(WL)은 활성 영역(AR)을 가로질러 제2 방향(X)을 따라 길게 연장될 수 있다. 워드 라인(WL)은 복수 개로 서로 평행하게 연장될 수 있다. 또한, 복수의 워드 라인(WL)은 등간격으로 서로 이격될 수 있다. 몇몇 실시예에서, 워드 라인(WL)은 기판(10) 내에 매립되어 연장될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전 패턴(22) 및 제2 도전 패턴(24)은, 기판(10) 및 절연막(120) 상에 배치될 수 있다. 제1 도전 패턴(22) 및 제2 도전 패턴(24)은, 활성 영역(AR) 및 워드 라인(WL)을 가로질러 제1 방향(Y)을 따라 길게 연장될 수 있다. 이에 따라, 제1 도전 패턴(22) 및 제2 도전 패턴(24)은 활성 영역(AR)을 비스듬하게 가로지르고, 워드 라인(WL)을 수직하게 가로지를 수 있다. 제1 도전 패턴(22) 및 제2 도전 패턴(24)은 복수 개로 서로 평행하게 연장될 수 있다. 또한, 복수의 제1 도전 패턴(22) 및 제2 도전 패턴(24)은 등간격으로 서로 이격될 수 있다. 제1 도전 패턴(22) 및 제2 도전 패턴(24)은 반도체 장치의 비트 라인(BL; bit line)일 수 있다.
제1 다이렉트 컨택(DC1)은 제1 도전 패턴(22) 또는 제2 도전 패턴(24)의 하부에 형성될 수 있다. 예를 들어, 제1 다이렉트 컨택(DC1)은 기판(10) 내의 제1 트렌치(TR1) 내에 형성될 수 있다. 이에 따라, 제1 다이렉트 컨택(DC1)은 기판(10)과 접촉할 수 있다. 예를 들어, 제1 다이렉트 컨택(DC1)은, 제1 트렌치(TR1)에 의해 노출된 활성 영역(AR)의 중심과 접촉할 수 있다.
제1 다이렉트 컨택(DC1)은 도전성 물질을 포함할 수 있다. 이에 따라, 제1 도전 패턴(22) 또는 제2 도전 패턴(24)의 일부는 활성 영역(AR)과 전기적으로 접속될 수 있다. 제1 다이렉트 컨택(DC1)과 접촉하는 기판(10)의 활성 영역(AR)은 반도체 장치의 소오스 및 드레인 영역으로 기능할 수 있다. 제1 다이렉트 컨택(DC1)이 형성되지 않은 제1 도전 패턴(22) 및 제2 도전 패턴(24)의 나머지 부분은 절연막(120) 상에 형성될 수 있다.
제1 도전 패턴(22) 및 제2 도전 패턴(24)은 단일막일 수 있으나, 도 6a에 도시된 것처럼, 제1 도전 패턴(22) 및 제2 도전 패턴(24)은 각각 다중막을 포함할 수도 있다. 예를 들어, 제1 도전 패턴(22)은 기판(10) 상에 차례로 적층되는 제1 다이렉트 컨택(DC1), 제1 도전 라인(132a), 제2 도전 라인(133a) 및 제1 캡핑 라인(134a)을 포함할 수 있다. 예를 들어, 제2 도전 패턴(24)은 기판(10) 상에 차례로 적층되는 제3 도전 라인(131b), 제4 도전 라인(132b), 제5 도전 라인(133b) 및 제2 캡핑 라인(134b)을 포함할 수 있다.
예를 들어, 제1 다이렉트 컨택(DC1)은 폴리실리콘을 포함할 수 있고, 제1 도전 라인(132a)은 도전성 금속질화물(예를 들어, TiSiN)을 포함할 수 있고, 제2 도전 라인(133a)은 금속(예를 들어, 텅스텐)을 포함할 수 있고, 제1 캡핑 라인(134a)은 실리콘 질화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 도전 라인(131b)은 폴리실리콘을 포함할 수 있고, 제4 도전 라인(132b)은 도전성 금속질화물(예를 들어, TiSiN)을 포함할 수 있고, 제5 도전 라인(133b)은 금속(예를 들어, 텅스텐)을 포함할 수 있고, 제2 캡핑 라인(134b)은 실리콘 질화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
매몰 컨택(BC)은 제1 도전 패턴(22)과 제2 도전 패턴(24) 사이의 기판(10) 상에 배치될 수 있다. 예를 들어, 매몰 컨택(BC)은 워드 라인(WL), 제1 도전 패턴(22) 및 제2 도전 패턴(24)에 의해 정의되는 영역에 개재될 수 있다. 또한, 매몰 컨택(BC)은 서로 이격되어 있는 복수의 고립 영역을 형성할 수 있다.
매몰 컨택(BC)은 기판(10)과 접촉할 수 있다. 예를 들어, 매몰 컨택(BC)은, 도 5의 활성 영역(AR)의 말단과 접촉할 수 있다. 매몰 컨택(BC)과 접촉하는 기판(10)의 활성 영역(AR)은 반도체 장치의 소오스 및 드레인 영역으로 기능할 수 있다.
몇몇 실시예에서, 매몰 컨택(BC)은 기판(10) 내의 제2 트렌치(TR2)를 채우도록 형성될 수 있다.
매몰 컨택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 컨택(BC)은 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 컨택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 제1 도전 패턴(22) 또는 제2 도전 패턴(24)의 상면의 일부, 및 매몰 컨택(BC)의 상면에 배치될 수 있다. 또한, 랜딩 패드(LP)는 매몰 컨택(BC)과 접촉할 수 있다. 매몰 컨택(BC)과 유사하게, 랜딩 패드(LP)는 서로 이격되어 있는 복수의 고립 영역을 형성할 수 있다.
랜딩 패드(LP)는 전도성 물질을 포함하여, 매몰 컨택(BC)과 전기적으로 접속될 수 있다. 예를 들어, 랜딩 패드(LP)는 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(180)은 랜딩 패드(LP)의 상면의 일부, 및 제1 도전 패턴(22) 또는 제2 도전 패턴(24)의 일부 상에 형성될 수 있다. 또한, 층간 절연막(180)은 복수의 고립 영역을 형성하는 랜딩 패드(LP)의 영역을 정의할 수 있다. 즉, 층간 절연막(180)은 복수의 랜딩 패드(LP)를 서로 분리시킬 수 있다. 또한, 층간 절연막(180)은 각각의 랜딩 패드(LP)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
층간 절연막(180)은 절연성 물질을 포함하여, 각각의 랜딩 패드(LP)를 전기적으로 분리할 수 있다. 예를 들어, 층간 절연막(180)은 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시터(190)는 층간 절연막(180) 및 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(190)는 층간 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 결과적으로, 커패시터(190)는 매몰 컨택(BC)과 접속된 반도체 장치의 소오스 및 드레인 영역과 전기적으로 접속될 수 있다. 이에 따라, 커패시터(190)는 반도체 메모리 소자 등에서 전하를 저장할 수 있다.
예를 들어, 도 6a에 도시된 것처럼, 커패시터(190)는 하부 전극(191), 커패시터 유전막(192) 및 상부 전극(193)을 포함할 수 있다. 커패시터(190)는 하부 전극(191) 및 상부 전극(193) 사이에 발생된 전위차를 이용하여, 커패시터 유전막(192)에 전하를 저장할 수 있다.
하부 전극(191) 및 상부 전극(193)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있다. 또한, 커패시터 유전막(192)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다.
제2 다이렉트 컨택(DC2)은 제1 도전 패턴(22)의 말단 상에 형성될 수 있다. 제2 다이렉트 컨택(DC2)은 제1 도전 패턴(22) 상에서 제1 도전 패턴(22)과 전기적으로 연결될 수 있다. 예를 들어, 도 6b에 도시된 것처럼, 제2 다이렉트 컨택(DC2)은 제1 캡핑 라인(134a)을 관통하여 제1 도전 패턴(22)과 전기적으로 연결될 수 있다. 도시되지 않았으나, 제2 다이렉트 컨택(DC2)은 제2 도전 패턴(24)과 전기적으로 연결될 수도 있다.
제2 다이렉트 컨택(DC2)은 층간 절연막(180) 상의 배선(L)과 전기적으로 연결될 수 있다. 배선(L)은 기판(10)의 제2 영역(II)으로부터 연장될 수 있다. 이에 따라, 기판(10)의 제2 영역(II) 상의 일부 제어 소자들은, 제1 도전 패턴(22)과 연결되어 제1 영역(I)에 형성되는 반도체 메모리 소자 등의 기능을 제어할 수 있다. 예를 들어, 제2 영역(II) 상의 센스 앰프(sense amplifier)가 제1 도전 패턴(22)과 연결될 수 있다.
도 7은 도 5의 제1 도전 패턴 및 제2 도전 패턴을 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 6b를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치는 복수의 제2 다이렉트 컨택(DC2)을 포함할 수 있다. 복수의 제2 다이렉트 컨택(DC2)은 제2 방향(X)을 따라 배열될 수 있다.
몇몇 실시예에서, 제2 도전 패턴(24)의 적어도 일부는, 제2 다이렉트 컨택(DC2)과 중첩될 수 있다. 구체적으로, 제2 영역(II)에 인접하는 제2 도전 패턴(24)의 말단은, 제2 영역(II)에 인접하는 제2 다이렉트 컨택(DC2)과 제2 방향(X)에서 중첩될 수 있다.
그러나, 이러한 경우에도, 제1 도전 패턴(22)이 제2 영역(II)과 이격되는 거리는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리보다 작을 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 장치는, 제1 도전 패턴(22)과 제2 도전 패턴(24) 사이의 브리지 형성을 방지함과 동시에, 제2 도전 패턴(24)의 활용 면적을 극대화할 수 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제3 도전 패턴(26)을 더 포함한다.
제3 도전 패턴(26)은 기판(10)의 제1 영역(I) 상에, 제1 도전 패턴(22) 및 제2 도전 패턴(24)과 이격되어 배치될 수 있다. 또한, 제3 도전 패턴(26)의 일 말단은 기판(10)의 제2 영역(II)에 인접할 수 있다. 예를 들어, 기판(10)의 제1 영역(I) 및 제2 영역(II)은 제1 방향(Y)을 따라 배열될 수 있다. 이 때, 제3 도전 패턴(26)은 제1 영역(I) 상에서 제1 방향(Y)으로 길게 연장될 수 있다. 이에 따라, 제1 도전 패턴(22), 제2 도전 패턴(24) 및 제3 도전 패턴(26)은 나란히 연장될 수 있다. 예를 들어, 제2 도전 패턴(24)은 제1 도전 패턴(22)과 제3 도전 패턴(26) 사이에 개재될 수 있다.
몇몇 실시예에서, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 거리는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리보다 클 수 있다. 예를 들어, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 제3 거리(D3)는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 제2 거리(D2)보다 클 수 있다.
도시된 것처럼, 기판(10) 상에 제1 도전 패턴(22), 제2 도전 패턴(24) 및 제3 도전 패턴(26)이 번갈아 배열되는 경우에, 제1 도전 패턴(22)의 말단, 제2 도전 패턴(24)의 말단 및 제3 도전 패턴(26)의 말단은 평면적 관점에서 계단 모양을 형성할 수 있다.
또한, 절연 구조체(40)는, 기판(10) 상에서 제1 도전 패턴(22) 및 제2 도전 패턴(24)과 인접하여 배치될 수 있다. 예를 들어, 절연 구조체(40)는 제3 돌출부(48)를 더 포함할 수 있다.
절연 구조체(40)의 제3 돌출부(48)는, 제1 돌출부(44) 및 제2 돌출부(46)와 이격되어 평탄부(42)의 측벽으로부터 제1 방향(Y)으로 돌출될 수 있다. 또한, 제3 돌출부(48)는 평탄부(42)와 제3 도전 패턴(26) 사이에 개재될 수 있다. 이에 따라, 제3 도전 패턴(26)은 제3 돌출부(48)의 말단으로부터 제1 방향(Y)으로 연장되는 모양을 가질 수 있다.
몇몇 실시예에서, 제3 돌출부(48)가 제1 방향(Y)으로 연장되는 길이는, 제2 돌출부(46)가 제2 방향(X)으로 연장되는 길이와 다를 수 있다. 예를 들어, 상술한 것처럼, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 거리는 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리보다 클 수 있다. 이러한 경우에, 제3 돌출부(48)가 제1 방향(Y)으로 연장되는 길이는, 제2 돌출부(46)가 제1 방향(Y)으로 연장되는 길이보다 클 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에서, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 거리는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리와 실질적으로 동일할 수 있다.
예를 들어, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 제3 거리(D3)는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 제2 거리(D2)와 실질적으로 동일할 수 있다.
도시된 것처럼, 기판(10) 상에 제1 도전 패턴(22), 제2 도전 패턴(24) 및 제3 도전 패턴(26)이 번갈아 배열되는 경우에, 제1 도전 패턴(22)의 말단, 제2 도전 패턴(24)의 말단 및 제3 도전 패턴(26)의 말단은 평면적 관점에서 요철 모양을 형성할 수 있다.
몇몇 실시예에서, 제3 돌출부(48)가 제1 방향(Y)으로 연장되는 길이는, 제2 돌출부(46)가 제2 방향(X)으로 연장되는 길이와 실질적으로 동일할 수 있다. 예를 들어, 상술한 것처럼, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 거리와 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리가 실질적으로 동일할 수 있다. 이러한 경우에, 제3 돌출부(48)가 제1 방향(Y)으로 연장되는 길이는, 제2 돌출부(46)가 제1 방향(Y)으로 연장되는 길이와 실질적으로 동일할 수 있다.
이하에서, 도 10 내지 도 40을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 10 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
참고적으로, 도 12는 도 11의 A1-A1' 및 B1-B1'를 따라서 절단한 단면도이고, 도 13은 도 11의 C1-C1'를 따라서 절단한 단면도이다. 도 15는 도 14의 A2-A2' 및 B2-B2'를 따라서 절단한 단면도이고, 도 16은 도 11의 C2-C2'를 따라서 절단한 단면도이다. 도 18은 도 17의 A3-A3' 및 B3-B3'를 따라서 절단한 단면도이고, 도 19는 도 17의 C3-C3'를 따라서 절단한 단면도이다. 도 21은 도 20의 A4-A4' 및 B4-B4'를 따라서 절단한 단면도이고, 도 22는 도 20의 C4-C4'를 따라서 절단한 단면도이다. 도 24는 도 23의 A5-A5' 및 B5-B5'를 따라서 절단한 단면도이고, 도 25는 도 23의 C5-C5'를 따라서 절단한 단면도이다.
도 10을 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(10)을 제공한다.
기판(10)의 제1 영역(I) 및 제2 영역(II)은 제1 방향(Y)을 따라 배열될 수 있다.
몇몇 실시예에서, 기판(10)의 제1 영역(I)은 반도체 메모리 소자 등이 형성되는 셀(cell) 영역일 수 있다. 또한, 기판(10)의 제2 영역(II)은 셀 영역 주변에 형성되는 코어/페리(core/peri) 영역일 수 있다.
도 11 내지 도 13을 참조하면, 기판(10) 상에, 서로 인접하는 도전 구조체(20) 및 절연 구조체(40)를 형성한다. 도전 구조체(20)는 제1 영역(I) 상에 형성될 수 있고, 절연 구조체(40)는 제1 영역(I)의 일부 및 제2 영역(II) 상에 형성될 수 있다.
절연 구조체(40)에 인접하는 도전 구조체(20)의 측벽은 평면적 관점에서 요철 모양을 가질 수 있다. 예를 들어, 도 11에 도시된 것처럼, 도전 구조체(20)는 제2 영역(II)을 향하는 방향으로 돌출되는 복수의 도전 돌출부(20P)를 포함할 수 있다.
도전 구조체(20)에 인접하는 절연 구조체(40)의 측벽은, 도전 구조체(20)의 측벽에 대응될 수 있다. 즉, 절연 구조체(40)의 측벽은, 평면적 관점에서 도전 구조체(20)의 측벽과 대응되는 요철 모양을 가질 수 있다. 예를 들어, 도 11에 도시된 것처럼, 절연 구조체(40)는 제2 영역(II)으로부터 제1 영역(I)을 향하는 방향으로 돌출되는 복수의 절연 돌출부(40P)를 포함할 수 있다.
몇몇 실시예에서, 도전 구조체(20)와 절연 구조체(40) 사이에 제1 스페이서(30)가 개재될 수 있다. 도전 구조체(20)의 측벽 및 절연 구조체(40)의 측벽은 요철 모양을 가지므로, 제1 스페이서(30) 또한 평면적 관점에서 요철 모양을 가질 수 있다.
몇몇 실시예에서, 제1 스페이서(30)는 다중막을 포함할 수 있다. 예를 들어, 도 12에 도시된 것처럼, 제1 스페이서(30)는 도전 구조체(20)와 접촉하는 제1 서브 스페이서(32)와, 제1 서브 스페이서(32)의 측벽 상의 제2 서브 스페이서(34)를 포함할 수 있다. 제1 서브 스페이서(32)는 실리콘 질화물을 포함할 수 있고, 제2 서브 스페이서(34)는 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 14 내지 도 16을 참조하면, 도전 구조체(20) 및 절연 구조체(40) 상에, 희생 패턴(SM) 및 제1 마스크 패턴(M1)을 형성한다.
먼저, 도전 구조체(20) 및 절연 구조체(40) 상에, 도전 구조체(20)의 일부를 노출시키며, 제1 방향(Y)으로 연장되는 희생 패턴(SM)을 형성할 수 있다. 희생 패턴(SM)은 도전 돌출부(20P)의 일부와 중첩되도록 형성될 수 있다.
희생 패턴(SM)은 예를 들어, SOH(Spin-On Hardmask)막을 포함할 수 있다.
이어서, 희생 패턴(SM)의 측벽을 따라 연장되는 제1 마스크 패턴(M1)을 형성할 수 있다. 제1 마스크 패턴(M1)을 형성하는 것은 예를 들어, DPT(double patterning technology) 공정을 이용할 수 있다. 예를 들어, 희생 패턴(SM) 상에 마스크 물질을 형성하고, 상기 마스크 물질의 일부를 식각하여, 희생 패턴(SM)의 측벽을 따라 연장되는 제1 마스크 패턴(M1)을 형성할 수 있다.
제1 마스크 패턴(M1)은 예를 들어, 포토레지스트(photoresist) 물질을 포함할 수 있다.
몇몇 실시예에서, 제1 마스크 패턴(M1)은, 제1 방향(Y)으로 각각 연장되는 제1 마스크 라인(M1a) 및 제2 마스크 라인(M1b)을 포함할 수 있다. 제1 마스크 패턴(M1)의 제1 마스크 라인(M1a)은, 도전 돌출부(20P)의 일부와 중첩될 수 있다. 그러나, 제1 마스크 패턴(M1)의 제2 마스크 라인(M1b)은 도전 돌출부(20P)와 중첩되지 않을 수 있다.
도 17 내지 도 19를 참조하면, 희생 패턴(SM)을 제거한다.
희생 패턴(SM)이 제거됨에 따라, 제1 마스크 라인(M1a)과 제2 마스크 라인(M1b) 사이의 도전 구조체(20)가 노출될 수 있다.
도 20 내지 도 22를 참조하면, 제2 영역(II) 상에 제2 마스크 패턴(M2)을 형성한다.
제2 마스크 패턴(M2)은 기판(10)의 제2 영역(II)을 덮도록 형성될 수 있다. 그러나, 몇몇 실시예에서, 제2 마스크 패턴(M2)은 도전 구조체(20)와 중첩되지 않을 수 있다.
예를 들어, 제2 마스크 패턴(M2)은, 제2 영역(II) 상의 절연 구조체(40) 및 제2 영역(II) 상의 제1 마스크 패턴(M1) 상에 형성될 수 있다. 이에 따라, 기판(10)의 제1 영역(I) 상에 형성되는 절연 구조체(40)의 일부는 노출될 수 있다.
제2 마스크 패턴(M2)은 예를 들어, 포토레지스트를 포함할 수 있다.
도 23 내지 도 25를 참조하면, 제1 마스크 패턴(M1) 및 제2 마스크 패턴(M2)을 이용하여, 도전 구조체(20) 및 절연 구조체(40)를 패터닝한다.
도전 구조체(20)는 패터닝되어, 서로 이격되어 제1 방향(Y)으로 연장되는 제1 도전 패턴(22) 및 제2 도전 패턴(24)을 형성할 수 있다. 제1 도전 패턴(22)은 제1 마스크 패턴(M1)의 제1 마스크 라인(M1a)에 의해 패터닝된 도전 구조체(20)의 일부일 수 있다. 또한, 제2 도전 패턴(24)은 제1 마스크 패턴(M1)의 제2 마스크 라인(M1b)에 의해 패터닝된 도전 구조체(20)의 일부일 수 있다.
제2 마스크 라인(M1b)과 달리, 제1 마스크 라인(M1a)은 도전 구조체(20)의 도전 돌출부(20P)와 중첩되어 있었으므로, 제1 도전 패턴(22)은 도전 돌출부(20P)의 일부를 포함할 수 있다. 즉, 제1 도전 패턴(22)이 제2 영역(II)과 이격되는 제1 거리(D1)는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 제2 거리(D2)보다 작을 수 있다.
또한, 절연 구조체(40)는 패터닝되어, 평탄부(42), 제1 돌출부(44) 및 제2 돌출부(46)를 포함할 수 있다.
절연 구조체(40)의 평탄부(42)는, 제2 마스크 패턴(M2)에 의해 패터닝된 절연 구조체(40)의 일부일 수 있다. 이에 따라, 평탄부(42)는 기판(10)의 제2 영역(II) 상에 배치될 수 있다. 또한, 평탄부(42)의 측벽은 제1 영역(I)과 제2 영역(II)의 경계에 형성될 수 있다.
절연 구조체(40)의 제1 돌출부(44)는, 제1 마스크 패턴(M1)의 제1 마스크 라인(M1a)에 의해 패터닝된 절연 구조체(40)의 일부일 수 있다. 이에 따라, 제1 돌출부(44)는 평탄부(42)의 측벽으로부터 제1 방향(Y)으로 돌출될 수 있다. 또한, 제1 돌출부(44)는 평탄부(42)와 제1 도전 패턴(22) 사이에 개재될 수 있다.
절연 구조체(40)의 제2 돌출부(46)는, 제1 마스크 패턴(M1)의 제2 마스크 라인(M1b)에 의해 패터닝된 절연 구조체(40)의 일부일 수 있다. 이에 따라, 제2 돌출부(46)는, 제1 돌출부(44)와 이격되어 평탄부(42)의 측벽으로부터 제1 방향(Y)으로 돌출될 수 있다. 또한, 제2 돌출부(46)는 평탄부(42)와 제2 도전 패턴(24) 사이에 개재될 수 있다.
이어서, 도 2 내지 도 4를 참조하면, 절연 구조체(40)의 측벽, 제1 도전 패턴(22)의 측벽 및 제2 도전 패턴(24)의 측벽 상에 제2 스페이서(50)를 형성한다.
이에 따라, 제1 도전 패턴(22)과 제2 도전 패턴(24) 사이에서, 제1 도전 패턴(22)의 측벽과, 제1 돌출부(44)의 측벽과, 평탄부(42)의 측벽과, 제2 돌출부(46)의 측벽과, 제2 도전 패턴(24)의 측벽을 따라 연장되는 제2 스페이서(50)가 형성될 수 있다.
몇몇 실시예에서, 제2 스페이서(50)는 다중막을 포함할 수 있다. 예를 들어, 제2 스페이서(50)는 제1 도전 패턴(22) 및 제2 도전 패턴(24)과 접촉하는 제3 서브 스페이서(52)와, 제3 서브 스페이서(52)의 측벽 상의 제4 서브 스페이서(54)를 포함할 수 있다. 제3 서브 스페이서(52)는 실리콘 질화물을 포함할 수 있고, 제4 서브 스페이서(54)는 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 영역(I) 상의 제1 도전 패턴(22) 및 제2 도전 패턴(24)을 패터닝하는 공정에서, 제2 영역(II)을 보호하는 제2 마스크 패턴(M2)을 이용하는 경우에, 포토리소그래피 공정의 해상도 한계로 인하여 제1 도전 패턴(22)의 말단과 제2 도전 패턴(24)의 말단을 연결하는 브리지(bridge)가 형성될 수 있다.
예를 들어, 오정렬(misalignment) 등에 의하여, 제2 마스크 패턴이 도전 구조체(20)와 너무 가까워지거나 도전 구조체(20)와 중첩되게 형성되는 경우에, 패터닝 후의 제1 도전 패턴(22)과 제2 도전 패턴(24)을 연결하는 브리지가 형성될 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 도전 돌출부(20P)를 이용하여 브리지의 형성을 효율적으로 방지하므로, 공정 마진을 향상시킬 수 있다.
도 26 내지 도 38은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 25를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
참고적으로, 도 27은 도 26의 D1-D1'을 따라서 절단한 단면도이다. 도 29는 도 28의 D2-D2'를 따라서 절단한 단면도이다. 도 31은 도 30의 D3-D3'를 따라서 절단한 단면도이다. 도 33은 도 32의 D4-D4'를 따라서 절단한 단면도이다. 도 36은 도 35의 D5-D5'를 따라서 절단한 단면도이다. 도 38은 도 37의 D6-D6'를 따라서 절단한 단면도이다.
도 26 및 도 27을 참조하면, 활성 영역(AR)을 포함하는 기판(10), 워드 라인(WL), 소자 분리막(110) 및 절연막(120)을 제공한다.
활성 영역(AR)은 기판(10) 내에 형성될 수 있다. 활성 영역(AR)은 사선의 바(bar) 모양으로 형성될 수 있다. 예를 들어, 활성 영역(AR)은 제1 방향(Y) 및 제2 방향(X)이 연장되는 평면에서, 제1 방향(Y) 및 제2 방향(X)이 아닌 임의의 방향으로 연장되는 바 모양일 수 있다. 또한, 활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 모양일 수 있다. 복수 개의 활성 영역(AR) 중 하나의 활성 영역(AR)의 중심은, 다른 하나의 활성 영역의 말단부와 인접하도록 배치될 수 있다.
소자 분리막(110)은 복수의 활성 영역(AR)을 정의할 수 있다. 도 27에서, 소자 분리막(110)의 측벽은 경사를 갖는 것으로 도시되었으나, 이는 소자 분리막(110)을 형성하는 공정 상의 특징일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
절연막(120)은 기판(10) 및 소자 분리막(110) 상에 형성될 수 있다. 절연막(120)은 단일막일 수 있으나, 도 6a에 도시된 것처럼, 절연막(120)은 제1 절연막(121), 제2 절연막(122) 및 제3 절연막(123)을 포함하는 다중막일 수도 있다.
도 28 및 도 29를 참조하면, 기판(10) 상에, 서로 인접하는 도전 구조체(20) 및 절연 구조체(40)를 형성한다. 도전 구조체(20) 및 절연 구조체(40)를 형성하는 것은, 도 11 내지 도 13을 참조하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 도전 구조체(20)는 다중막을 포함할 수 있다. 예를 들어, 도전 구조체(20)는 기판(10) 상에 차례로 적층되는 제1 도전막(131), 제2 도전막(132), 제3 도전막(133) 및 캡핑막(134)을 포함할 수 있다.
예를 들어, 제1 도전막(131)은 폴리실리콘을 포함할 수 있고, 제2 도전막(132)은 도전성 금속질화물(예를 들어, TiSiN)을 포함할 수 있고, 제3 도전막(133)은 금속(예를 들어, 텅스텐)을 포함할 수 있고, 캡핑막(134)은 실리콘 질화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 도전 구조체(20)는 복수의 제1 다이렉트 컨택(DC1)을 포함할 수 있다.
제1 다이렉트 컨택(DC1)은 도전 구조체(20)의 하부에 형성될 수 있다. 예를 들어, 제1 다이렉트 컨택(DC1)은 기판(10) 내의 제1 트렌치(TR1) 내에 형성될 수 있다. 이에 따라, 제1 다이렉트 컨택(DC1)은 기판(10)과 접촉할 수 있다. 예를 들어, 제1 다이렉트 컨택(DC1)은, 제1 트렌치(TR1)에 의해 노출된 활성 영역(AR)의 중심과 접촉할 수 있다.
제1 다이렉트 컨택(DC1)은 도전성 물질을 포함할 수 있다. 이에 따라, 제1 도전 패턴(22) 또는 제2 도전 패턴(24)의 일부는 활성 영역(AR)과 전기적으로 접속될 수 있다.
도 30 및 도 31을 참조하면, 도전 구조체(20) 및 절연 구조체(40) 상에, 희생 패턴(SM) 및 제1 마스크 패턴(M1)을 형성한다. 희생 패턴(SM) 및 제1 마스크 패턴(M1)을 형성하는 것은, 도 14 내지 도 16을 참조하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제1 마스크 패턴(M1)은 도전 구조체(20)의 제1 다이렉트 컨택(DC1)과 중첩되도록 형성될 수 있다.
도 32 및 도 33을 참조하면, 희생 패턴(SM)을 제거한다. 희생 패턴(SM)을 제거하는 것은, 도 17 내지 도 19를 참조하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 34를 참조하면, 제2 영역(II) 상에 제2 마스크 패턴(M2)을 형성한다. 제2 마스크 패턴(M2)을 형성하는 것은, 도 20 내지 도 22를 참조하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
제2 마스크 패턴(M2)은 기판(10)의 제2 영역(II)을 덮도록 형성될 수 있다. 그러나, 제2 마스크 패턴(M2)은 기판(10)의 제1 영역(I)을 덮지 않을 수 있다. 이에 따라, 제2 마스크 패턴(M2)은 절연 구조체(40)의 일부, 제1 스페이서(30) 및 도전 구조체(20)를 노출시킬 수 있다.
도 35 및 도 36을 참조하면, 제1 마스크 패턴(M1) 및 제2 마스크 패턴(M2)을 이용하여, 도전 구조체(20) 및 절연 구조체(40)를 패터닝한다. 도전 구조체(20) 및 절연 구조체(40)를 패터닝하는 것은, 도 23 내지 도 25를 참조하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이에 따라, 복수의 제1 다이렉트 컨택(DC1)을 각각 포함하는 제1 도전 패턴(22) 및 제2 도전 패턴(24)이 형성될 수 있다.
몇몇 실시예에서, 제2 도전 패턴(24)의 적어도 일부는, 제2 다이렉트 컨택(DC2)과 중첩될 수 있다. 구체적으로, 제2 영역(II)에 인접하는 제2 도전 패턴(24)의 말단은, 제2 영역(II)에 인접하는 제2 다이렉트 컨택(DC2)과 제2 방향(X)에서 중첩될 수 있다.
이어서, 도 5 내지 도 7을 참조하면, 절연 구조체(40)의 측벽, 제1 도전 패턴(22)의 측벽 및 제2 도전 패턴(24)의 측벽 상에 제2 스페이서(50)를 형성한다. 제2 스페이서(50)를 형성하는 것은, 도 2 내지 도 4를 이용하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 39는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 38을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
참고적으로, 도 39는 도 10 이후의 공정을 설명하기 위한 도면이다.
도 39를 참조하면, 기판(10) 상에, 서로 인접하는 도전 구조체(20) 및 절연 구조체(40)를 형성한다.
몇몇 실시예에서, 절연 구조체(40)에 인접하는 도전 구조체(20)의 측벽은 평면적 관점에서 계단 모양을 가질 수 있다. 예를 들어, 도 39에 도시된 것처럼, 도전 구조체(20)는 제2 영역(II)을 향하는 방향으로 돌출되는 제1 도전 돌출부(20Pa) 및 제2 도전 돌출부(20Pb)를 포함할 수 있다.
제1 도전 돌출부(20Pa) 및 제2 도전 돌출부(20Pb)는 서로 인접할 수 있다. 또한, 제1 도전 돌출부(20Pa)는 제2 도전 돌출부(20Pb)보다 제2 영역(II)에 더 인접할 수 있다.
도전 구조체(20)에 인접하는 절연 구조체(40)의 측벽은, 도전 구조체(20)의 측벽에 대응될 수 있다. 즉, 절연 구조체(40)의 측벽은, 평면적 관점에서 도전 구조체(20)의 측벽과 대응되는 계단 모양을 가질 수 있다. 예를 들어, 도 39에 도시된 것처럼, 절연 구조체(40)는 제2 영역(II)으로부터 제1 영역(I)을 향하는 방향으로 돌출되는 제1 절연 돌출부(40Pa) 및 제2 절연 돌출부(40Pb)를 포함할 수 있다.
이어서, 도 14 내지 도 25를 이용하여 설명한 것과 유사한 공정을 수행할 수 있다. 이에 따라, 도 8을 참조하면, 제1 도전 패턴(22), 제2 도전 패턴(24) 및 제3 도전 패턴(26)을 포함하는 반도체 장치가 형성될 수 있다.
몇몇 실시예에서, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 거리는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리보다 클 수 있다. 예를 들어, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 제3 거리(D3)는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 제2 거리(D2)보다 클 수 있다.
도 40은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 38을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
참고적으로, 도 40은 도 10 이후의 공정을 설명하기 위한 도면이다.
도 40을 참조하면, 기판(10) 상에, 서로 인접하는 도전 구조체(20) 및 절연 구조체(40)를 형성한다.
절연 구조체(40)에 인접하는 도전 구조체(20)의 측벽은 평면적 관점에서 요철 모양을 가질 수 있다. 예를 들어, 도 40에 도시된 것처럼, 도전 구조체(20)는 제2 영역(II)을 향하는 방향으로 돌출되는 도전 돌출부(20P)를 포함할 수 있다.
도전 구조체(20)에 인접하는 절연 구조체(40)의 측벽은, 도전 구조체(20)의 측벽에 대응될 수 있다. 즉, 절연 구조체(40)의 측벽은, 평면적 관점에서 도전 구조체(20)의 측벽과 대응되는 계단 모양을 가질 수 있다. 예를 들어, 도 40에 도시된 것처럼, 절연 구조체(40)는 제2 영역(II)으로부터 제1 영역(I)을 향하는 방향으로 돌출되는 절연 돌출부(40P)를 포함할 수 있다.
몇몇 실시예에서, 도전 돌출부(20P)가 제2 방향(X)으로 연장되는 길이는 절연 돌출부(40P)가 제2 방향으로 연장되는 길이와 다를 수 있다. 예를 들어, 도시된 것처럼, 도전 돌출부(20P)가 제2 방향(X)으로 연장되는 제1 길이(L1)는, 절연 돌출부(40P)가 제2 방향으로 연장되는 제2 길이(L2)보다 작을 수 있다.
이어서, 도 14 내지 도 25를 이용하여 설명한 것과 유사한 공정을 수행할 수 있다. 이에 따라, 도 9를 참조하면, 제1 도전 패턴(22), 제2 도전 패턴(24) 및 제3 도전 패턴(26)을 포함하는 반도체 장치가 형성될 수 있다.
몇몇 실시예에서, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 거리는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 거리와 실질적으로 동일할 수 있다. 예를 들어, 제3 도전 패턴(26)이 제2 영역(II)과 이격되는 제3 거리(D3)는, 제2 도전 패턴(24)이 제2 영역(II)과 이격되는 제2 거리(D2)와 실질적으로 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 22, 24: 도전 패턴
30, 50: 스페이서 40: 절연 구조체
AR: 활성 영역 DC1: 제1 다이렉트 컨택
WL: 워드 라인 BC: 매몰 컨택
LP: 랜딩 패드 DC2: 제2 다이렉트 컨택

Claims (13)

  1. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에, 상기 제1 방향으로 연장되는 제1 도전 패턴;
    상기 제1 영역 상에, 상기 제1 도전 패턴과 이격되어 상기 제1 방향으로 연장되는 제2 도전 패턴;
    상기 제1 도전 패턴과 상기 제2 도전 패턴 사이에, 상기 제1 도전 패턴의 측벽과, 상기 제2 도전 패턴의 측벽과, 상기 제1 영역과 상기 제2 영역의 경계를 따라 연장되는 제1 스페이서; 및
    상기 제1 스페이서의 측벽의 일부 상에, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 연결하는 절연 구조체를 포함하고,
    상기 제1 도전 패턴이 상기 제2 영역과 이격되는 거리는, 상기 제2 도전 패턴이 상기 제2 영역과 이격되는 거리보다 작은 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 절연 구조체는, 상기 제2 영역 상의 평탄부와, 상기 평탄부와 상기 제1 도전 패턴 사이의 제1 돌출부와, 상기 평탄부와 상기 제2 도전 패턴 사이의 제2 돌출부를 포함하고,
    상기 제1 돌출부가 상기 제1 방향으로 연장되는 길이는, 상기 제2 돌출부가 상기 제1 방향으로 연장되는 길이보다 짧은 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2 영역에 인접하는 상기 제1 도전 패턴의 말단과, 상기 제2 영역에 인접하는 상기 제2 도전 패턴의 말단 상에 배치되는 제2 스페이서를 더 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 영역 상에, 상기 제1 방향으로 연장되는 제3 도전 패턴을 더 포함하고,
    상기 제2 도전 패턴은 상기 제1 도전 패턴과 상기 제3 도전 패턴 사이에 개재되고,
    상기 제3 도전 패턴이 상기 제2 영역과 이격되는 거리는, 상기 제2 도전 패턴이 상기 제2 영역과 이격되는 거리보다 큰 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 영역 상에, 상기 제1 방향으로 연장되는 제3 도전 패턴을 더 포함하고,
    상기 제2 도전 패턴은 상기 제1 도전 패턴과 상기 제3 도전 패턴 사이에 개재되고,
    상기 제3 도전 패턴이 상기 제2 영역과 이격되는 거리는, 상기 제2 도전 패턴이 상기 제2 영역과 이격되는 거리와 실질적으로 동일한 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 도전 패턴 상에, 상기 제1 도전 패턴과 전기적으로 접촉하는 다이렉트 컨택을 더 포함하고,
    상기 제2 도전 패턴의 적어도 일부는, 상기 제1 방향과 직교하는 제2 방향에서, 상기 다이렉트 컨택과 중첩되는 반도체 장치.
  8. 제 1항에 있어서,
    각각의 상기 제1 도전 패턴 및 상기 제2 도전 패턴은, 기판 상에 차례로 적층되는 제1 도전막, 제2 도전막 및 제3 도전막을 포함하고,
    상기 제1 도전막은 폴리실리콘을 포함하고,
    상기 제2 도전막은 도전성 금속질화물을 포함하고,
    상기 제3 도전막은 금속을 포함하는 반도체 장치.
  9. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역 내의 복수의 활성 영역을 포함하는 기판;
    상기 제1 영역 상에, 상기 제1 방향으로 연장되는 제1 도전 패턴;
    상기 제1 영역 상에, 상기 제1 도전 패턴과 이격되어 상기 제1 방향으로 연장되는 제2 도전 패턴; 및
    상기 제1 도전 패턴 상에, 상기 제1 도전 패턴과 전기적으로 접촉하는 다이렉트 컨택을 포함하고,
    상기 제1 도전 패턴이 상기 제2 영역과 이격되는 거리는, 상기 제2 도전 패턴이 상기 제2 영역과 이격되는 거리보다 작고,
    상기 제2 도전 패턴의 적어도 일부는, 상기 제1 방향과 직교하는 제2 방향에서, 상기 다이렉트 컨택과 중첩되는 반도체 장치.
  10. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하는 기판을 제공하고,
    상기 제1 영역 상에, 상기 제2 영역을 향하는 방향으로 돌출되는 도전 돌출부를 포함하는 도전 구조체를 형성하고,
    상기 도전 구조체 상에, 상기 제1 방향을 따라 연장되며 상기 도전 돌출부의 일부와 중첩되는 제1 마스크 라인과, 상기 제1 방향을 따라 연장되며 상기 도전 돌출부와 비중첩되는 제2 마스크 라인을 포함하는 제1 마스크 패턴을 형성하고,
    상기 제2 영역을 덮는 제2 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 이용하여, 상기 도전 구조체를 패터닝하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제2 영역 상의 평탄부와, 상기 평탄부의 측벽으로부터 상기 제1 방향으로 돌출되는 돌출부를 포함하는 절연 구조체;
    상기 제1 영역 상에, 상기 제1 방향으로 연장되는 제1 장변과, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 단변을 포함하는 제1 도전 패턴;
    상기 제1 영역 상에, 상기 제1 방향으로 연장되며 상기 제1 장변과 대향하는 제2 장변과, 상기 제2 방향으로 연장되며 상기 돌출부와 대향하는 제2 단변을 포함하는 제2 도전 패턴;
    상기 제2 단변을 따라 상기 돌출부와 상기 제2 도전 패턴 사이에서 연장되는 제1 스페이서;
    상기 제1 장변, 상기 제2 장변, 상기 돌출부의 측벽 및 상기 평탄부의 측벽을 따라 연장되는 제2 스페이서; 및
    상기 제1 도전 패턴과 접속되며, 상기 제2 방향에서 상기 돌출부와 중첩되는 다이렉트 컨택을 포함하고,
    상기 제1 도전 패턴과 상기 제2 영역 사이의 거리는, 상기 제2 도전 패턴과 상기 제2 영역 사이의 거리보다 작은 반도체 장치.
  12. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역 내의 활성 영역을 포함하는 기판;
    상기 제1 영역 상에, 상기 제1 방향으로 연장되는 제1 도전 패턴;
    상기 제1 영역 상에, 상기 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 도전 패턴으로부터 이격되는 제2 도전 패턴;
    상기 제2 영역과 대향하는 상기 제2 도전 패턴의 일 말단 상에 배치되는 제1 스페이서;
    상기 제1 도전 패턴의 측벽 및 상기 제2 도전 패턴의 측벽을 따라 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이에서 연장되는 제2 스페이서;
    상기 활성 영역의 제1 부분과 상기 제1 도전 패턴을 연결하는 제1 다이렉트 컨택;
    상기 활성 영역의 제2 부분과 접속되는 커패시터;
    상기 활성 영역의 상기 제1 부분과 상기 활성 영역의 상기 제2 부분 사이에, 상기 활성 영역을 가로질러 상기 제2 방향으로 연장되는 워드 라인; 및
    상기 제2 영역과 대향하는 상기 제1 도전 패턴의 일 말단 상에, 상기 제1 도전 패턴과 접속되는 제2 다이렉트 컨택을 포함하고,
    상기 제1 도전 패턴과 상기 제2 영역 사이의 거리는, 상기 제2 도전 패턴과 상기 제2 영역 사이의 거리보다 작고,
    상기 제2 스페이서의 적어도 일부는 상기 제2 방향에서 상기 제2 다이렉트 컨택과 중첩되는 반도체 장치.
  13. 제1 방향을 따라 배열되는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역 내의 활성 영역을 포함하는 기판;
    상기 제1 영역 상에, 상기 제1 방향으로 연장되는 제1 도전 패턴;
    상기 제1 영역 상에, 상기 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 도전 패턴으로부터 이격되는 제2 도전 패턴;
    상기 제2 영역과 대향하는 상기 제2 도전 패턴의 일 말단 상에 배치되는 제1 스페이서;
    상기 제1 도전 패턴의 측벽, 상기 제2 도전 패턴의 측벽 및 상기 제1 영역과 상기 제2 영역의 경계를 따라, 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이에서 연장되는 제2 스페이서;
    상기 활성 영역의 제1 부분과 상기 제1 도전 패턴을 연결하는 제1 다이렉트 컨택;
    상기 활성 영역의 제2 부분과 접속되는 커패시터;
    상기 활성 영역의 상기 제1 부분과 상기 활성 영역의 상기 제2 부분 사이에, 상기 활성 영역을 가로질러 상기 제2 방향으로 연장되는 워드 라인; 및
    상기 제2 영역과 대향하는 상기 제1 도전 패턴의 일 말단 상에, 상기 제1 도전 패턴과 접속되는 제2 다이렉트 컨택을 포함하고,
    상기 제1 도전 패턴과 상기 제2 영역 사이의 거리는, 상기 제2 도전 패턴과 상기 제2 영역 사이의 거리보다 작고,
    상기 제2 스페이서의 적어도 일부는 상기 기판의 상면과 교차하는 제3 방향에서 상기 제2 다이렉트 컨택과 중첩되는 반도체 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863815A (zh) * 2020-06-05 2020-10-30 福建省晋华集成电路有限公司 半导体装置及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792687A (en) 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719071A (en) * 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
JP3638711B2 (ja) * 1996-04-22 2005-04-13 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100258364B1 (ko) * 1997-12-27 2000-06-01 김영환 반도체 소자의 콘택 제조방법
KR100363840B1 (ko) * 1999-12-27 2002-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP4498088B2 (ja) 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7399671B2 (en) * 2005-09-01 2008-07-15 Micron Technology, Inc. Disposable pillars for contact formation
US7485525B2 (en) * 2006-01-10 2009-02-03 International Business Machines Corporation Method of manufacturing a multiple port memory having a plurality of parallel connected trench capacitors in a cell
US8590034B2 (en) 2006-06-21 2013-11-19 Basit Hussain Method, system and apparatus for providing stateful information redaction
KR100809328B1 (ko) * 2006-07-19 2008-03-05 삼성전자주식회사 비휘발성 메모리 집적 회로 장치의 제조 방법 및 이를통해서 제조된 비휘발성 메모리 집적 회로 장치
JP2009088134A (ja) * 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
KR101463580B1 (ko) * 2008-06-03 2014-11-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20100037406A (ko) 2008-10-01 2010-04-09 삼성전자주식회사 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법
KR101532012B1 (ko) * 2008-12-24 2015-06-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101564052B1 (ko) * 2009-05-11 2015-10-28 삼성전자주식회사 반도체 소자 및 그 제조 방법.
JP2011199186A (ja) 2010-03-23 2011-10-06 Toshiba Corp 不揮発性記憶装置およびその製造方法
JP5560812B2 (ja) * 2010-03-23 2014-07-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8390051B2 (en) 2010-07-27 2013-03-05 Micron Technology, Inc. Methods of forming semiconductor device structures and semiconductor device structures including a uniform pattern of conductive lines
KR101756226B1 (ko) 2010-09-01 2017-07-11 삼성전자 주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
KR101920626B1 (ko) * 2011-08-16 2018-11-22 삼성전자주식회사 정보 저장 장치 및 그 제조 방법
US8728940B2 (en) 2012-01-26 2014-05-20 Micron Technology, Inc. Memory arrays and methods of forming same
US8872272B2 (en) * 2012-07-10 2014-10-28 GlobalFoundries, Inc. Stress enhanced CMOS circuits and methods for their manufacture
US8669167B1 (en) * 2012-08-28 2014-03-11 International Business Machines Corporation Techniques for metal gate workfunction engineering to enable multiple threshold voltage FINFET devices
US8674522B1 (en) 2012-10-11 2014-03-18 Nanya Technology Corp. Castle-like chop mask for forming staggered datalines for improved contact isolation and pattern thereof
US8841711B1 (en) * 2013-03-12 2014-09-23 Globalfoundries Inc. Methods of increasing space for contact elements by using a sacrificial liner and the resulting device
KR102113802B1 (ko) 2013-03-14 2020-05-21 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
KR102001493B1 (ko) * 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102184514B1 (ko) * 2014-02-10 2020-11-30 삼성전자주식회사 반도체 소자
KR102257038B1 (ko) 2014-06-23 2021-05-28 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자
KR102203459B1 (ko) * 2014-08-11 2021-01-15 삼성전자주식회사 반도체 소자
US9704871B2 (en) * 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
KR102424961B1 (ko) * 2015-07-07 2022-07-25 삼성전자주식회사 란타넘 화합물 및 그 제조 방법과 란타넘 전구체 조성물과 이를 이용한 박막 형성 방법 및 집적회로 소자의 제조 방법
KR102377568B1 (ko) 2015-11-27 2022-03-22 에스케이하이닉스 주식회사 패드부 및 라인부를 가진 미세 패턴을 형성하는 방법
JP6683488B2 (ja) * 2016-02-03 2020-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102482369B1 (ko) * 2016-07-06 2022-12-29 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792687A (en) 1996-08-01 1998-08-11 Vanguard International Semiconductor Corporation Method for fabricating high density integrated circuits using oxide and polysilicon spacers

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