KR102184514B1 - 반도체 소자 - Google Patents

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KR102184514B1
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Abstract

반도체 소자를 제공한다. 상기 반도체 소자는 콘택 영역을 갖는 반도체 기판을 포함한다. 상기 반도체 기판 상에 층간 절연 막이 배치된다. 상기 층간 절연 막을 관통하며 상기 콘택 영역과 전기적으로 연결된 하부 콘택 플러그가 배치된다. 상기 층간 절연 막 상에 배선 구조체가 배치된다.상기 층간 절연 막 상에 상기 배선 구조체와 이격된 인접 배선이 배치된다. 상기 배선 구조체의 바닥면은 상기 하부 콘택 플러그 상부면의 일부와 중첩하는 제1 부분 및 상기 층간 절연 막과 중첩하는 제2 부분을 갖는다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자, 반도체 소자의 제조방법, 이들을 채택하는 전자 시스템에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 콘택 플러그들 및 배선 구조체들 사이에 전기적 쇼트가 발생하는 문제가 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 콘택 플러그와, 콘택 플러그에 인접하는 금속 배선 사이의 전기적 쇼트를 방지할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 콘택 플러그들 및 금속 배선들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 증가시키면서도 콘택 플러그 및 콘택 플러그와 인접하는 금속 배선 사이의 전기적 쇼트를 방지할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 반도체 소자들의 제조방법들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 콘택 영역을 갖는 반도체 기판을 포함한다. 상기 반도체 기판 상에 층간 절연 막이 배치된다. 상기 층간 절연 막을 관통하며 상기 콘택 영역과 전기적으로 연결된 하부 콘택 플러그가 배치된다. 상기 층간 절연 막 상에 배선 구조체가 배치된다. 상기 층간 절연 막 상에 상기 배선 구조체와 이격된 인접 배선이 배치된다. 상기 배선 구조체의 바닥면은 상기 하부 콘택 플러그 상부면의 일부와 중첩하는 제1 부분 및 상기 층간 절연 막과 중첩하는 제2 부분을 갖는다.
몇몇 실시예들에서, 상기 층간 절연막 상에 배치된 버퍼 절연 막을 더 포함할 수 있다. 상기 배선 구조체는 상기 버퍼 절연막을 관통하며 상기 하부 콘택 플러그와 전기적으로 연결된 버퍼 플러그 부분과 상기 버퍼 절연막 상에 배치되며 상기 버퍼 플러그 부분과 전기적으로 연결되는 배선 부분을 포함할 수 있다. 상기 버퍼 플러그 부분의 바닥면은 상기 하부 콘택 플러그 상부면의 일부와 중첩할 수 있다.
다른 실시예에서, 소스 영역, 드레인 영역, 게이트 유전 막 및 게이트 전극을 포함하는 트랜지스터 및 상기 게이트 전극 상에 배치된 절연성의 게이트 캐핑 패턴을 더 포함할 수 있다. 상기 게이트 전극은 상기 반도체 기판의 활성 영역 상에 배치되고, 상기 게이트 유전 막은 상기 활성 영역과 상기 게이트 전극 사이에 개재되고, 상기 소스 및 드레인 영역들은 상기 게이트 전극 양 옆의 상기 활성 영역 내에 배치될 수 있다. 상기 소스 및 드레인 영역들 중 하나는 상기 콘택 영역일 수 있다.
또 다른 실시예에서, 상기 버퍼 절연 막은 상기 인접 배선과 상기 게이트 캐핑 패턴 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 배선 구조체 바닥면의 상기 제2 부분은 상기 배선 구조체 바닥면의 상기 제1 부분 보다 상기 인접 배선으로부터 멀리 떨어질 수 있다.
또 다른 실시예에서, 상기 배선 구조체는 버퍼 플러그 부분, 상기 버퍼 플러그 부분 상의 콘택 부분 및 상기 콘택 부분으로부터 수평 방향으로 연장된 라인 부분을 포함하되, 상기 콘택 부분은 상기 라인 부분 보다 큰 폭을 가질 수 있고, 상기 버퍼 플러그 부분은 상기 하부 콘택 플러그 보다 큰 폭을 가질 수 있다.
또 다른 실시예에서, 상기 콘택 부분 상의 상부 콘택 플러그 및 상기 상부 콘택 플러그 상의 금속 배선을 더 포함할 수 있다. 상기 상부 콘택 플러그는 상기 콘택 부분과 전기적으로 연결되며 상기 라인 부분 보다 큰 폭을 가질 수 있다.
또 다른 실시예에서, 상기 하부 콘택 플러그의 상부면은 상기 배선 구조체와 중첩하지 않는 부분의 폭 보다 상기 배선 구조체와 중첩하는 부분의 폭이 클 수 있다.
또 다른 실시예에서, 상기 버퍼 플러그 부분은 상기 하부 콘택 플러그 보다 큰 폭을 가질 수 있다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 제1 콘택 영역 및 제2 콘택 영역을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 상기 제1 콘택 영역 상에 제1 콘택 플러그가 배치된다. 상기 반도체 기판의 상기 제2 콘택 영역 상에 제2 콘택 플러그가 배치된다. 상기 제1 콘택 플러그 상에 제1 배선 구조체가 배치된다. 상기 제1 배선 구조체는 제1 버퍼 플러그 부분 및 상기 제1 버퍼 플러그 부분 상의 제1 배선 부분을 포함한다. 상기 제2 콘택 플러그 상에 제2 배선 구조체가 배치된다. 상기 제2 배선 구조체는 제2 버퍼 플러그 부분 및 상기 제2 버퍼 플러그 부분 상의 제2 배선 부분을 포함한다. 상기 제1 및 제2 배선 부분들 사이에 인접 배선이 배치된다. 상기 제1 및 제2 버퍼 플러그 부분들 사이의 이격 거리는 상기 제1 및 제2 콘택 플러그들 사이의 이격 거리 보다 크다.
몇몇 실시예들에서, 상기 제1 버퍼 플러그 부분의 바닥면은 상기 제1 콘택 플러그 상부면의 일부와 중첩하는 제1 부분 및 상기 제1 콘택 플러그와 이격된 제2 부분을 갖되, 상기 제1 버퍼 플러그 부분 바닥면의 상기 제2 부분은 상기 제1 버퍼 플러그 바닥면의 상기 제1 부분 보다 상기 인접 배선으로부터 멀리 떨어질 수 있다.
다른 실시예에서, 상기 제2 버퍼 플러그 부분의 바닥면은 상기 제2 콘택 플러그 상부면의 일부와 중첩하는 제1 부분과 상기 제2 콘택 플러그와 이격된 제2 부분을 포함하되, 상기 제2 버퍼 플러그 부분 바닥면의 상기 제2 부분은 상기 제2 버퍼 플러그 바닥면의 상기 제1 부분 보다 상기 인접 배선으로부터 멀리 떨어질 수 있다.
또 다른 실시예에서, 상기 제1 배선 부분은 상기 제1 버퍼 플러그 부분 상의 제1 콘택 부분 및 상기 제1 콘택 부분으로부터 수평 방향으로 연장되며 상기 제1 콘택 부분 보다 작은 폭을 갖는 제1 라인 부분을 포함하고, 상기 제2 배선 부분은 상기 제2 버퍼 플러그 부분 상의 제2 콘택 부분 및 상기 제2 콘택 부분으로부터 수평 방향으로 연장되며 상기 제2 콘택 부분 보다 작은 폭을 갖는 제2 라인 부분을 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 기판 상에 배치된 주변 트랜지스터; 상기 반도체 기판 상에 배치된 하부 층간 절연 막; 및 상기 하부 층간 절연 막 상의 버퍼 절연 막을 더 포함하되, 상기 주변 트랜지스터는, 상기 반도체 기판의 주변 활성 영역 상에 배치된 주변 게이트 전극; 상기 주변 게이트 전극과 상기 주변 활성 영역 사이의 주변 게이트 유전체; 및 상기 주변 게이트 전극 양 옆의 상기 주변 활성 영역 내에 배치된 제1 주변 불순물 영역 및 제2 주변 불순물 영역를 포함하고, 상기 하부 층간 절연 막은 상기 주변 게이트 전극 양 옆의 상기 제1 및 제2 주변 불순물 영역들 상에 배치될 수 있다.
또 다른 실시예에서, 상기 제1 콘택 플러그는 상기 하부 층간 절연 막을 관통하며 상기 제1 주변 불순물 영역과 접촉하고, 상기 제2 콘택 플러그는 상기 하부 층간 절연 막을 관통하며 상기 제2 주변 불순물 영역과 접촉하고, 상기 제1 콘택 영역은 상기 제1 콘택 플러그와 접촉하는 상기 제1 주변 불순물 영역의 부분이고, 상기 제2 콘택 영역은 상기 제2 콘택 플러그와 접촉하는 상기 제2 주변 불순물 영역의 부분이고, 상기 제1 버퍼 플러그 부분은 상기 버퍼 절연 막을 관통하며 상기 제1 콘택 플러그 상부면의 일부와 접촉하고, 상기 제2 버퍼 플러그 부분은 상기 버퍼 절연 막을 관통하며 상기 제2 콘택 플러그 상부면의 일부와 접촉할 수 있다.
또 다른 실시예에서, 상기 반도체 기판 상에 배치된 셀 트랜지스터들; 상기 반도체 기판 상에 배치된 비트라인 구조체들; 상기 비트라인 구조체들 사이에 배치된 셀 콘택 플러그들; 및 상기 셀 콘택 플러그들 상의 셀 도전성 패턴들을 더 포함하되, 상기 셀 트랜지스터들의 각각은, 상기 반도체 기판의 셀 활성 영역을 가로지르는 게이트 트렌치 내에 매립된 셀 게이트 전극; 상기 셀 게이트 전극과 상기 셀 활성 영역 사이의 셀 게이트 유전체; 및 상기 셀 게이트 전극 양 옆의 상기 셀 활성 영역 내에 배치된 제1 셀 소스/드레인 영역 및 제2 셀 소스/드레인 영역을 포함하고, 상기 비트라인 구조체들은 상기 제1 셀 소스/드레인 영역들과 전기적으로 연결되고, 상기 비트라인 구조체들 각각의 일부분은 상기 주변 게이트 전극의 일부분과 실질적으로 동일한 레벨에 배치되고, 상기 셀 콘택 플러그들은 상기 제2 셀 소스/드레인 영역들과 전기적으로 연결될 수 있다.
또 다른 실시예에서, 상기 셀 도전성 패턴들은 상기 제1 및 제2 주변 배선 구조체들과 동일한 금속 물질로 형성되고, 상기 셀 콘택 플러그들 각각의 상부 부분은 상기 제1 및 제2 콘택 플러그들과 동일한 금속 물질로 형성되고, 상기 셀 콘택 플러그들 각각의 하부 부분은 상기 제1 및 제2 콘택 플러그들과 다른 물질로 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도를 향상시키면서 전기적 쇼트 불량을 억제하고, 전기적 특성이 우수한 반도체 소자를 제공할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도를 향상시키기 위하여 콘택 플러그들 사이의 간격을 최소화시킴으로써, 반도체 소자의 집적도를 향상시킬 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 콘택 플러그들과 배선들 사이의 전기적 쇼트 불량을 방지하기 위하여, 콘택 플러그들 각각의 상부에 콘택 플러그 상부면의 일부분과 접촉하는 버퍼 플러그 부분을 배치할 수 있다. 이러한 버퍼 플러그 부분을 배치함으로써, 콘택 플러그들과 배선들 사이의 전기적 쇼트를 방지할 수 있다. 또한, 이러한 버퍼 플러그 부분을 배치함으로써, 콘택 플러그들의 간격을 최소화할 수 있으므로, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1a은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 주변 영역을 나타낸 평면도이고, 도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 셀 영역을 나타낸 평면도이다.
도 2a는 도 1a의 I-I'선을 따라 취해진 영역 및 도 1a의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 2a의 일부 구성요소들을 설명하기 위한 개략적인 도면이고, 도 2c는 도 1b의 III-III'선을 따라 취해진 영역, 도 1b의 IV-IV'선을 따라 취해진 영역, 및 도 1b의 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 소자의 주변 영역을 나타낸 평면도이고, 도 3b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 주변 영역을 나타낸 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 주변 영역을 나타낸 평면도이고, 도 4b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 주변 영역을 나타낸 단면도이다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 및 도 12b는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조 방법들을 설명하기 위한 단면도들이다.
도 13 및 도 14는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 반도체 모듈들을 개념적으로 도시한 도면들이다.
도 15는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 17은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 주변 영역을 나타낸 평면도이고, 도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 셀 영역을 나타낸 평면도이다.
도 2a는 도 1a의 I-I'선을 따라 취해진 영역 및 도 1a의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 2a의 일부 구성요소들을 설명하기 위한 개략적인 도면이고, 도 2c는 도 1b의 III-III'선을 따라 취해진 영역, 도 1b의 IV-IV'선을 따라 취해진 영역, 및 도 1b의 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
우선, 도 1a, 도 1b, 도 2a, 도 2b 및 도 2c를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1a, 도 1b, 도 2a, 도 2b 및 도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1a)는 셀 영역(CA, cell area) 및 주변 영역(PA, peripheral area)을 갖는 반도체 기판(3), 주변 트랜지스터(PT), 주변 층간 절연 막(48p), 제1 및 제2 주변 콘택 영역들(46c1, 46c2), 제1 및 제2 주변 콘택 플러그들(60p1, 60p2), 제1 및 제2 주변 배선 구조체들(72p1, 72p2), 및 인접 배선(72p3)을 포함할 수 있다.
상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 기판일 수 있다. 상기 셀 영역(CA)은 복수 개의 셀 트랜지스터 및/또는 복수 개의 셀 커패시터들이 규칙적으로 배치되는 영역을 의미할 수 있고, 상기 주변 영역(PA)은 상기 셀 영역(CA) 주위에 형성되는 집적 회로들을 포함하는 영역을 의미할 수 있다.
상기 주변 트랜지스터(PT), 상기 주변 층간 절연 막(48p), 상기 제1 및 제2 주변 콘택 영역들(46c1, 46c2), 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2), 상기 제1 및 제2 주변 배선 구조체들(72p1, 72p2), 및 상기 인접 배선(72p3)은 상기 반도체 기판(3)의 상기 주변 영역(PA) 상에 배치될 수 있다.
상기 주변 트랜지스터(PT)는 제1 주변 불순물 영역(45a), 제2 주변 불순물 영역(45b), 주변 게이트 유전체(21p), 주변 게이트 전극(33p)을 포함할 수 있다. 상기 주변 게이트 전극(33p)은 상기 반도체 기판(3)의 주변 활성 영역(6p) 상에 배치되며 주변 소자분리 영역(6sp) 상으로 연장될 수 있다. 상기 주변 소자분리 영역(6sp)은 상기 반도체 기판(3)의 상기 주변 영역(PA) 내에 배치되며 상기 주변 활성 영역(6p)을 한정할 수 있다. 상기 주변 소자분리 영역(6sp)은 얕은 트렌치 소자분리 막(shallow trench isolation)으로 형성할 수 있다.
상기 주변 게이트 전극(33p)은 차례로 적층된 주변 게이트 하부 패턴(24p), 주변 게이트 중간 패턴(27p) 및 주변 게이트 상부 패턴(30p)을 포함할 수 있다. 상기 주변 게이트 하부 패턴(24p)은 폴리 실리콘 등과 같은 도전성 물질을 포함할 수 있다. 상기 주변 게이트 중간 패턴(27p)은 금속 실리사이드(e.g., WSi 등) 및/또는 금속 질화물(e.g., TiN, TaN 등) 등과 같은 도전성 물질을 포함할 수 있다. 상기 주변 게이트 상부 패턴(30p)은 텅스텐 등과 같은 금속 물질을 포함할 수 있다. 상기 주변 게이트 유전체(21p)는 상기 주변 게이트 전극(33p)과 상기 주변 활성 영역(6p) 사이에 개재될 수 있다. 상기 주변 게이트 유전체(21p)는 실리콘 산화물 및/또는 고유전체(high-k dielectric)를 포함할 수 있다.
상기 제1 및 제2 주변 불순물 영역들(45a, 45b)은 상기 주변 게이트 전극(33p) 양 옆의 상기 주변 활성 영역(6p) 내에 배치될 수 있다. 상기 제1 및 제2 주변 불순물 영역들(45a, 45b) 중 하나는 상기 주변 트랜지스터(PT)의 소스 영역일 수 있고, 나머지 하나는 상기 주변 트랜지스터(PT)의 드레인 영역일 수 있다.
상기 반도체 소자(1a)는 주변 게이트 캐핑 패턴(36p) 및 주변 게이트 스페이서(42p)을 포함할 수 있다. 상기 주변 게이트 캐핑 패턴(36p)은 상기 주변 게이트 전극(33p) 상에 배치될 수 있다. 상기 주변 게이트 캐핑 패턴(36p)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 주변 게이트 스페이서(42p)는 차례로 적층된 상기 주변 게이트 전극(33p) 및 상기 주변 게이트 캐핑 패턴(36p)의 측면들 상에 배치될 수 있다. 상기 주변 게이트 스페이서(42p)는 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 주변 층간 절연 막(48p)은 상기 주변 트랜지스터(PT), 상기 주변 게이트 캐핑 패턴(36p), 및 상기 주변 게이트 스페이서(42p)를 갖는 상기 반도체 기판(3)의 상기 주변 영역(PA) 상에 배치될 수 있다. 상기 주변 층간 절연 막(48p)은 상기 주변 소자분리 영역(6sp), 및 상기 주변 트랜지스터(PT)의 상기 제1 및 제2 주변 불순물 영역들(45a, 45b)을 덮으며, 상기 주변 게이트 캐핑 패턴(36p)의 상부면을 노출시키도록 배치될 수 있다. 상기 주변 층간 절연 막(48p)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 주변 콘택 영역(46c1)은 상기 주변 층간 절연 막(48p)을 관통하며 상기 주변 트랜지스터(PT)의 소정 영역을 노출시키는 제1 주변 하부 콘택 홀(57h1)에 의해 정의될 수 있다. 예를 들어, 상기 제1 주변 콘택 영역(46c1)은 상기 주변 층간 절연 막(48p)을 관통하는 상기 제1 주변 하부 콘택 홀(57h1)에 의해 노출되는 상기 제1 주변 불순물 영역(45a)의 부분일 수 있다.
상기 제2 주변 콘택 영역(46c2)은 상기 주변 층간 절연 막(48p)을 관통하며 상기 주변 트랜지스터(PT)의 소정 영역을 노출시키는 제2 주변 하부 콘택 홀(57h2)에 의해 정의될 수 있다. 예를 들어, 상기 제2 주변 콘택 영역(46c2)은 상기 주변 층간 절연 막(48p)을 관통하는 상기 제2 주변 하부 콘택 홀(57h2)에 의해 노출되는 상기 제2 주변 불순물 영역(45b)의 부분일 수 있다. 상기 제2 주변 콘택 영역(46c2)은 상기 제1 주변 콘택 영역(46c1)과 이격될 수 있다.
상기 제1 주변 콘택 플러그(60p1)는 상기 제1 주변 콘택 영역(46c1) 상에 배치될 수 있다. 상기 제1 주변 콘택 플러그(60p1)는 상기 주변 층간 절연 막(48p)를 관통하며 상기 제1 주변 콘택 영역(46c1)과 전기적으로 연결될 수 있다. 상기 제1 주변 콘택 플러그(60p1)는 상기 제1 주변 하부 콘택 홀(57h1)을 채우며 상기 제1 주변 콘택 영역(46c1)과 접촉할 수 있다. 상기 제1 주변 콘택 플러그(60p1)과 접촉하는 상기 제1 주변 불순물 영역(45a)의 부분은 상기 제1 주변 콘택 영역(46c1)으로 정의될 수 있다.
상기 제2 주변 콘택 플러그(60p2)는 상기 제2 주변 콘택 영역(46c2) 상에 배치될 수 있다. 상기 제2 주변 콘택 플러그(60p2)는 상기 주변 층간 절연 막(48p)를 관통하며 상기 제2 주변 콘택 영역(46c2)과 전기적으로 연결될 수 있다. 상기 제2 주변 콘택 플러그(60p2)는 상기 제2 주변 하부 콘택 홀(57h2)을 채우며 상기 제2 주변 콘택 영역(46c2)과 접촉할 수 있다. 상기 제2 주변 콘택 플러그(60p2)와 접촉하는 상기 제2 주변 불순물 영역(45b)의 부분은 상기 제2 주변 콘택 영역(46c2)으로 정의될 수 있다.
상기 제1 주변 배선 구조체(72p1)는 상기 제1 주변 콘택 플러그(60p1) 상에 배치될 수 있다. 상기 제2 주변 배선 구조체(72p2)는 상기 제2 주변 콘택 플러그(60p2) 상에 배치될 수 있다. 상기 인접 배선(72p3)은 상기 제1 및 제2 주변 배선 구조체들(72p1, 72p2) 사이에 배치될 수 있다.
상기 제1 주변 배선 구조체(72p1)는 제1 버퍼 플러그 부분(72p_1p) 및 제1 배선 부분(72p_1w)을 포함할 수 있다. 상기 제1 버퍼 플러그 부분(72p_1p)은 상기 제1 주변 콘택 플러그(60p1)와 전기적으로 연결될 수 있다. 상기 제1 버퍼 플러그 부분(72p_1p)은 상기 제1 주변 콘택 플러그(60p1)와 접촉할 수 있다. 상기 제1 배선 부분(72p_1w)은 상기 제1 버퍼 플러그 부분(72p_1p) 상의 제1 콘택 부분(72p_1c) 및 상기 제1 콘택 부분(72p_1c)로부터 수평 방향으로 연장된 제1 라인 부분(72p_1i)을 포함할 수 있다.
상기 제1 버퍼 플러그 부분(72p_1p)은 상기 제1 주변 콘택 플러그(60p1)와 부분적으로 중첩할 수 있다. 상기 제1 버퍼 플러그 부분(72p_1p)는 상기 제1 주변 콘택 플러그(60p1)의 상부면의 일부와 중첩할 수 있다. 상기 제1 버퍼 플러그 부분(72p_1p)는 상기 제1 주변 콘택 플러그(60p1)의 상부면의 일부와 접촉할 수 있다. 상기 제1 버퍼 플러그 부분(72p_1p)은 상기 제1 주변 콘택 플러그(60p1)의 상부면의 일부와 중첩하고, 상기 제1 주변 콘택 플러그(60p1)의 상부면과 중첩하지 않으면서 상기 주변 층간 절연 막(48p)과 중첩하는 바닥면(72b1)을 가질 수 있다.
상기 제1 버퍼 플러그 부분(72p_1p)의 상기 바닥면(72b1)은 상기 제1 주변 콘택 플러그(60p1)의 상부면의 일부와 중첩하는 제1 부분(72b_o1), 및 상기 제1 주변 콘택 플러그(60p1)의 상부면과 중첩하지 않는 제2 부분(72b_n1)을 가질 수 있다.
상기 제1 버퍼 플러그 부분(72p_1p)의 바닥면(72b1)의 상기 제1 부분(72b_o1)는 상기 제1 주변 콘택 플러그(60p1)의 상부면의 일부와 중첩 및/또는 접촉하고, 상기 제1 버퍼 플러그 부분(72p_1p)의 바닥면(72b1)의 상기 제2 부분(72b_n1)은 상기 제1 주변 콘택 플러그(60p1)의 상부면과 중첩 및 접촉하지 않을 수 있다. 상기 제1 버퍼 플러그 부분(72p_1p)의 바닥면(72b1)의 상기 제2 부분(72b_n1)은 상기 제1 주변 콘택 플러그(60p1)와 이격될 수 있다.
상기 제1 버퍼 플러그 부분(72p_1p)의 바닥면(72b1)의 상기 제2 부분(72b_n1)은 절연성 물질 막과 중첩 및/또는 접촉할 수 있다. 상기 제1 버퍼 플러그 부분(72p_1p)의 바닥면(72b1)의 상기 제2 부분(72b_n1)와 중첩 및/또는 접촉하는 상기 절연성 물질 막은 상기 주변 층간 절연 막(48p)을 포함할 수 있다. 상기 제1 버퍼 플러그 부분(72p_1p)의 바닥면(72b1)의 상기 제2 부분(72b_n1)는 상기 주변 층간 절연 막(48p)과 중첩 및/또는 접촉할 수 있다.
상기 제1 주변 콘택 플러그(60p1)와 상기 제1 버퍼 플러그 부분(72p_1p) 사이의 저항 특성이 반도체 소자의 전기적 특성을 저하시키는 것을 방지하기 위하여, 상기 제1 주변 콘택 플러그(60p1)의 상부면은 상기 제1 버퍼 플러그 부분(72p_1p)와 중첩하지 않는 부분의 폭 보다 상기 제1 버퍼 플러그 부분(72p_1p)과 중첩하는 부분의 폭이 클 수 있다.
상기 제1 콘택 부분(72p_1c)은 상기 제1 버퍼 플러그 부분(72p_1p) 상에 배치되며 상기 제1 버퍼 플러그 부분(72p_1p) 보다 큰 평면적을 가질 수 있다. 상기 제1 라인 부분(72p_1i)은 상기 제1 콘택 부분(72p_1c)으로부터 수평 방향으로 연장되도록 배치되며, 상기 제1 콘택 부분(72p_1c) 보다 작은 폭을 가질 수 있다.
상기 제2 주변 배선 구조체(72p2)는 제2 버퍼 플러그 부분(72p_2p) 및 제2 배선 부분(72p_2w)을 포함할 수 있다. 상기 제2 버퍼 플러그 부분(72p_2p)은 상기 제2 주변 콘택 플러그(60p2)와 전기적으로 연결될 수 있다. 상기 제2 버퍼 플러그 부분(72p_2p)은 상기 제2 주변 콘택 플러그(60p2)와 접촉할 수 있다. 상기 제2 배선 부분(72p_2w)은 상기 제2 버퍼 플러그 부분(72p_2p) 상의 제2 콘택 부분(72p_2c) 및 상기 제2 콘택 부분(72p_2c)로부터 수평 방향으로 연장된 제2 라인 부분(72p_2i)을 포함할 수 있다.
상기 제2 버퍼 플러그 부분(72p_2p)은 상기 제2 주변 콘택 플러그(60p2)와 부분적으로 중첩할 수 있다. 상기 제2 버퍼 플러그 부분(72p_2p)는 상기 제2 주변 콘택 플러그(60p2)의 상부면의 일부와 중첩할 수 있다. 상기 제2 버퍼 플러그 부분(72p_2p)는 상기 제2 주변 콘택 플러그(60p2)의 상부면의 일부와 접촉할 수 있다. 상기 제2 버퍼 플러그 부분(72p_2p)은 상기 제2 주변 콘택 플러그(60p2)의 상부면의 일부와 중첩하고, 상기 제2 주변 콘택 플러그(60p2)의 상부면과 중첩하지 않으면서 상기 주변 층간 절연 막(48p)과 중첩하는 바닥면(72b2)을 가질 수 있다. 상기 제2 버퍼 플러그 부분(72p_2p)의 상기 바닥면(72b2)은 상기 제2 주변 콘택 플러그(60p2)의 상부면의 일부와 중첩는 제1 부분(72b_o2), 및 상기 제2 주변 콘택 플러그(60p2)의 상부면과 중첩하지 않는 제2 부분(72b_n2)을 가질 수 있다.
상기 제2 버퍼 플러그 부분(72p_2p)의 바닥면(72b2)의 상기 제1 부분(72b_o2)는 상기 제2 주변 콘택 플러그(60p2)의 상부면의 일부와 중첩 및/또는 접촉하고, 상기 제2 버퍼 플러그 부분(72p_2p)의 바닥면(72b2)의 상기 제2 부분(72b_n2)은 상기 제2 주변 콘택 플러그(60p2)의 상부면과 중첩 및 접촉하지 않을 수 있다. 상기 제2 버퍼 플러그 부분(72p_2p)의 바닥면(72b2)의 상기 제2 부분(72b_n2)은 상기 제2 주변 콘택 플러그(60p2)와 이격될 수 있다. 상기 제2 버퍼 플러그 부분(72p_2p)의 바닥면(72b2)의 상기 제2 부분(72b_n2)은 상기 주변 층간 절연 막(48p)과 중첩 및/또는 접촉할 수 있다.
상기 제2 주변 콘택 플러그(60p2)의 상부면은 상기 제2 버퍼 플러그 부분(72p_2p)와 중첩하지 않는 부분의 폭 보다 상기 제2 버퍼 플러그 부분(72p_2p)과 중첩하는 부분의 폭이 클 수 있다.
상기 제2 콘택 부분(72p_2c)은 상기 제2 버퍼 플러그 부분(72p_2p) 상에 배치되며 상기 제2 버퍼 플러그 부분(72p_2p) 보다 큰 평면적을 가질 수 있다. 상기 제2 라인 부분(72p_2i)은 상기 제2 콘택 부분(72p_2c)으로부터 수평 방향으로 연장되도록 배치되며, 상기 제2 콘택 부분(72p_2c) 보다 작은 폭을 가질 수 있다. 상기 제1 및 제2 라인 부분들(72p_1i, 72p_2i) 사이의 이격 거리는 상기 제1 및 제2 콘택 부분들(72p_1c, 72p_2c) 사이의 이격 거리 보다 클 수 있다.
상기 제1 및 제2 버퍼 플러그 부분들(72p_1p, 72p_2p) 사이의 이격 거리(S2)는 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2) 사이의 이격 거리(S1) 보다 클 수 있다.
상기 제1 버퍼 플러그 부분(72p_1p)의 상기 바닥면(72b1)에서, 상기 제2 부분(72b_n1)은 상기 제1 부분(72b_o1) 보다 상기 제2 주변 콘택 플러그(60p2), 상기 제2 주변 배선 구조체(72p2), 및/또는 상기 인접 배선(72p3) 으로부터 멀리 떨어지도록 배치될 수 있다.
상기 제2 버퍼 플러그 부분(72p_2p)의 상기 바닥면(72b2)에서, 상기 제2 부분(72b_n2)은 상기 제1 부분(72b_o2) 보다 상기 제1 주변 콘택 플러그(60p1), 상기 제1 주변 배선 구조체(72p1) 및/또는 상기 인접 배선(72p3) 으로부터 멀리 떨어지도록 배치될 수 있다.
상기 인접 배선(72p3)은 상기 제1 주변 배선 구조체(72p1)의 상기 제1 배선 부분(72p_1w)과 상기 제2 배선 구조체(72p2)의 상기 제2 배선 부분(72p_2w) 사이에 배치될 수 있다. 상기 인접 배선(72p3)은 상기 제1 및 제2 배선 부분들(72p_1w, 72p_2w)과 실질적으로 동일한 레벨에 배치되면서 상기 제1 및 제2 버퍼 플러그 부분들(72p_1p, 72p_2p) 보다 높은 레벨에 배치될 수 있다.
상기 제1 및 제2 배선 구조체들(72p1, 72p2), 및 상기 인접 배선(72p3)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 배선 구조체들(72p1, 72p2), 및 상기 인접 배선(72p3)은 텅스텐 등과 같은 금속성의 도전성 물질로 형성될 수 있다.
실시예들에서, 상기 제1 및 제2 버퍼 플러그 부분들(72p_1p, 72p_2p) 사이의 이격 거리(S2)를 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2) 사이의 이격 거리(S1) 보다 크게 함으로써, 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2) 사이의 간격을 최소화하면서 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2)과 상기 인접 배선(72p3) 사이의 전기적 쇼트를 방지할 수 있다. 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2) 사이의 간격을 최소화함으로써, 반도체 소자의 집적도를 증가시키어 반도체 칩의 크기(size)를 감소시킬 수 있다.
상기 반도체 소자(1a)는 상기 제1 및 제2 배선 부분들(72p_1w, 72p_2w), 및 상기 인접 배선(72p3) 하부에 배치된 주변 버퍼 절연 막(63a)을 포함할 수 있다. 상기 주변 버퍼 절연 막(63a)은 상기 인접 배선(72p3)과 상기 주변 층간 절연 막(48p) 사이, 및 상기 제1 배선 부분(72p_1w)과 상기 주변 층간 절연 막(48p) 사이, 및 상기 제2 배선부분(72p_2w)과 상기 주변 층간 절연 막(48p) 사이에 배치될 수 있다.
또한, 상기 주변 버퍼 절연 막(63a)은 상기 제1 및 제2 버퍼 플러그 부분들(72p_1p, 72p_2p)의 측면들을 둘러싸도록 배치될 수 있다. 또한, 상기 주변 게이트 캐핑 패턴(36p) 상에서, 상기 주변 버퍼 절연 막(63a)은 상기 인접 배선(72p3)과 상기 주변 케이트 캐핑 패턴(36p) 사이에 배치될 수 있다. 상기 주변 버퍼 절연 막(63a)은 상기 제1 및 제2 배선 부분들(72p_1w, 72p_2w), 및 상기 인접 배선(72p3)의 측면들과 수직방향으로 정렬된 측면들을 가질 수 있다.
또한, 상기 반도체 소자(1a)는 셀 트랜지스터들(CT) 및 상기 셀 트랜지스터들(CT)과 전기적으로 연결된 비트라인 구조체들(33c)을 포함할 수 있다.
상기 셀 트랜지스터들(CT)의 각각은 셀 게이트 유전체(12), 셀 게이트 전극(15), 제1 셀 소스/드레인 영역(9a) 및 제2 셀 소스/드레인 영역(9b)를 포함할 수 있다.
상기 셀 게이트 전극(15)은 셀 활성 영역(6c)을 가로지르며 상기 셀 활성 영역(6c)을 한정하는 셀 소자분리 영역(6sc) 내로 연장된 게이트 트렌치 내에 매립될 수 있다. 상기 셀 소자분리 영역(6sc)은 얕은 트렌치 소자분리막일 수 있다. 상기 셀 게이트 전극(15)은 상기 셀 활성 영역(6c)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 셀 게이트 전극(15)은 상기 주변 게이트 전극(33p) 보다 낮은 레벨에 배치될 수 있다. 상기 셀 게이트 유전체(12)는 상기 셀 게이트 전극(15)과 상기 셀 활성 영역(6c) 사이에 배치될 수 있다. 상기 제1 및 제2 셀 소스/드레인 영역들(9a, 9b)은 상기 셀 게이트 전극(15) 양 옆에 위치하는 상기 셀 활성 영역(6c) 내에 배치될 수 있다. 상기 셀 게이트 전극(15) 상에 실리콘 질화물 등과 같은 절연성 물질로 형성된 셀 게이트 캐핑 패턴(18)이 배치될 수 있다.
상기 비트라인 구조체들(33c)의 각각은 비트라인 하부 패턴(24c), 비트라인 중간 패턴(27c), 비트라인 상부 패턴(30c) 및 비트라인 콘택 패턴(25c)을 포함할 수 있다.
상기 비트라인 콘택 패턴(25c)은 상기 제1 셀 소스/드레인 영역(9a)과 전기적으로 연결될 수 있다. 상기 비트라인 콘택 패턴(25c)은 상기 제1 셀 소스/드레인 영역(9a)과 중첩 및/또는 접촉할 수 있다. 상기 비트라인 하부 패턴(24c)은 상기 셀 소자분리 영역(6sc) 및 상기 셀 게이트 캐핑 패턴(18) 상에 배치될 수 있다. 상기 비트라인 중간 패턴(27c)은 상기 비트라인 하부 패턴(24c) 및 상기 비트라인 콘택 패턴(25c) 상에 배치될 수 있다. 상기 비트라인 상부 패턴(30c)은 상기 비트라인 중간 패턴(27c) 상에 배치될 수 있다.
상기 비트라인 구조체들(33c)은 도전성 물질들로 형성될 수 있다. 상기 비트라인 콘택 패턴(27c)은 도우프트 실리콘 등과 같은 도전성 물질로 형성될 수 있다. 상기 비트라인 하부 패턴(24c)은 상기 주변 게이트 하부 패턴(24p)과 동일한 물질 및 동일한 두께로 형성될 수 있다. 예를 들어, 상기 비트라인 하부 패턴(24c) 및 상기 주변 게이트 하부패턴(24p)은 도우프트 실리콘 등과 같은 도전성 물질로 형성될 수 있다. 상기 비트라인 중간 패턴(27c)은 상기 주변 게이트 중간 패턴(27p)과 동일한 물질 및 동일한 두께로 형성될 수 있다. 상기 비트라인 중간 패턴(27c) 및 상기 주변 게이트 중간 패턴(27p)은 금속 실리사이드 및/또는 금속 질화물 등과 같은 도전성 물질로 형성될 수 있다. 상기 비트라인 상부 패턴(30c)은 상기 주변 게이트 상부 패턴(30p)과 동일한 물질 및 동일한 두께로 형성될 수 있다. 상기 비트라인 상부 패턴(30c) 및 상기 주변 게이트 상부 패턴(30p)은 텅스텐 등과 같은 금속 물질로 형성될 수 있다.
상기 반도체 소자(1a)는 셀 보호 절연 막(21c), 비트라인 캐핑 패턴(36c), 및 비트라인 스페이서들(42c)을 포함할 수 있다.
상기 셀 보호 절연 막(21c)은 상기 비트라인 하부 패턴(24c)의 하부에 배치될 수 있다. 상기 셀 보호 절연 막(21c)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 셀 보호 절연 막(21c)은 상기 비트라인 하부 패턴(24c)과 상기 셀 소자분리 영역(6sc) 사이, 및 상기 비트라인 하부 패턴(24c)과 상기 셀 게이트 캐핑 패턴(18) 사이에 개재될수 있다. 상기 비트라인 캐핑 패턴(36c)은 상기 비트라인 구조체(33c) 상에 배치될 수 있다. 상기 비트라인 캐핑 패턴(36c)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 비트라인 스페이서들(42c)은 차례로 적층된 상기 비트라인 구조체(33c) 및 상기 비트라인 캐핑 패턴(36c)의 측면들 상에 배치될 수 있다. 상기 비트라인 스페이서들(42c)은 절연성 물질로 형성될 수 있다.
상기 반도체 소자(1a)는 셀 절연성 분리 패턴들(48c), 셀 콘택 플러그들(61) 및 셀 도전성 패턴들(72c)을 포함할 수 있다.
상기 셀 절연성 분리 패턴들(48c)은 상기 비트라인 구조체들(33c) 사이의 공간 내에 배치되며 서로 이격될 수 있다. 상기 비트라인 스페이서들(42c)은 상기 셀 절연성 분리 패턴들(48c)과 상기 비트라인 구조체들(33c) 사이에 개재될 수 있다.
상기 셀 콘택 플러그들(61)은 상기 셀 절연성 분리 패턴들(48c) 사이, 및 상기 비트라인 구조체들(33c) 사이의 셀 콘택 홀(51)을 채우도록 배치될 수 있다. 상기 셀 콘택 플러그들(61)의 각각은 차례로 적층된 셀 콘택 하부 플러그(54) 및 셀 콘택 상부 플러그(60c)를 포함할 수 있다.
상기 셀 콘택 상부 플러그(60c)는 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2)과 동일한 물질을 포함할 수 있고, 상기 셀 콘택 하부 플러그(54)는 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 셀 콘택 하부 플러그(54)는 도우프트 실리콘 등과 같은 도전성 물질로 형성될 수 있고, 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2) 및 상기 셀 콘택 상부 플러그(54)는 금속 실리사이드, 금속 질화물 및 금속 중 적어도 하나를 포함하도록 형성될 수 있다.
상기 셀 도전성 패턴들(72c)은 상기 셀 콘택 플러그들(61)과 일대일로 대응하도록 배치될 수 있다. 상기 셀 도전성 패턴들(72c)은 상기 셀 콘택 플러그들(61)과 일대일로 대응하면서 전기적으로 연결될 수 있다. 상기 셀 도전성 패턴들(72c)은 상기 셀 콘택 플러그들(61)과 각각 접촉할 수 있다. 상기 셀 도전성 패턴들(72c)은 상기 셀 콘택 플러그들(61)과 부분적으로 중첩할 수 있다. 예를 들어, 상기 셀 도전성 패턴들(72c)의 바닥면들은 상기 셀 콘택 플러그들(61)과 중첩하는 부분 및 상기 비트라인 캐핑 패턴들(36c)과 중첩하는 부분을 가질 수 있다.
상기 셀 도전성 패턴들(72c)은 상기 제1 및 제2 주변 배선 구조체들(72p1, 72p2), 및 상기 인접 배선(72p3)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 셀 도전성 패턴들(72c), 상기 제1 및 제2 주변 배선 구조체들(72p1, 72p2), 및 상기 인접 배선(72p3)은 텅스텐 등과 같은 도전성 물질을 포함하도록 형성될 수 있다.
상기 반도체 소자(1a)는 상기 셀 영역(CA) 내에서 상기 셀 도전성 패턴들(72c) 사이에 개재되고, 및 상기 주변 영역(PA) 내에서 상기 제1 배선 부분(72p_1w), 상기 인접 배선(72p3), 및 상기 제2 배선 부분(72p_2w) 사이에 개재된 절연성 패턴(75)을 포함할 수 있다. 상기 주변 영역(PA)에서, 상기 절연성 패턴(75)은 상기 제1 및 제2 배선 부분들(72p_1w, 72p_2w), 및 상기 인접 배선(72p3) 사이에 개재되면서 상기 버퍼 절연 막(63a) 사이에 개재 또는 상기 버퍼 절연 막(63a)을 관통하도록 배치될 수 있다. 상기 셀 영역(CA)에서, 상기 절연성 패턴(75)은 상기 셀 도전성 패턴들(72c) 사이에 개재되면서 하부로 연장될 수 있다.
상기 반도체 소자(1a)는 상기 셀 영역(CA) 상의 커패시터 구조체(87)를 포함할 수 있다.
상기 커패시터 구조체(87)는 상기 셀 도전성 패턴들(72c)과 전기적으로 연결되면서 접촉하는 하부 전극들(78), 상기 하부 전극들(78)을 덮는 상부 전극(84), 및 상기 상부 전극(84)과 상기 하부 전극들(78) 사이의 커패시터 유전 막(81)을 포함할 수 있다.
상기 반도체 소자(1a)는 상기 커패시터 구조체(87), 상기 제1 및 제2 주변 배선 구조체들(72p1, 72p2), 상기 인접 배선(72p3)를 갖는 반도체 기판 상에 배치된 상부 층간 절연 막(90)을 포함할 수 있다. 상기 반도체 기판(3)의 상기 셀 영역(CA)에서, 상기 상부 층간 절연 막(90)은 상기 커패시터 구조체(87)를 덮을 수 있다. 상기 반도체 기판(3)의 상기 주변 영역(PA)에서, 상기 상부 층간 절연 막(90)은 상기 제1 및 제2 주변 배선 구조체들(72p1, 72p2), 상기 인접 배선(72p3)을 덮을 수 있다.
상기 반도체 소자(1a)는 상기 주변 영역(PA) 상에 배치된 제1 및 제2 주변 상부 플러그들(93p1, 93p2), 및 제1 및 제2 주변 금속 배선들(96p1, 96p2)을 포함할 수 있다.
상기 제1 주변 상부 플러그(93p1)는 상기 상부 층간 절연 막(90)을 관통하며 상기 제1 주변 배선 구조체(72p1)와 전기적으로 연결될 수 있다. 상기 제1 주변 상부 플러그(93p1)는 상기 제1 주변 배선 구조체(72p1)의 상기 제1 콘택 부분(72p_1c)과 접촉 및/또는 중첩할 수 있다. 상기 제1 주변 상부 플러그(93p1)는 상기 제1 주변 배선 구조체(72p1)의 상기 제1 라인 부분(72p_1i) 보다 큰 폭을 가질 수 있다.
상기 제2 주변 상부 플러그(93p2)는 상기 상부 층간 절연 막(90)을 관통하며 상기 제2 주변 배선 구조체(72p2)와 전기적으로 연결될 수 있다. 상기 제2 주변 상부 플러그(93p2)는 상기 제2 주변 배선 구조체(72p2)의 상기 제2 콘택 부분(72p_2c)과 접촉 및/또는 중첩할 수 있다. 상기 제2 주변 상부 플러그(93p2)는 상기 제2 주변 배선 구조체(72p2)의 상기 제2 라인 부분(72p_2i) 보다 큰 폭을 가질 수 있다.
상기 제1 주변 금속 배선(96p1)은 상기 상부 층간 절연 막(90) 상에 배치되며 상기 제1 주변 상부 플러그(93p1)와 전기적으로 연결될 수 있다. 상기 제2 주변 금속 배선(96p2)은 상기 상부 층간 절연 막(90) 상에 배치되며 상기 제2 주변 상부 플러그(93p2)와 전기적으로 연결될 수 있다.
상기 반도체 소자(1a)는 상기 셀 영역(CA) 상에 배치된 셀 상부 플러그(93c) 및 셀 금속 배선(96c)을 포함할 수 있다.
상기 셀 상부 플러그(93c)는 상기 셀 영역(CA) 상의 상기 상부 층간 절연 막(90)을 관통하며 상기 상부 전극(84)과 전기적으로 연결될 수 있다. 상기 셀 금속 배선(96c)은 상기 셀 영역(CA)의 상기 상부 층간 절연 막(90) 상에 배치되며 상기 셀 상부 플러그(93c)와 전기적으로 연결될 수 있다.
본 발명의 실시예에 따르며, 집적도를 향상시키면서도 전기적 쇼트 불량을 억제하면서 전기적 특성이 우수한 반도체 소자(1a)를 제공할 수 있다.
도 3a 및 도 3b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기로 한다. 도 3a는 본 발명의 다른 실시예에 따른 반도체 소자(100)의 주변 영역을 나타낸 평면도이고, 도 3b는 본 발명의 또 다른 실시예에 따른 반도체 소자(100)의 주변 영역을 나타낸 단면도이다. 도 3b는 도 3a의 VI-VI'선을 따라 취해진 영역 및 도 3a의 VII-VII'선을 따라 취해진 영역을 나타낸 단면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자(100)는, 도 1a, 도 1b, 도 2a, 도 2b 및 도 2c를 참조하여 설명한 것과 같은, 상기 반도체 기판(3)의 상기 주변 영역(PA) 상에 배치된 상기 주변 트랜지스터(PT), 상기 제1 및 제2 주변 콘택 영역들(46c1, 46c2), 상기 주변 층간 절연 막(48p), 및 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2)을 포함할 수 있다.
상기 반도체 소자(100)는 제1 및 제2 주변 배선 구조체들(172p1, 172p2), 및 하나 또는 복수의 인접 배선(172p3)을 포함할 수 있다.
상기 제1 주변 배선 구조체(172p1)는 상기 제1 주변 콘택 플러그(60p1) 상에 배치될 수 있다. 상기 제1 주변 배선 구조체(172p1)는 제1 버퍼 플러그 부분(172p_1p) 및 제1 배선 부분(172p_1w)을 포함할 수 있다. 상기 제1 버퍼 플러그 부분(172p_1p)은 상기 제1 주변 콘택 플러그(60p1)의 상부면 일부와 접촉할 수 있다. 상기 제1 버퍼 플러그 부분(172p_1p)의 바닥면은, 도 2c에서 설명한 상기 제1 버퍼 플러그 부분(72p_1p)과 마찬가지로, 상기 제1 주변 콘택 플러그(60p1) 상부면의 일부와 중첩 및/또는 접촉하는 부분 및 상기 주변 층간 절연 막(48p)과 중첩 및/또는 접촉하는 부분을 가질 수 있다. 상기 제1 배선 부분(172p_1w)은 상기 제1 버퍼 플러그 부분(172p_1p) 상의 제1 콘택 부분(172p_1c) 및 상기 제1 콘택 부분(172p_1c)로부터 수평 방향으로 연장된 제1 라인 부분(172p_1i)을 포함할 수 있다.
도 3a의 VI-VI'선을 따라 취해진 단면으로 볼 때, 상기 제1 콘택 부분(172p_1c) 및 상기 제1 버퍼 플러그 부분(172p_1p)은 수직적으로 정렬된 측면을 가질 수 있고, 상기 제1 콘택 부분(172p_1c) 및 상기 제1 버퍼 플러그 부분(172p_1p)은 서로 동일한 폭을 가질 수 있다.
상기 제1 콘택 부분(172p_1c) 및 상기 제1 버퍼 플러그 부분(172p_1p)은 상기 제1 주변 콘택 플러그(60p1) 보다 큰 폭을 가질 수 있다. 상기 제1 버퍼 플러그 부분(172p_1p)을 상기 제1 주변 콘택 플러그(60p1) 보다 큰 폭을 갖도록 형성함으로써, 상기 제1 버퍼 플러그 부분(172p_1p)과 상기 제1 주변 콘택 플러그(60p1) 사이의 콘택 저항을 낮출 수 있다.
상기 제1 라인 부분(172p_1i)은 상기 제1 콘택 부분(172p_1c)으로부터 수평 방향으로 연장되도록 배치되며, 상기 제1 콘택 부분(172p_1c) 보다 작은 폭을 가질 수 있다. 상기 제1 라인 부분(172p_1i)은 상기 제1 버퍼 플러그 부분(172p_1p) 보다 작은 폭을 가질 수 있다.
상기 제2 주변 배선 구조체(172p2)는 상기 제2 주변 콘택 플러그(60p2) 상에 배치될 수 있다. 상기 제2 주변 배선 구조체(172p2)는 제2 버퍼 플러그 부분(172p_2p) 및 제2 배선 부분(172p_2w)을 포함할 수 있다. 상기 제2 버퍼 플러그 부분(172p_2p)은 상기 제2 주변 콘택 플러그(60p2)와 접촉하면서 전기적으로 연결될 수 있다. 상기 제2 버퍼 플러그 부분(172p_2p)의 바닥면은, 도 2c에서 설명한 상기 제2 버퍼 플러그 부분(72p_2p)과 마찬가지로, 상기 제2 주변 콘택 플러그(60p2) 상부면의 일부와 중첩 및/또는 접촉하는 부분 및 상기 주변 층간 절연 막(48p)과 중첩 및/또는 접촉하는 부분을 가질 수 있다. 상기 제2 배선 부분(172p_2w)은 상기 제2 버퍼 플러그 부분(172p_2p) 상의 제2 콘택 부분(172p_2c) 및 상기 제2 콘택 부분(172p_2c)로부터 수평 방향으로 연장된 제2 라인 부분(172p_2i)을 포함할 수 있다.
도 3a의 VI-VI'선을 따라 취해진 단면으로 볼 때, 상기 제2 콘택 부분(172p_2c) 및 상기 제2 버퍼 플러그 부분(172p_2p)은 수직적으로 정렬된 측면을 가질 수 있고, 상기 제2 콘택 부분(172p_2c) 및 상기 제2 버퍼 플러그 부분(172p_2p)은 서로 동일한 폭을 가질 수 있다.
상기 제2 콘택 부분(172p_2c) 및 상기 제2 버퍼 플러그 부분(172p_2p)은 상기 제2 주변 콘택 플러그(60p2) 보다 큰 폭을 가질 수 있다.
상기 제2 라인 부분(172p_2i)은 상기 제2 콘택 부분(172p_2c)으로부터 수평 방향으로 연장되도록 배치되며, 상기 제2 콘택 부분(172p_2c) 보다 작은 폭을 가질 수 있다. 상기 제2 라인 부분(172p_2i)은 상기 제2 버퍼 플러그 부분(172p_2p) 보다 작은 폭을 가질 수 있다.
상기 제1 및 제2 버퍼 플러그 부분들(172p_1p, 172p_2p)을 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2) 보다 큰 폭을 갖도록 형성함으로써, 상기 제1 및 제2 버퍼 플러그 부분들(172p_1p, 172p_2p)을 갖는 상기 제1 및 제2 배선 구조체들(172p1, 172p2)의 전기적 특성을 개선할 수 있다.
따라서, 본 발명의 실시예에 따르며, 집적도를 향상시키면서도 전기적 쇼트 불량을 억제하면서 전기적 특성이 우수한 반도체 소자(100)를 제공할 수 있다.
상기 인접 배선(172p3)은 상기 제1 및 제2 주변 배선 구조체들(172p1, 172p2) 사이에 배치될 수 있다. 상기 인접 배선(172p3)은 상기 제1 및 제2 배선 부분들(172p_1w, 172p_2w)과 실질적으로 동일한 레벨에 배치될 수 있다.
상기 반도체 소자(100)는 주변 버퍼 절연 막(63a)을 포함할 수 있다.
상기 주변 버퍼 절연 막(63a)은, 도 2a 및 도 2b에서 설명한 것과 마찬가지로, 상기 인접 배선(172p3)과 상기 주변 층간 절연 막(48p) 사이에 개재될 수있다. 또한, 상기 주변 버퍼 절연 막(63a)은 상기 제1 및 제2 배선 구조체들(172p1, 172p2)의 일부분들과 상기 주변 층간 절연 막(48p) 사이에 배치될 수 있다. 또한, 상기 주변 버퍼 절연 막(63a)은 상기 인접 배선(172p3)과 상기 주변 케이트 캐핑 패턴(36p) 사이에 배치될 수 있다. 상기 제1 및 제2 배선 구조체들(172p1, 172p2)의 일부분들은 상기 주변 버퍼 절연 막(63a)의 측면과 수직방향으로 정렬된 측면을 가질 수 있다. 상기 인접 배선(172p3)은 상기 주변 버퍼 절연 막(63a)의 측면과 수직방향으로 정렬된 측면을 가질 수 있다.
상기 반도체 소자(100)는 절연성 패턴(75)을 포함할 수 있다. 상기 절연성 패턴(75)은 상기 제1 배선 부분(172p_1w), 상기 인접 배선(172p3), 및 상기 제2 배선 부분(172p_2w)의 측벽들 상에 배치될 수 있다. 상기 절연성 패턴(75)은 상기 제1 배선 부분(172p_1w), 상기 인접 배선(172p3), 및 상기 제2 배선 부분(172p_2w) 사이에 개재될 수 있다. 상기 절연성 패턴(75)은 상기 제1 및 제2 배선 부분들(172p_1w, 172p_2w), 및 상기 인접 배선(172p3) 사이에 개재되면서 상기 버퍼 절연 막(63a) 사이에 개재될 수 있다.
한편, 상기 반도체 소자(100)는, 도 1a 및 도 2b에서 설명한 것과 같은, 상기 셀 영역(CA) 상에 배치된 상기 셀 트랜지스터(CT), 상기 비트라인 구조체들(33c), 상기 셀 콘택 플러그들(61), 상기 셀 도전성 패턴들(72c)을 포함할 수 있다.
또한, 상기 반도체 소자(100)는, 도 2a 및 도 2b에서 설명한 것과 같은, 상기 셀 커패시터(87), 상기 상부 층간 절연 막(90), 상기 제1 및 제2 주변 상부 플러그들(93p1, 93p2), 상기 제1 및 제2 주변 금속 배선들(96p1, 96p2), 및 상기 셀 금속 배선(96c)을 포함할 수 있다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 소자(200)의 주변 영역을 나타낸 평면도이고, 도 4b는 본 발명의 또 다른 실시예에 따른 반도체 소자(200)의 주변 영역을 나타낸 단면도이다. 도 4b는 도 4a의 VIII-VIII'선을 따라 취해진 영역 및 도 4a의 IX-IX'선을 따라 취해진 영역을 나타낸 단면도이다.
도 4a 및 도 4b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자(200)는, 도 1a, 도 1b, 도 2a, 도 2b 및 도 2c를 참조하여 설명한 것과 같은, 상기 반도체 기판(3)의 상기 주변 영역(PA) 상에 배치된 상기 주변 트랜지스터(PT), 상기 제1 및 제2 주변 콘택 영역들(46c1, 46c2), 상기 주변 층간 절연 막(48p), 및 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2)을 포함할 수 있다.
상기 반도체 소자(200)는 제1 및 제2 주변 배선 구조체들(272p1, 272p2), 및 하나 또는 복수의 인접 배선(272p3)을 포함할 수 있다.
상기 제1 주변 배선 구조체(272p1)는 상기 제1 주변 콘택 플러그(60p1) 상에 배치될 수 있다. 상기 제1 주변 배선 구조체(272p1)는 제1 버퍼 플러그 부분(272p_1p) 및 제1 배선 부분(272p_1w)을 포함할 수 있다. 상기 제1 버퍼 플러그 부분(272p_1p)은 상기 제1 주변 콘택 플러그(60p1)이 상부면의 일부와 접촉할 수 있다.
상기 제1 버퍼 플러그 부분(272p_1p)의 바닥면은, 도 2c에서 설명한 상기 제1 버퍼 플러그 부분(72p_1p)과 마찬가지로, 상기 제1 주변 콘택 플러그(60p1) 상부면의 일부와 중첩 및/또는 접촉하는 부분 및 상기 주변 층간 절연 막(48p)과 중첩 및/또는 접촉하는 부분을 가질 수 있다.
상기 제1 버퍼 플러그 부분(272p_1p)은 상기 제1 주변 콘택 플러그(60p1)와 접촉면적을 증가시키는 바(bar) 모양일 수 있다. 예를 들어, 상기 제1 버퍼 플러그 부분(272p_1p)은, 평면상에서, 제1 방향(X)의 폭이 제2 방향(Y)의 폭보다 클 수 있다.
상기 제1 방향(X)과 상기 제2 방향(Y)은 서로 수직할 수 있다. 그리고, 상기 제1 버퍼 플러그 부분(272p_1p)의 상기 제1 방향(X)의 폭은 상기 제1 주변 콘택 플러그(60p1)의 폭 보다 클 수 있다. 따라서, 상기 제1 버퍼 플러그 부분(272p_1p)의 구조 및 모양은, 상기 제1 버퍼 플러그 부분(272p_1p)과 상기 제1 주변 콘택 플러그(60p1) 사이의 콘택 저항을 낮출 수 있다.
상기 제1 배선 부분(272p_1w)은 상기 제1 버퍼 플러그 부분(272p_1p) 상의 제1 콘택 부분(272p_1c) 및 상기 제1 콘택 부분(272p_1c)로부터 수평 방향으로 연장된 제1 라인 부분(272p_1i)을 포함할 수 있다. 상기 제1 라인 부분(272p_1i)은 상기 제1 콘택 부분(272p_1c)으로부터 상기 제1 방향(X)으로 연장될 수 있다.
상기 제1 라인 부분(272p_1i)은 상기 제1 콘택 부분(272p_1c) 보다 작은 폭을 가질 수 있다. 상기 제1 라인 부분(272p_1i)은 상기 제1 버퍼 플러그 부분(272p_1p) 보다 작은 폭을 가질 수 있다.
상기 제2 주변 배선 구조체(272p2)는 상기 제2 주변 콘택 플러그(60p2) 상에 배치될 수 있다. 상기 제2 주변 배선 구조체(272p2)는 제2 버퍼 플러그 부분(272p_2p) 및 제2 배선 부분(272p_2w)을 포함할 수 있다. 상기 제2 버퍼 플러그 부분(272p_2p)은 상기 제2 주변 콘택 플러그(60p2)와 접촉하면서 전기적으로 연결될 수 있다.
상기 제2 버퍼 플러그 부분(272p_2p)의 바닥면은, 도 2c에서 설명한 상기 제2 버퍼 플러그 부분(72p_2p)과 마찬가지로, 상기 제2 주변 콘택 플러그(60p2) 상부면의 일부와 중첩 및/또는 접촉하는 부분 및 상기 주변 층간 절연 막(48p)과 중첩 및/또는 접촉하는 부분을 가질 수 있다.
상기 제2 버퍼 플러그 부분(272p_2p)은 상기 제1 버퍼 플러그 부분(272p_1p)와 동일한 평면 모양일 수 있다.
예를 들어, 상기 제2 버퍼 플러그 부분(272p_2p)은 상기 제2 주변 콘택 플러그(60p2)와 접촉면적을 증가시키는 바(bar) 모양일 수 있다. 상기 제2 버퍼 플러그 부분(272p_2p)은, 평면상에서, 상기 제1 방향(X)의 폭은 상기 제2 방향(Y)의 폭 보다 클 수 있다
상기 제2 버퍼 플러그 부분(272p_2p)의 상기 제1 방향(X)의 폭은 상기 제2 주변 콘택 플러그(60p2)의 폭 보다 클 수 있다.
상기 제2 배선 부분(272p_2w)은 상기 제2 버퍼 플러그 부분(272p_2p) 상의 제2 콘택 부분(272p_2c) 및 상기 제2 콘택 부분(272p_2c)로부터 수평 방향으로 연장된 제2 라인 부분(272p_2i)을 포함할 수 있다.
상기 제2 라인 부분(272p_2i)은 상기 제2 콘택 부분(272p_2c)으로부터 상기 제1 방향(X)으로 연장되도록 배치되며, 상기 제2 콘택 부분(272p_2c) 및/또는 상기 제2 버퍼 플러그 부분(272p_2p) 보다 작은 폭을 가질 수 있다.
상기 제1 및 제2 버퍼 플러그 부분들(272p_1p, 272p_2p)을 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2) 보다 큰 폭을 갖도록 형성함으로써, 상기 제1 및 제2 버퍼 플러그 부분들(272p_1p, 272p_2p)을 갖는 상기 제1 및 제2 배선 구조체들(272p1, 272p2)의 전기적 특성을 개선할 수 있다.
상기 인접 배선(272p3)은 상기 제1 및 제2 주변 배선 구조체들(272p1, 272p2) 사이에 배치될 수 있다. 상기 인접 배선(272p3)은 상기 제1 및 제2 배선 부분들(272p_1w, 272p_2w)과 실질적으로 동일한 레벨에 배치될 수 있다.
상기 반도체 소자(200)는 주변 버퍼 절연 막(63a)을 포함할 수 있다. 상기 주변 버퍼 절연 막(63a)은, 도 2a 및 도 2b에서 설명한 것과 마찬가지로, 상기 인접 배선(272p3)과 상기 주변 층간 절연 막(48p) 사이에 개재될 수 있다. 상기 주변 버퍼 절연 막(63a)은 상기 제1 배선 및 제2 배선 구조체들(272p1, 272p2)의 일부분들과 상기 주변 층간 절연 막(48p) 사이에 배치될 수 있다. 또한, 상기 주변 버퍼 절연 막(63a)은 상기 인접 배선(272p3)과 상기 주변 케이트 캐핑 패턴(36p) 사이에 배치될 수 있다.
상기 반도체 소자(200)는 절연성 패턴(75)을 포함할 수 있다. 상기 절연성 패턴(75)은 상기 제1 배선 부분(272p_1w), 상기 인접 배선(272p3), 및 상기 제2 배선 부분(272p_2w)의 측벽들 상에 배치될 수 있다. 상기 절연성 패턴(75)은 상기 제1 배선 부분(272p_1w), 상기 인접 배선(272p3), 및 상기 제2 배선 부분(272p_2w) 사이에 개재될 수 있다. 상기 절연성 패턴(75)은 상기 제1 및 제2 배선 부분들(272p_1w, 272p_2w), 및 상기 인접 배선(272p3) 사이에 개재되면서 상기 패터닝된 버퍼 절연 막(63a) 사이에 개재될 수 있다.
한편, 상기 반도체 소자(200)는, 도 1a 및 도 2b에서 설명한 것과 같은, 상기 셀 영역(CA) 상에 배치된 상기 셀 트랜지스터(CT), 상기 비트라인 구조체들(33c), 상기 셀 콘택 플러그들(61), 상기 셀 도전성 패턴들(72c)을 포함할 수 있다.
또한, 상기 반도체 소자(200)는, 도 2a 및 도 2b에서 설명한 것과 같은, 상기 셀 커패시터(87), 상기 상부 층간 절연 막(90), 상기 제1 및 제2 주변 상부 플러그들(93p1, 93p2), 상기 제1 및 제2 주변 금속 배선들(96p1, 96p2), 및 상기 셀 금속 배선(96c)을 포함할 수 있다.
다음으로, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 및 도 12b를 참조하여, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조 방법들을 설명하기로 한다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 1a의 I-I'선을 따라 취해진 영역 및 도 1a의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 도 1b의 III-III'선을 따라 취해진 영역, 도 1b의 IV-IV'선을 따라 취해진 영역, 및 도 1b의 V-V'선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 1a, 도 1b, 도 5a 및 도 5b를 참조하면, 셀 영역(CA) 및 주변 영역(PA)을 갖는 반도체 기판(3)을 준비할 수 있다. 상기 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 기판일 수 있다. 상기 기판(3)의 상기 셀 영역(CA) 내의 셀 활성 영역(6c)을 한정하는 셀 소자분리 영역(6sc) 및 상기 기판(3)의 상기 주변 영역(PA) 내의 주변 활성 영역(6p)을 한정하는 주변 소자분리 영역(6sp)을 형성할 수 있다.
상기 셀 및 주변 소자분리 영역들(6sc, 6sp)을 형성하는 것은 상기 반도체 기판(3) 내에 상기 셀 활성 영역(6c) 및 상기 주변 활성 영역(6p)을 한정하는 필드 트렌치를 형성하고, 상기 필드 트렌치를 채우는 절연성 물질 막을 형성하는 것을 포함할 수 있다. 상기 절연성 물질 막은 실리콘 산화물, 실리콘 산-질화물, 또는 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
상기 기판(3)의 상기 셀 영역(CA) 내에 셀 트랜지스터들(CT)을 형성할 수 있다. 상기 셀 트랜지스터들(CT)의 각각은 상기 셀 활성 영역(6c)을 가로지르며 상기 셀 소자분리 영역(6sc) 내로 연장된 게이트 트렌치 내에 매립된 셀 게이트 구조체 및 상기 셀 게이트 구조체 양 옆의 상기 셀 활성 영역(6c) 내에 형성된 제1 및 제2 셀 소스/드레인 영역들(9a, 9b)을 포함할 수 있다. 상기 셀 게이트 구조체들은 서로 평행할 수 있다.
상기 제1 셀 소스/드레인 영역(9a) 및 상기 제2 셀 소스/드레인 영역(9b)을 형성하는 것은 상기 게이트 트렌치를 형성하기 전에, 또는 상기 셀 게이트 구조체를 형성 한 후에, 이온 주입 공정을 이용하여 상기 셀 활성 영역(6c) 내에 불순물 이온을 주입하는 것을 포함할 수 있다.
상기 셀 게이트 구조체를 형성하는 것은 상기 셀 활성 영역(6c)을 가로지르며 상기 셀 소자분리 영역(6sc) 내로 연장된 게이트 트렌치를 형성하고, 상기 게이트 트렌치에 의해 노출된 상기 셀 활성 영역(6c)의 노출된 부분 상에 셀 게이트 유전체(12)를 형성하고, 상기 셀 게이트 유전체(12) 상에 그리고 상기 게이트 트렌치를 부분적으로 채우는 셀 게이트 전극(15)을 형성하는 것을 포함할 수 있다. 상기 셀 게이트 전극(15) 상에 상기 게이트 트렌치의 나머지 부분을 채우는 셀 게이트 캐핑 패턴(18)을 형성할 수 있다.
상기 셀 게이트 전극(15)은 폴리 실리콘, 타이타늄 질화물, 타이타늄, 텅스텐 질화물, 또는 텅스텐 등과 같은 도전성 물질로 형성할 수 있다. 상기 셀 게이트 캐핑 패턴(18)은 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다. 상기 셀 게이트 전극(15)은 디램 등과 같은 메모리 소자의 워드라인 일 수 있다. 상기 셀 게이트 전극(15)은 상기 셀 활성 영역(6c)의 상부면 보다 낮은 레벨에 형성될 수 있다.
도 1a, 도 1b, 도 6a 및 도 6b를 참조하면, 상기 반도체 기판(3)의 상기 셀 영역(CA) 상에 비트라인 구조체들(33c) 및 상기 반도체 기판(3)의 상기 주변 영역(PA) 상에 주변 게이트 전극(33p)를 형성할 수 있다. 예를 들어, 상기 비트라인 구조체들(33c) 및 상기 주변 게이트 전극(33p)를 형성하는 것은 상기 반도체 기판(3)의 상기 셀 영역(CA) 상에 셀 보호 절연 막(21c) 및 상기 반도체 기판(3)의 상기 주변 영역(PA)의 상기 주변 활성 영역(6p) 상에 주변 게이트 유전체(21p)을 형성하고, 하부 도전 막을 형성하고, 상기 기판(3)의 상기 셀 영역(CA) 상에 상기 하부 도전막 및 상기 셀 보호 절연 막을 관통하며 상기 제1 소스/드레인 영역(9a)을 노출시키는 비트라인 콘택홀을 형성하고, 상기 비트라인 콘택 홀 내에 비트라인 콘택 패턴(25c)을 형성하고, 상기 하부 도전 막 및 상기 비트라인 콘택 패턴(25c) 상에 중간 도전 막을 형성하고, 상기 중간 도전 막 상에 상부 도전 막을 형성하고, 상기 셀 영역(CA)의 상기 상부 도전 막 상에 비트라인 캐핑 패턴(36c) 및 상기 주변 영역(PA)의 상기 상부 도전 막 상에 주변 게이트 캐핑 패턴(36p)을 형성하고, 상기 비트라인 캐핑 패턴(36c) 및 상기 주변 게이트 캐핑 패턴(36p)을 식각 마스크로 이용하여 상기 상부 도전막, 상기 중간 도전 막 및 상기 하부 도전 막을 차례로 식각하는 것을 포함할 수 있다.
상기 주변 게이트 유전체(21p)는 상기 셀 보호 절연 막(21c) 형성 전/후, 또는 상기 셀 보호 절연 막(21c)을 형성함과 동시에 형성할 수 있다. 예를 들어, 상기 셀 보호 절연 막(21c)은 증착 공정을 이용하여 실리콘 산화물 및/또는 실리콘 질화물로 형성할 수 있고, 상기 주변 게이트 유전체(21p)는 상기 주변 활성 영역(3p)의 상부면을 노출시키는 공정을 진행 한 후에, 상기 주변 활성 영역(3p)의 상부면 상에 열 산화 공정을 이용하여 실리콘 산화물을 형성하는 것을 포함할 수 있다.
상기 하부 도전 막은 식각되어, 상기 셀 영역(CA)에서 비트라인 하부 패턴(24c)으로 형성될 수 있고, 상기 주변 영역(PA)에서 주변 게이트 하부 패턴(24p)으로 형성될 수 있다. 상기 하부 도전 막은 도우프트 폴리 실리콘 등과 같은 도전성 물질로 형성될 수 있다.
상기 중간 도전 막은 식각되어, 상기 셀 영역(CA)에서 비트라인 중간 패턴(27c)으로 형성될 수 있고, 상기 주변 영역(PA)에서 주변 게이트 중간 패턴(27p)으로 형성될 수 있다. 상기 중간 도전 막은 금속 실리사이드 및/또는 금속 질화물 등과 같은 도전성 물질로 형성될 수 있다.
상기 상부 도전 막은 식각되어, 상기 셀 영역(CA)에서 비트라인 상부 패턴(30c)으로 형성될 수 있고, 상기 주변 영역(PA)에서 주변 게이트 상부 패턴(30p)으로 형성될 수 있다. 상기 상부 도전 막은 텅스텐 등과 같은 도전성 물질로 형성될 수 있다. 상기 비트라인 콘택 패턴(25c)은 도우프트 폴리 실리콘 등과 같은 물질로 형성될 수 있다.
상기 비트라인 하부 패턴(24c), 상기 비트라인 콘택 패턴(25c), 상기 비트라인 중간 패턴(27c) 및 상기 비트라인 상부 패턴(30c)은 비트라인 구조체(33c)를 구성할 수 있다.
상기 기판(3)의 상기 주변 영역(PA) 상에 차례로 적층된 상기 주변 게이트 하부 패턴(24p), 상기 주변 게이트 중간 패턴(27p) 및 상기 주변 게이트 상부 패턴(30p)은 주변 게이트 전극(33p)을 구성할 수 있다.
도 1a, 도 1b, 도 7a 및 도 7b를 참조하면, 차례로 적층된 상기 비트라인 구조체들(33c) 및 상기 비트라인 캐핑 패턴들(36c)의 측벽들 상에 절연성의 비트라인 스페이서들(42c)를 형성할 수 있다. 차례로 적층된 상기 주변 게이트 전극(33p) 및 상기 주변 게이트 캐핑 패턴(36p)의 측벽 상에 절연성의 주변 게이트 스페이서(42p)를 형성할 수 있다.
이온 주입 공정을 진행하여, 상기 주변 게이트 전극(33p) 양 옆에 위치하는 상기 주변 활성 영역(6p) 내에 제1 주변 불순물 영역(45a) 및 제2 주변 불순물 영역(45b)을 형성할 수 있다.
상기 주변 게이트 유전체(21p), 상기 주변 게이트 전극(33p), 상기 제1 주변 불순물 영역(45a) 및 상기 제2 주변 불순물 영역(45b)은 주변 트랜지스터(PT)를 구성할 수 있다. 상기 제1 및 제2 주변 불순물 영역들(45a, 45b) 중 어느 하나는 상기 주변 트랜지스터(PT)의 소스 영역일 수 있고, 다른 하나는 상기 주변 트랜지스터(PT)의 드레인 영역일 수 있다.
상기 주변 트랜지스터(PT)를 갖는 상기 반도체 기판(3)의 상기 주변 영역(PA) 상에 주변 층간 절연 막(48p)을 형성할 수 있다. 상기 비트라인 구조체들(33c)을 갖는 상기 반도체 기판(3)의 상기 셀 영역(CA) 상에 셀 절연성 분리 패턴들(48c)을 형성할 수 있다. 상기 셀 절연성 분리 패턴들(48c)은 상기 비트라인 구조체들(33c) 사이에 형성될 수있다.
상기 비트라인 구조체들(33c) 및 상기 셀 절연성 분리 패턴들(48c) 사이에 셀 하부 콘택 플러그(54)를 형성할 수 있다.
상기 주변 층간 절연 막(48p)을 패터닝하여 상기 제1 주변 불순물 영역(45a)의 제1 콘택 영역을 노출시키는 제1 주변 콘택 홀(57h1) 및 상기 제2 주변 불순물 영역(45b)의 제2 콘택 영역을 노출시키는 제2 주변 콘택 홀(57h2)을 형성할 수 있다.
상기 제1 및 제2 주변 콘택 홀들(57h1, 57h2)을 형성하면서 또는 상기 제1 및 제2 주변 콘택 홀들(57h1, 57h2)을 형성한 후에, 상기 셀 하부 콘택 플러그(54)는 부분적으로 식각될 수 있다. 따라서, 상기 셀 하부 콘택 플러그(54)는 상기 비트라인 캐핑 패턴(36c)의 상부면 보다 낮은 레벨에 위치할 수 있다.
도 1a, 도 1b, 도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 주변 콘택 홀들(57h1, 57h2)을 갖는 기판 상에 도전 막을 형성하고, 상기 도전 막을 평탄화할 수 있다. 따라서, 상기 제1 주변 콘택 홀(57h1) 내에 제1 주변 콘택 플러그(60p1), 상기 제2 주변 콘택 홀(57h2) 내에 제2 주변 콘택 플러그(60p2)가 형성될 수 있다. 또한, 상기 셀 하부 콘택 플러그(54) 상에 셀 상부 콘택 플러그(60c)가 형성될 수 있다. 차례로 적층된 상기 셀 하부 콘택 플러그(54) 및 상기 셀 상부 콘택 플러그(60c)는 셀 콘택 플러그(61)를 구성할 수 있다.
도 1a, 도 1b, 도 9a 및 도 9b를 참조하면, 상기 제1 및 제2 주변 콘택 플러그들(60p1, 60p2), 및 상기 셀 콘택 플러그(61)를 갖는 기판 상에 버퍼 절연 막(63)을 형성할 수 있다. 상기 버퍼 절연 막(63)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
도 1a, 도 1b, 도 10a 및 도 10b를 참조하면, 상기 버퍼 절연 막(63)을 패터닝하여, 상기 반도체 기판(3)의 상기 주변 영역(PA) 상에 상기 제1 주변 콘택 플러그(60p1)의 상부면을 부분적으로 노출시키는 제1 주변 버퍼 콘택 홀(66h1) 및 상기 제2 주변 콘택 플러그(60p2)의 상부면을 부분적으로 노출시키는 제2 주변 버퍼 콘택 홀(66h2)을 형성할 수 있다.
상기 제1 주변 버퍼 콘택 홀(66h1)은 상기 제1 주변 콘택 플러그(60p1)의 상부면의 일부 및 상기 주변 층간 절연 막(48p)의 상부면의 일부를 노출시키고, 상기 제2 주변 버퍼 콘택 홀(66h2)은 상기 제2 주변 콘택 플러그(60p2)의 상부면의 일부 및 상기 주변 층간 절연 막(48p)의 상부면의 일부를 노출시킬 수 있다.
또한, 상기 제1 및 제2 주변 버퍼 콘택 홀들(66h1, 66h2)을 형성하면서, 상기 반도체 기판(3)의 상기 셀 영역(CA) 상에 위치하는 상기 버퍼 절연 막(63)을 식각 제거하여 상기 셀 상부 콘택 플러그들(60c)의 상부면들(60t)을 노출시킬 수 있다.
일 실시예에서, 상기 제1 및 제2 주변 버퍼 콘택 홀들(66h1, 66h2)의 크기는, 도 1a의 상기 제1 및 제2 버퍼 플러그 부분들(72p_1p, 72p_2p)의 크기와 동일할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 주변 버퍼 콘택 홀들(66h1, 66h2)의 크기는, 도 3a의 상기 제1 및 제2 버퍼 플러그 부분들(172p_1p, 172p_2p)의 크기와 동일하도록 변형시키어 형성하거나, 또는 도 4a의 상기 제1 및 제2 버퍼 플러그 부분들(272p_1p, 272p_2p)의 크기와 동일하도록 변형시키어 형성할 수 있다.
도 1a, 도 1b, 도 11a 및 도 11b를 참조하면, 상기 제1 및 제2 주변 버퍼 홀들(66h1, 66h2)을 갖는 기판 상에 도전 막(69)을 형성할 수 있다. 상기 도전 막(69)은 텅스텐 등과 같은 금속 물질을 포함하도록 형성할 수 있다.
도 1a, 도 1b, 도 12a 및 도 12b를 참조하면, 상기 도전 막(69)을 패터닝하여, 상기 주변 영역(PA) 상에 제1 및 제2 배선 구조체들(72p1, 72p1), 및 인접 배선(72p3)을 형성하면서, 상기 셀 영역(CA) 상에 셀 도전성 패턴(72c)을 형성할 수 있다.
상기 제1 배선 구조체(72p1)는 상기 제1 주변 콘택 플러그(60p1)와 전기적으로 연결될 수 있고, 상기 제2 배선 구조체(72p2)는 상기 제2 주변 콘택 플러그(60p2)와 전기적으로 연결될 수 있다. 상기 인접 배선(72p3)은 상기 제1 및 제2 배선 구조체들(72p1, 72p2) 사이에 하나 또는 복수개가 형성될 수 있다.
상기 제1 배선 구조체(72p1)는 상기 제1 주변 버퍼 홀(66h1)을 채우는 제1 버퍼 플러그 부분(72p_1p), 상기 제1 버퍼 플러그 부분(72p_1p) 상의 제1 콘택 부분(72p_1c), 상기 제1 콘택 부분(72p_1c)의 일부로부터 수평 방향으로 연장된 제1 라인 부분(72p_1i)을 포함할 수 있다.
상기 제2 배선 구조체(72p2)는 상기 제2 주변 버퍼 홀(66h2)을 채우는 제2 버퍼 플러그 부분(72p_2p), 상기 제2 버퍼 플러그 부분(72p_2p) 상의 제2 콘택 부분(72p_2c), 상기 제2 콘택 부분(72p_2c)의 일부로부터 수평 방향으로 연장된 제2 라인 부분(72p_2i)을 포함할 수 있다. 상기 셀 도전성 패턴(72c)는 상기 셀 상부 콘택 플러그(60c)의 상부면과 중첩하면서 인접하는 비트라인 캐핑 패턴(36c)의 상부면과 중첩하도록 형성될 수 있다.
한편, 상기 버퍼 절연 막(63)은 상기 도전 막(69)을 패터닝하면서 같이 패터닝될 수 있다. 따라서, 패터닝된 버퍼 절연 막(63a)은 상기 제1 및 제2 라인 부분들(72p_1i, 72p_2i) 하부 및 상기 제1 및 제2 콘택 부분들(72p_1c, 72p_2c) 하부에 잔존할 수 있다.
다시, 도 2a 및 도 2b를 참조하면, 상기 제1 및 제2 배선 구조체들(72p1, 72p2), 상기 인접 배선(72p3), 상기 셀 도전성 패턴(72c)을 갖는 기판 상에 절연성 막을 형성하고, 상기 제1 및 제2 배선 구조체들(72p1, 72p2), 상기 인접 배선(72p3), 상기 셀 도전성 패턴(72c)의 상부면들이 노출되도록 상기 절연성 막을 평탄화하여 절연성 패턴(75)을 형성할 수 있다.
이어서, 상기 셀 영역(CA) 상에 하부 전극(78), 커패시터 유전막 (81) 및 상부 전극(84)을 포함하는 셀 커패시터(87)를 형성할 수 있다. 상기 하부 전극(78)은 상기 셀 도전성 구조체(72c)와 접촉하면서 전기적으로 연결될 수 있다.
상기 셀 커패시터(87)를 갖는 기판 상에 상기 셀 영역(CA) 및 상기 주변 영역(PA)을 덮는 상부 층간 절연 막(90)을 형성할 수 있다.
상기 셀 영역(CA)에서 상기 상부 층간 절연 막(90)을 관통하는 셀 상부 플러그(93c)를 형성할 수 있다. 상기 주변 영역(PA)에서 상기 상부 층간 절연 막(90)을 관통하며 상기 제1 배선 구조체(72p1)의 상기 제1 콘택 부분(72p_1c)과 접촉하며 전기적으로 연결된 제1 주변 상부 플러그(93p1), 및 상기 제2 배선 구조체(72p2)의 상기 제2 콘택 부분(72p_2c)과 접촉하며 전기적으로 연결된 제2 주변 상부 플러그(93p1)를 형성할 수 있다.
상기 셀 상부 플러그(93c) 상에 셀 금속 배선(96c)을 형성할 수 있고, 상기 제1 주변 상부 플러그(93p1) 상에 제1 주변 금속 배선(96p1) 및 상기 제2 주변 상부 플러그(93p2) 상에 제2 주변 금속 배선(96p2)을 형성할 수 있다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈(300)을 개략적으로 나타낸 도면이다.
도 13을 참조하면, 반도체 모듈(300)은 메모리 소자를 포함하는 메모리 모듈일 수 있다. 반도체 모듈(300)은 모듈 기판(310), 상기 모듈 기판(310) 상에 배치된 다수 개의 반도체 소자들(320) 및 다수 개의 터미널들(330)을 포함할 수 있다. 상기 터미널들(330)은 전도성 금속을 포함할 수 있다. 상기 터미널들(330)은 상기 반도체 소자들(320)과 전기적으로 연결될 수 있다.
상기 모듈 기판(310)은 메모리 모듈 기판일 수 있다. 상기 모듈 기판(310)은 PCB 또는 웨이퍼를 포함할 수 있다.
상기 반도체 소자들(320)은 메모리 소자들일 수 있다. 상기 반도체 소자들(320)은 디램 소자들일 수 있다. 상기 반도체 소자들(320)은 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 반도체 소자를 포함하는 반도체 패키지일 수 있다.
도 14는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는다르 반도체 모듈(400)을 개략적으로 나타낸 도면이다.
도 14를 참조하면, 반도체 모듈(400)은 모듈 기판(410) 상에 형성된 반도체 소자(430)를 포함할 수 있다. 상기 반도체 소자(430)는 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 이러한 반도체 소자를 포함하는 반도체 패키지일 수 있다. 예를 들어, 상기 반도체 소자(430)는 도 1a 및 도 2a에서 설명한 상기 주변 영역(PA) 상의 상기 콘택 플러그들(60p1, 60p2), 상기 배선 구조체들(72p1, 72p2) 및 상기 인접 배선(72p3)을 포함할 수 있다.
상기 반도체 모듈(400)은 상기 모듈 기판(410) 상에 실장된 마이크로프로세서(420)를 더 포함할 수 있다. 상기 모듈 기판(410)의 적어도 한 변에는 입출력 터미널들(440)이 배치될 수 있다.
상기 마스크로 프로세서(420)는 본 발명의 기술적 사상의 실시예들에서 설명한 상기 배선 구조체들(48), 상기 도전성 구조체들(72, 172, 285) 및 상기 빈 공간들(78, 178, 270)을 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템(500)을 개념적으로 도시한 블록도이다.
도 15를 참조하면, 전자 시스템(500)은 바디(Body; 510)를 포함할 수 있다. 상기 바디(510)는 마이크로 프로세서 유닛(Micro Processor Unit; 520), 파워 서플라이(Power Supply; 530), 기능 유닛(Function Unit; 540), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 550)을 포함할 수 있다. 상기 바디(510)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마스크로 프로세서 유닛(550)은, 예를 들어, 도 1a 및 도 2a에서 설명한 상기 주변 영역(PA) 상의 상기 콘택 플러그들(60p1, 60p2), 상기 배선 구조체들(72p1, 72p2) 및 상기 인접 배선(72p3)과 같은 구조를 포함하는 반도체 소자를 포함할 수 있다.
상기 마이크로 프로세서 유닛(520), 상기 파워 공급 유닛(530), 상기 기능 유닛(540), 및 상기 디스플레이 컨트롤러 유닛(550)은 상기 바디(510)상에 실장 또는 장착될 수 있다. 상기 바디(510)의 상면 혹은 상기 바디(510)의 외부에 디스플레이 유닛(560)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(560)은 상기 바디(510)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(550)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 서플라이(530)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(520), 기능 유닛(540), 디스플레이 컨트롤러 유닛(550) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(520)은 상기 파워 공급 유닛(530)으로부터 전압을 공급받아 상기 기능 유닛(540)과 상기 디스플레이 유닛(560)을 제어할 수 있다.
상기 기능 유닛(540)은 다양한 전자 시스템(500)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(500)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(540)은 다이얼링, 또는 외부 장치(External Apparatus; 770)와의 교신으로 상기 디스플레이 유닛(560)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
다른 실시예에서, 상기 전자 시스템(500)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(540)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(540)은 유선 혹은 무선의 통신 유닛(Communication Unit; 580)을 통해 외부 장치(570)와 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(500)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(540)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 다른 전자 시스템(600)을 개략적으로 도시한 블록도이다.
도 16을 참조하면, 전자 시스템(600)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 전자 시스템(600)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(600)은 메모리 시스템(612), 마이크로프로세서(614), 램(616) 및 버스(620)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(618)를 포함할 수 있다. 마이크로프로세서(614)는 전자 시스템(600)을 프로그램 및 컨트롤할 수 있다. 램(616)은 마이크로프로세서(614)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(614), 램(616) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 메모리 시스템(612)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다.
유저 인터페이스(618)는 전자 시스템(600)으로 데이터를 입력하거나 또는 전자 시스템(600)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(612)은 마이크로프로세서(614) 동작용 코드들, 마이크로프로세서(614)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(612)은 컨트롤러 및 메모리를 포함할 수 있다.
도 17은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰(700)을 개략적으로 도시한 도면이다. 상기 모바일 무선 폰(700)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 모바일 무선 폰(700)은 태블릿 PC로 이해될 수도 있다. 더 나아가, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6p: 주변 활성 영역
6c : 셀 활성 영역 6sp : 주변 소자분리 영역
6sc : 셀 소자분리 영역 CT : 셀 트랜지스터
PT : 주변 트랜지스터 21p : 주변 게이트 유전체
24p : 주변 게이트 하부 패턴 24c : 비트라인 하부 패턴
25c : 비트라인 콘택 패턴 27c : 비트라인 중간 패턴
27p : 주변 게이트 중간 패턴 30p : 주변 게이트 상부 패턴
30c : 비트라인 상부 패턴 33p : 주변 게이트 전극
33c : 비트라인 구조체 36p : 주변 게이트 캐핑 패턴
36c : 비트라인 캐핑 패턴 42p : 주변 게이트 스페이서
42c : 비트라인 스페이서 45a : 제1 주변 불순물 영역
45b : 제2 주변 불순물 영역 46a : 제1 주변 콘택 영역
46b : 제2 주변 콘택 영역 48p : 주변 층간 절연 막
48c : 셀 절연성 분리 패턴 54 : 셀 하부 콘택 플러그
57h1 : 제1 주변 하부 콘택 홀 57h2 : 제2 주변 하부 콘택 홀
60c : 셀 상부 콘택 플러그 60p1 : 제1 주변 콘택 플러그
60p2 : 제2 주변 콘택 플러그 63a : 버퍼 절연 막
66h1 : 제1 주변 버퍼 콘택 홀 66h2 : 제2 주변 버퍼 콘택 홀
72c : 셀 도전성 패턴 72p1 : 제1 주변 배선 구조체
72p_1w : 제1 배선 부분 72p_1i : 제1 라인 부분
72p_1c : 제1 콘택 부분 72p_1p : 제1 버퍼 플러그 부분
72p2 : 제2 주변 배선 구조체 72p_2w : 제2 배선 부분
72p_2i : 제2 라인 부분 72p_2c : 제2 콘택 부분
72p_2p : 제2 버퍼 플러그 부분 72p3 : 인접 배선
75 : 절연성 패턴 78 : 하부 전극
81 : 커패시터 유전 막 84 : 상부 전극
87 : 커패시터 구조체 90 : 상부 층간 절연 막
93c : 셀 상부 플러그
93p1 : 제1 주변 상부 콘택 플러그
93p2 : 제2 주변 상부 콘택 플러그
96p_1 : 제1 주변 금속 배선 96p_2 : 제2 주변 금속 배선
96c : 셀 금속 배선

Claims (10)

  1. 콘택 영역을 갖는 반도체 기판;
    상기 반도체 기판 상의 층간 절연 막;
    상기 층간 절연 막을 관통하며 상기 콘택 영역과 전기적으로 연결된 하부 콘택 플러그;
    상기 층간 절연막 상의 배선 구조체; 및
    상기 층간 절연막상에 배치되며 상기 배선 구조체와 이격된 인접 배선을 포함하되,
    상기 배선 구조체의 바닥면은 상기 하부 콘택 플러그 상부면의 일부와 중첩하는 제1 부분 및 상기 층간 절연막과 중첩하는 제2 부분을 가지며,
    상기 층간 절연막 상에 배치된 버퍼 절연 막을 더 포함하고,
    상기 배선 구조체는 상기 버퍼 절연막을 관통하여 상기 하부 콘택 플러그와 전기적으로 연결된 버퍼 플러그 부분과, 상기 버퍼 절연막 상에 배치되어 상기 버퍼 플러그 부분과 전기적으로 연결되는 배선 부분을 포함하되,
    상기 인접 배선은 상기 버퍼 절연막 상에 배치되어 상기 배선 부분과 실질적으로 동일한 레벨에, 상기 버퍼 플러그 부분보다 높은 레벨이 위치하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 버퍼 플러그 부분의 바닥면은 상기 하부 콘택 플러그 상부면의 일부와 중첩하는 반도체 소자.
  3. 제 2 항에 있어서,
    소스 영역, 드레인 영역, 게이트 유전 막 및 게이트 전극을 포함하는 트랜지스터; 및
    상기 게이트 전극 상에 배치된 절연성의 게이트 캐핑 패턴을 더 포함하되,
    상기 게이트 전극은 상기 반도체 기판의 활성 영역 상에 배치되고,
    상기 게이트 유전 막은 상기 활성 영역과 상기 게이트 전극 사이에 개재되고,
    상기 소스 및 드레인 영역들은 상기 게이트 전극 양 옆의 상기 활성 영역 내에 배치되고,
    상기 소스 및 드레인 영역들 중 하나는 상기 콘택 영역인 반도체 소자.
  4. 제 3 항에 있어서,
    상기 버퍼 절연 막은 상기 인접 배선과 상기 게이트 캐핑 패턴 사이에 개재된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 배선 구조체 바닥면의 상기 제2 부분은 상기 배선 구조체 바닥면의 상기 제1 부분 보다 상기 인접 배선으로부터 멀리 떨어진 반도체 소자.
  6. 제1 콘택 영역 및 제2 콘택 영역을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 콘택 영역 상의 제1 콘택 플러그;
    상기 반도체 기판의 상기 제2 콘택 영역 상의 제2 콘택 플러그;
    상기 제1 콘택 플러그 상에 배치되며, 제1 버퍼 플러그 부분 및 상기 제1 버퍼 플러그 부분 상의 제1 배선 부분을 포함하는 제1 배선 구조체;
    상기 제2 콘택 플러그 상에 배치되며, 제2 버퍼 플러그 부분 및 상기 제2 버퍼 플러그 부분 상의 제2 배선 부분을 포함하는 제2 배선 구조체; 및
    상기 제1 및 제2 배선 부분들 사이의 인접 배선을 포함하되,
    상기 제1 및 제2 버퍼 플러그 부분들 사이의 이격 거리는 상기 제1 및 제2 콘택 플러그들 사이의 이격 거리 보다 크며,
    상기 반도체 기판 상에 배치된 하부 층간 절연 막; 및
    상기 하부 층간 절연 막 상의 버퍼 절연막을 더 포함하고,
    상기 제1 및 제2 버퍼 플러그 부분들은 상기 버퍼 절연막을 관통하여 각각 상기 제1 및 제2 콘택 플러그들과 전기적으로 연결되고, 상기 제1 및 제2 배선 부분들은 상기 버퍼 절연막 상에 배치되어 각각 상기 제1 및 제2 버퍼 플러그 부분들과 전기적으로 연결되되,
    상기 인접 배선은 상기 버퍼 절연막 상에 배치되어 상기 제1 및 제2 배선 부분들과 실질적으로 동일한 레벨에, 상기 제1 및 제2 버퍼 플러그 부분들보다 높은 레벨에 위치하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1 버퍼 플러그 부분의 바닥면은 상기 제1 콘택 플러그 상부면의 일부와 중첩하는 제1 부분 및 상기 제1 콘택 플러그와 이격된 제2 부분을 갖되,
    상기 제1 버퍼 플러그 부분 바닥면의 상기 제2 부분은 상기 제1 버퍼 플러그 바닥면의 상기 제1 부분 보다 상기 인접 배선으로부터 멀리 떨어지고,
    상기 제2 버퍼 플러그 부분의 바닥면은 상기 제2 콘택 플러그 상부면의 일부와 중첩하는 제1 부분과 상기 제2 콘택 플러그와 이격된 제2 부분을 포함하되,
    상기 제2 버퍼 플러그 부분 바닥면의 상기 제2 부분은 상기 제2 버퍼 플러그 바닥면의 상기 제1 부분 보다 상기 인접 배선으로부터 멀리 떨어진 반도체 소자.
  8. 제 6 항에 있어서,
    상기 반도체 기판 상에 배치된 주변 트랜지스터를 더 포함하되,
    상기 주변 트랜지스터는,
    상기 반도체 기판의 주변 활성 영역 상에 배치된 주변 게이트 전극;
    상기 주변 게이트 전극과 상기 주변 활성 영역 사이의 주변 게이트 유전체; 및
    상기 주변 게이트 전극 양 옆의 상기 주변 활성 영역 내에 배치된 제1 주변 불순물 영역 및 제2 주변 불순물 영역를 포함하고,
    상기 하부 층간 절연 막은 상기 주변 게이트 전극 양 옆의 상기 제1 및 제2 주변 불순물 영역들 상에 배치되는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 반도체 기판 상에 배치된 셀 트랜지스터들;
    상기 반도체 기판 상에 배치된 비트라인 구조체들;
    상기 비트라인 구조체들 사이에 배치된 셀 콘택 플러그들; 및
    상기 셀 콘택 플러그들 상의 셀 도전성 패턴들을 더 포함하되,
    상기 셀 트랜지스터들의 각각은,
    상기 반도체 기판의 셀 활성 영역을 가로지르는 게이트 트렌치 내에 매립된 셀 게이트 전극;
    상기 셀 게이트 전극과 상기 셀 활성 영역 사이의 셀 게이트 유전체; 및
    상기 셀 게이트 전극 양 옆의 상기 셀 활성 영역 내에 배치된 제1 셀 소스/드레인 영역 및 제2 셀 소스/드레인 영역을 포함하고,
    상기 비트라인 구조체들은 상기 제1 셀 소스/드레인 영역들과 전기적으로 연결되고,
    상기 비트라인 구조체들 각각의 일부분은 상기 주변 게이트 전극의 일부분과 실질적으로 동일한 레벨에 배치되고,
    상기 셀 콘택 플러그들은 상기 제2 셀 소스/드레인 영역들과 전기적으로 연결된 반도체 소자.
  10. 제 9 항에 있어서,
    상기 셀 도전성 패턴들은 상기 제1 및 제2 주변 배선 구조체들과 동일한 물질로 형성되고,
    상기 셀 콘택 플러그들 각각은 차례로 적층된 셀 콘택 하부 플러그 및 셀 콘택 상부 플러그를 포함하고, 상기 셀 콘택 상부 플러그는 상기 제1 및 제2 콘택 플러그들과 동일한 물질을 포함하고, 상기 셀 콘택 하부 플러그는 상기 제1 및 제2 콘택 플러그들과 다른 물질로 형성되는 반도체 소자.
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