KR20140100647A - 매립 게이트를 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
메모리 셀들을 포함하는 제1 영역 및 상기 제1 영역의 주변부에 형성되는 제2 영역을 갖는 기판 내에 액티브 영역을 한정하도록 필드 영역을 형성하고, 상기 제1 영역의 기판을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치의 내벽 상에 제1 게이트 절연막을 형성하고, 상기 게이트 트렌치 내에 매립 게이트 전극을 형성하고, 상기 기판의 전면에 산화 방지막을 형성하고, 상기 제2 영역의 산화 방지막을 제거하고, 및 상기 제2 영역의 기판 상에 제2 게이트 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법이 제공된다.
Description
본 발명은 매립 게이트를 갖는 반도체 소자, 반도체 소자의 제조 방법, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위하여 게이트가 기판 내에 매립된 구조의 반도체 소자들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 매립 게이트 전극을 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 셀 액티브 영역의 산화를 방지할 수 있는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 메모리 셀들을 포함하는 제1 영역 및 상기 제1 영역의 주변부에 형성되는 제2 영역을 갖는 기판 내에 액티브 영역을 한정하도록 필드 영역을 형성하고, 상기 제1 영역의 기판을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치의 내벽 상에 제1 게이트 절연막을 형성하고, 상기 게이트 트렌치 내에 매립 게이트 전극을 형성하고, 상기 기판의 전면에 산화 방지막을 형성하고, 상기 제2 영역의 산화 방지막을 제거하고, 및 상기 제2 영역의 기판 상에 제2 게이트 절연막을 형성하는 것을 포함할 수 있다.
상기 산화 방지막은 실리콘 질화물(SiN) 또는 실리콘 보론 질화물(SiBN) 등의 질화물을 포함할 수 있다.
상기 제1 영역의 기판을 식각하여 게이트 트렌치를 형성하기 전에, 상기 기판 상에 게이트 영역을 한정하는 제1 마스크 패턴을 형성하고, 상기 기판의 전면에 산화 방지막을 형성하기 전에, 상기 제1 마스크 패턴을 제거하는 것을 더 포함할 수 있다.
상기 제2 영역의 산화 방지막을 제거하는 것은, 상기 기판 상에 상기 제2 영역을 오픈하는 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 제2 영역의 산화 방지막을 제거하고, 및 상기 제2 마스크 패턴을 제거하는 것을 포함할 수 있다.
상기 기판의 전면에 산화 방지막을 형성하기 전에, 상기 기판의 전면에 절연막을 형성하는 것을 더 포함할 수 있다. 상기 절연막은 실리콘 산화물을 포함할 수 있다.
상기 제2 영역의 기판 상에 제2 게이트 절연막을 형성하기 전에, 상기 제2 영역의 절연막을 식각하여 상기 제2 영역의 기판 표면을 노출하는 것을 더 포함할 수 있다. 상기 절연막의 식각은 습식 식각 공정으로 수행될 수 있다.
상기 게이트 트렌치 내에 매립 게이트 전극을 형성하는 것은, 상기 매립 게이트 전극 상에 캡핑층 패턴을 형성하는 것을 더 포함할 수 있다.
상기 게이트 트렌치는 상기 액티브 영역을 가로지르며 상기 필드 영역으로 연장될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 메모리 셀들을 포함하는 제1 영역을 산화 방지막으로 캡핑한 후 제2 영역의 기판 표면에 제2 게이트 절연막을 형성하기 위한 산화 공정을 실시함으로써, 상기 제1 영역의 액티브 영역이 산화되는 것을 방지할 수 있다.
상기 산화 방지막은 상기 제1 영역의 액티브 영역의 상부면이 산화에 의해 라운딩(rounding)되는 것을 방지함으로써, 커패시터 콘택 영역 또는 비트라인 콘택 영역과 상기 액티브 영역과의 접촉 면적을 증대시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 나타내는 평면도이다.
도 2a 내지 도 11c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 모듈을 나타낸 도면이다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 카드를 나타낸 도면도이다.
도 14 및 도 15는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 전자 시스템들을 나타낸 도면들이다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 모바일 무선 폰을 나타낸 개략도이다.
도 2a 내지 도 11c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 모듈을 나타낸 도면이다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 카드를 나타낸 도면도이다.
도 14 및 도 15는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 전자 시스템들을 나타낸 도면들이다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 모바일 무선 폰을 나타낸 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 나타내는 평면도이다. 도 2a 내지 도 11c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 1의 I-I'선에 따른 단면도이고, 각 b도는 도 1의 II-II'선에 따른 단면도이다.
도 2a, 도 2b 및 도 2c를 참조하면, 메모리 셀들을 포함하는 제1 영역(A) 및 상기 제1 영역(A)의 주변부에 형성되는 제2 영역(B)을 갖는 기판(100)이 준비될 수 있다.
상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 기판(100)의 제1 영역(A)은 워드 라인(WL)과 비트 라인 사이에 연결된 복수개의 메모리 셀들이 형성되는 메모리 셀 어레이 영역일 수 있다. 상기 기판(100)의 제2 영역(B)은 상기 메모리 셀들을 제어하기 위한 회로부들을 포함하는 코어 영역 및 주변 회로 영역일 수 있다.
상기 기판(100) 내에 액티브 영역(101)을 한정하는 필드 영역(102)이 형성될 수 있다. 상기 필드 영역(102)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 공정으로 형성될 수 있다. 상기 트렌치 소자분리 영역을 형성하는 것은, 상기 기판(100)을 식각하여 트렌치를 형성하고, 상기 트렌치를 실리콘 산화물 등의 절연막으로 매립하고, 상기 기판(100)을 평탄화하는 것을 포함할 수 있다.
상기 액티브 영역(101)은 도 1에 도시된 바와 같이 장축 및 단축을 갖도록 형성되며, 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다. 예를 들어, 상기 액티브 영역(101)은 폭보다 길이가 긴 바(bar) 형태를 가질 수 있고, 섬(island) 형태로 배열될 수 있다.
상기 제1 영역(A)의 액티브 영역(101), 즉 셀 액티브 영역 내에 이온주입 공정 등을 통해 셀 트랜지스터의 소오스 및 드레인 영역들이 형성될 수 있다.
상기 제1 영역(A)의 기판(100) 내에 게이트 트렌치(104)가 형성될 수 있다. 상기 게이트 트렌치(104)는 상기 액티브 영역(101)을 가로지르며 상기 필드 영역(102)으로 연장될 수 있다.
상기 게이트 트렌치(104)를 형성하는 것은, 상기 기판(100) 상에 상기 액티브 영역(101)을 가로지르며 상기 필드 영역(102) 내로 연장된 개구부를 갖는 제1 마스크 패턴(114)을 형성하고, 상기 제1 마스크 패턴(114)을 식각 마스크로 이용하여 상기 액티브 영역(101) 및 상기 필드 영역(102)을 식각하는 것을 포함할 수 있다. 실리콘 물질을 포함하는 상기 액티브 영역(101)과 산화물을 포함하는 상기 필드 영역(102) 간의 식각 선택비를 이용하여 상기 액티브 영역(101) 내의 게이트 트렌치(104)와 상기 필드 영역(102) 내의 게이트 트렌치(104)의 깊이가 다르게 형성될 수 있다. 예를 들어, 상기 게이트 트렌치(104)는 상기 액티브 영역(101) 내에 위치하는 부분의 바닥면 보다 상기 필드 영역(102) 내에 위치하는 부분의 바닥면이 낮은 레벨에 위치할 수 있다.
상기 제1 마스크 패턴(114)은 게이트 영역을 한정하며, 상기 기판(100)의 제2 영역(B)을 캡핑하도록 형성될 수 있다. 상기 제1 마스크 패턴(114)은 실리콘 산화물 등의 절연막을 포함할 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 게이트 트렌치(104)에 의해 노출된 상기 액티브 영역(101)의 표면에 제1 게이트 절연막(106)이 형성될 수 있다.
상기 제1 게이트 절연막(106)은 상기 액티브 영역(101)을 가로지르는 상기 게이트 트렌치(104)의 내벽에 컨포멀하게 형성될 수 있다. 예를 들어, 상기 제1 게이트 절연막(108)을 형성하는 것은 상기 게이트 트렌치(104)을 갖는 기판(100)에 대하여 산화 공정을 수행하여 상기 게이트 트렌치(104)에 의하여 노출된 상기 액티브 영역(101)의 표면에 실리콘 산화막을 형성하는 것을 포함할 수 있다.
상기 제1 게이트 절연막(108)은 실리콘 산화물, 질소 도핑된 실리콘 산화물 또는 고유전체 중 어느 하나를 포함할 수 있다.
상기 제1 게이트 절연막(106)을 갖는 기판(100) 상에 게이트 도전막(108)이 상기 게이트 트렌치(104)을 채우도록 형성될 수 있다. 상기 게이트 도전막은 텅스텐 등의 금속 물질을 포함할 수 있다. 상기 게이트 도전막(108)을 형성하기 전에, 저항을 낮추기 위하여 상기 기판(100) 상에 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 등의 금속 질화물을 포함하는 장벽 금속층이 컨포멀하게 형성될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 제1 마스크 패턴(114)의 표면이 노출될 때까지 CMP(chemical mechanical polishing) 공정 등으로 상기 게이트 도전막(108)이 평탄화될 수 있다.
에치백(etch-back) 공정으로 상기 평탄화된 게이트 도전막(108)이 식각되어 상기 게이트 트렌치(104) 내에 매립 게이트 전극(108a)이 형성될 수 있다. 상기 매립 게이트 전극(108a)은 상기 액티브 영역(101)의 상부면보다 낮은 레벨에 위치될 수 있다. 상기 매립 게이트 전극(108a)은 도 1에 도시된 바와 같이 상기 액티브 영역(101)을 가로지르며 제1 방향으로 신장되는 워드라인(WL)으로 제공된다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 매립 게이트 전극(108a)을 갖는 기판(100) 상에 캡핑층(110)이 형성될 수 있다.
상기 캡핑층(110)은 상기 게이트 트렌치(104)의 빈 공간을 채우도록 형성될 수 있다. 상기 캡핑층(110)은 실리콘 질화물로 형성하거나, 실리콘 산화물과 실리콘 질화물을 적층하여 형성될 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 제1 마스크 패턴(114)의 표면이 노출될 때까지 CMP 공정으로 상기 캡핑층(110)이 평탄화된 후, 에치백 공정으로 상기 평탄화된 캡핑층(110)이 더 식각될 수 있다.
상기 공정으로 상기 게이트 트렌치(104), 제1 게이트 절연막(106), 매립 게이트 전극(108a) 및 캡핑층 패턴(110a)을 포함하는 게이트 구조체(112)가 형성될 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 제1 영역(A)의 액티브 영역(101)이 노출되도록 상기 제1 마스크 패턴(114)이 제거될 수 있다. 이때, 상기 제2 영역(B)에는 제1 마스크 패턴 잔류물(114a)이 남아있을 수 있다.
상기 제1 마스크 패턴(114)은 상기 제1 영역(A)의 액티브 영역, 즉 셀 액티브 영역의 표면이 손상되지 않도록 습식 식각 공정으로 제거될 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 게이트 구조체(112)를 갖는 기판(100)의 전면에 산화 방지막(118)이 형성될 수 있다.
상기 산화 방지막(118)은 후속의 게이트 산화 공정시 상기 제1 영역(A)의 액티브 영역으로 산소가 침투되는 것을 방지할 수 있는 물질, 예를 들어 우수한 내산화성(oxidation resistance)을 갖는 실리콘 질화물(SiN) 또는 실리콘 보론 질화물(SiBN) 등의 질화물을 포함할 수 있다.
상기 산화 방지막(118)을 형성하기 전에, 상기 게이트 구조체(112)를 갖는 기판(100)의 전면에 실리콘 산화물 등의 절연막(116)이 형성될 수 있다. 상기 절연막(116)은 실리콘 물질을 포함하는 기판(100)과 실리콘 질화물을 포함하는 상기 산화 방지막(118)과의 직접적인 접촉을 방지하기 위해 제공될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 산화 방지막(118)를 갖는 기판(100) 상에 상기 기판(100)의 제2 영역(B)을 오픈하는 제2 마스크 패턴(120)이 형성될 수 있다. 상기 제2 마스크 패턴(120)은 포토레지스트를 포함할 수 있다.
상기 제2 마스크 패턴(120)을 식각 마스크로 이용하여 상기 제2 영역(B)의 산화 방지막(118)이 제거될 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 제2 마스크 패턴(120)이 제거될 수 있다.
이어서, 상기 산화 방지막(118)을 식각 마스크로 이용하여 상기 제2 영역(B)의 절연막(116)이 제거될 수 있다. 이때, 상기 제2 영역(B)의 제1 마스크 패턴 잔류물(114a)이 함께 제거될 수 있다.
상기 절연막(116)은 상기 제2 영역(B)의 기판(100) 표면이 손상되는 것을 방지하기 위하여 습식 식각 공정으로 제거될 수 있다. 습식 식각 공정으로 상기 절연막(116)을 식각하면, 도시된 바와 같이 상기 산화 방지막(118)의 하부로 상기 절연막(116)의 언더컷이 발생될 수 있다. 또한, 상기 제1 영역(A)과 제2 영역(B)의 경계부에 있는 필드 영역(102)의 노출된 표면이 약간 식각될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 기판(100)의 제2 영역(B)에 대해 게이트 산화 공정이 수행되어 상기 제2 영역(B)의 액티브 영역(101) 상에 제2 게이트 절연막(122)이 형성될 수 있다.
상기 게이트 산화 공정 동안, 상기 기판(100)의 제1 영역(A)을 캡핑하고 있는 산화 방지막(118)에 의해 상기 제1 영역(A)의 액티브 영역(101)으로 산소가 침투되는 것이 방지될 수 있다. 따라서, 상기 제1 영역(A)의 액티브 영역(101)의 상부면이 산화에 의해 라운딩되는 것이 방지되어 후속하는 콘택 공정시 상기 액티브 영역(101)과 콘택 영역(커패시터 콘택 영역, 비트라인 콘택 영역) 간의 접촉 마진을 증대시킬 수 있다.
상기 기판(100)의 제1 영역(A)을 선택적으로 오픈하여 랜딩 패드 등의 콘택 영역이 형성될 수 있다. 이어서, 상기 제1 영역(A)에 대한 비트라인 공정, 커패시터 공정 및 상기 제2 영역(B)에 대한 게이트 공정이 수행될 수 있다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 모듈을 나타낸 도면이다.
도 12를 참조하면, 메모리 모듈(400)은 메모리 모듈 기판(410), 상기 메모리 모듈 기판(410) 상에 배치된 복수개의 메모리 소자들(420) 및 복수개의 터미널들(430)을 포함할 수 있다.
상기 메모리 모듈 기판(410)은 인쇄 회로 기판(PCB) 또는 웨이퍼를 포함할 수 있다.
상기 메모리 소자들(420)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 하나이거나, 또는 반도체 소자들 중 하나를 포함하는 반도체 패키지일 수 있다.
상기 복수개의 터미널들(430)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(420)과 전기적으로 연결될 수 있다.
상기 메모리 모듈(400)은 누설 전류가 적고 온/오프(On/Off) 전류 특성이 우수한 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선된다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 카드를 나타낸 도면도이다.
도 13을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(500)은, 메모리 카드 기판(510) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 하나를 갖는 메모리 소자(530)를 포함할 수 있다.
상기 메모리 카드(500)는 상기 메모리 카드 기판(510) 상에 실장된 마이크로 프로세서(520)를 더 포함할 수 있다. 상기 메모리 카드 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다.
도 14는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 나타낸 도면들이다.
도 14를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 전자 시스템(600)에 적용될 수 있다.
상기 전자 시스템(600)은 바디(Body; 610)를 포함할 수 있다. 상기 바디(610)는 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다.
상기 바디(610)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(620), 상기 파워 공급부(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610) 상에 실장 또는 장착될 수 있다.
상기 바디(610)의 상면 또는 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들어, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(620)은 파워 공급부(630)로부터 전압을 공급받아 상기 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다.
상기 기능 유닛(2340)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 또한, 상기 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 680)을 통해 상기 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 상기 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들은 상기 마이크로 프로세서 유닛(620) 및 상기 기능 유닛(640) 중 적어도 어느 하나에 포함될 수 있다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 다른 전자 시스템을 나타낸 도면들이다.
도 15를 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
상기 전자 시스템(700)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(700)은 메모리 시스템(712) 및 버스(720)를 통하여 데이터 통신을 수행하는 마이크로 프로세서(714), 램(716) 및 유저 인터페이스(718)를 포함할 수 있다.
상기 마이크로 프로세서(714)는 상기 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 상기 램(716)은 상기 마이크로 프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 상기 마이크로 프로세서(714) 또는 상기 램(716)은 본 발명의 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 상기 마이크로 프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다.
상기 유저 인터페이스(718)는 상기 전자 시스템(700)으로 데이터를 입력하거나 또는 데이터를 상기 전자 시스템(700)으로부터 출력하는데 사용될 수 있다.
상기 메모리 시스템(712)은 상기 마이크로 프로세서(714)의 동작용 코드들, 상기 마이크로 프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(712)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 모바일 무선 폰을 나타낸 개략도이다.
도 16을 참조하면, 모바일 무선 폰(800)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 기판 101 : 액티브 영역
102 : 필드 영역 104 : 게이트 트렌치
106 : 제1 게이트 절연막 108a : 매립 게이트 전극
110a : 캡핑층 패턴 112 : 게이트 구조체
114 : 제1 마스크 패턴 116 : 절연막
118 : 산화 방지막 120 : 제2 마스크 패턴
122 : 제2 게이트 절연막
102 : 필드 영역 104 : 게이트 트렌치
106 : 제1 게이트 절연막 108a : 매립 게이트 전극
110a : 캡핑층 패턴 112 : 게이트 구조체
114 : 제1 마스크 패턴 116 : 절연막
118 : 산화 방지막 120 : 제2 마스크 패턴
122 : 제2 게이트 절연막
Claims (10)
- 메모리 셀들을 포함하는 제1 영역 및 상기 제1 영역의 주변부에 형성되는 제2 영역을 갖는 기판 내에 액티브 영역을 한정하도록 필드 영역을 형성하고;
상기 제1 영역의 기판을 식각하여 게이트 트렌치를 형성하고;
상기 게이트 트렌치의 내벽 상에 제1 게이트 절연막을 형성하고;
상기 게이트 트렌치 내에 매립 게이트 전극을 형성하고;
상기 기판의 전면에 산화 방지막을 형성하고;
상기 제2 영역의 산화 방지막을 제거하고; 및
상기 제2 영역의 기판 상에 제2 게이트 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 산화 방지막은 SiN, SiBN 등의 질화물을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 제1 영역의 기판을 식각하여 게이트 트렌치를 형성하기 전에,
상기 기판 상에 게이트 영역을 한정하는 제1 마스크 패턴을 형성하고,
상기 기판의 전면에 산화 방지막을 형성하기 전에,
상기 제1 마스크 패턴을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 제2 영역의 산화 방지막을 제거하는 것은,
상기 기판 상에 상기 제2 영역을 오픈하는 제2 마스크 패턴을 형성하고;
상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 제2 영역의 산화 방지막을 제거하고; 및
상기 제2 마스크 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 기판의 전면에 산화 방지막을 형성하기 전에,
상기 기판의 전면에 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제5항에 있어서,
상기 절연막은 실리콘 산화물을 포함하는 반도체 소자의 제조 방법. - 제5항에 있어서,
상기 제2 영역의 기판 상에 제2 게이트 절연막을 형성하기 전에,
상기 제2 영역의 절연막을 식각하여 상기 제2 영역의 기판 표면을 노출하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제7항에 있어서,
상기 절연막의 식각은 습식 식각 공정으로 수행하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 게이트 트렌치 내에 매립 게이트 전극을 형성하는 것은,
상기 매립 게이트 전극 상에 캡핑층 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 게이트 트렌치는 상기 액티브 영역을 가로지르며 상기 필드 영역으로 연장되는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130013452A KR20140100647A (ko) | 2013-02-06 | 2013-02-06 | 매립 게이트를 갖는 반도체 소자의 제조 방법 |
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| KR1020130013452A KR20140100647A (ko) | 2013-02-06 | 2013-02-06 | 매립 게이트를 갖는 반도체 소자의 제조 방법 |
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|---|---|
| KR20140100647A true KR20140100647A (ko) | 2014-08-18 |
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ID=51746367
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| KR1020130013452A KR20140100647A (ko) | 2013-02-06 | 2013-02-06 | 매립 게이트를 갖는 반도체 소자의 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20140100647A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9853031B1 (en) | 2016-08-12 | 2017-12-26 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN108987397A (zh) * | 2017-06-02 | 2018-12-11 | 三星电子株式会社 | 包括接触结构的半导体装置 |
| US10325802B2 (en) | 2016-12-21 | 2019-06-18 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| CN116190413A (zh) * | 2021-12-24 | 2023-05-30 | 北京超弦存储器研究院 | 半导体结构的制作方法及半导体结构 |
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2013
- 2013-02-06 KR KR1020130013452A patent/KR20140100647A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9853031B1 (en) | 2016-08-12 | 2017-12-26 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US10199379B2 (en) | 2016-08-12 | 2019-02-05 | Samsung Electronics Co., Ltd. | Semiconductor device |
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