KR20120027697A - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

Info

Publication number
KR20120027697A
KR20120027697A KR1020100089438A KR20100089438A KR20120027697A KR 20120027697 A KR20120027697 A KR 20120027697A KR 1020100089438 A KR1020100089438 A KR 1020100089438A KR 20100089438 A KR20100089438 A KR 20100089438A KR 20120027697 A KR20120027697 A KR 20120027697A
Authority
KR
South Korea
Prior art keywords
layer
forming
landing plug
bit line
etch stop
Prior art date
Application number
KR1020100089438A
Other languages
English (en)
Inventor
김도형
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100089438A priority Critical patent/KR20120027697A/ko
Publication of KR20120027697A publication Critical patent/KR20120027697A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체 소자는 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역과 연결되는 랜딩플러그와, 상기 랜딩플러그 표면과 동일한 높이를 가지며 상기 소자분리막 상부에 구비되는 식각정지막과, 상기 랜딩플러그 및 상기 식각정지막과 연결되는 비트라인을 포함하여, 매립형 게이트를 포함하는 반도체 소자에서 랜딩플러그의 변형없이 비트라인 하부의 프로파일을 개선시켜 비트라인과 랜딩플러그가 연결되는 면적을 확보하여 저항의 증가를 방지할 수 있고, 비트라인 식각시 과도식각되는 경우에도 소자분리막이 식각되는 것을 용이하게 방지할 수 있다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 비트라인을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
반도체 소자의 종류 중에서 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 소자분리막(12)에 의해 정의되는 활성영역(14) 상부에 소자분리막(14) 표면과 동일한 높이를 갖는 랜딩플러그(16)를 형성한다. 이어서, 랜딩플러그(16) 및 소자분리막(14) 상부에 실링질화막(18), 절연막(20,22) 및 층간절연막(24)을 형성한다. 이어서, 층간절연막(24) 상부에 저장전극 콘택플러그를 정의하는 감광막 패턴(미도시)를 형성한 후, 감광막 패턴(미도시)을 마스크로 랜딩플러그(16)가 노출되도록 층간절연막(24), 절연막(22,20)을 식각하여 저장전극 콘택홀을 형성한다. 이어서, 저장전극 콘택홀이 매립되도록 도전층을 형성하여 저장전극 콘택플러그(26)를 형성한 후, 저장전극 콘택플러그(26) 상부에 절연막(28)을 형성하고 절연막(28) 상부에 형성된 비트라인을 정의하는 감광막 패턴(미도시)을 마스크로 저장전극 콘택플러그(26)를 식각하여 비트라인 예정 영역(30)을 형성한다.
여기서, 'A'는 소자분리막(12)이 노출되도록 형성된 비트라인이 형성될 예정 영역(30)을 나타내는데 비트라인 예정 영역(30)을 형성할 때 과도식각이 일어나는 경우에는 소자분리막(12)이 식각되어 비트라인 하부의 프로파일이 열화되는 문제가 있다.
본 발명은 매립형 게이트를 포함하는 반도체 소자에서 비트라인 형성 시 비트라인 하부의 프로파일이 열화되어 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역과 연결되는 랜딩플러그와, 상기 랜딩플러그 표면과 동일한 높이를 가지며 상기 소자분리막 상부에 구비되는 식각정지막과, 상기 랜딩플러그 및 상기 식각정지막과 연결되는 비트라인을 포함하는 것을 특징으로 한다.
그리고, 상기 식각정지막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 랜딩플러그와 상기 식각정지막은 동일한 높이를 갖는 것을 특징으로 한다.
그리고, 상기 비트라인의 측벽에 구비되는 스페이서 절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 식각정지막과 연결되는 상기 비트라인 양측으로 구비된 상기 랜딩플러그와 연결되는 저장전극 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 랜딩플러그와 연결되는 상기 비트라인 양측으로 구비된 캡핑 산화막, 캡핑 질화막 및 하드마스크층의 적층구조를 더 포함하는 것을 특징으로 한다.
그리고, 상기 소자분리막 및 상기 활성영역 내 매립된 매립형 게이트를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 활성영역과 연결되는 랜딩플러그를 형성하는 단계와, 상기 소자분리막을 식각하여 리세스를 형성하는 단계와, 상기 리세스가 매립되도록 식각정지막을 형성하는 단계와, 상기 랜딩플러그와 연결되는 저장전극 콘택플러그를 형성하는 단계와, 상기 랜딩플러그 및 식각정지막과 연결되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 랜딩플러그를 형성하는 단계 이전 상기 소자분리막 및 상기 활성영역 내 매립된 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 상기 랜딩플러그의 높이만큼 상기 소자분리막을 식각하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 상기 랜딩플러그와 상기 소자분리막의 식각선택비를 이용하여 습식식각으로 수행되는 특징으로 한다.
그리고, 상기 식각정지막을 형성하는 단계 이후 상기 식각정지막 상부에 캡핑 산화막, 캡핑 질화막 및 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그를 형성하는 단계는 상기 랜딩플러그가 노출되도록 상기 하드마스크층, 상기 캡핑 질화막, 상기 캡핑 산화막 및 상기 식각정지막을 식각하여 저장전극 콘택홀을 형성하는 단계와, 상기 저장전극 콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계는 상기 랜딩플러그가 노출되도록 상기 하드마스크층, 상기 캡핑 질화막, 상기 캡핑 산화막 및 상기 식각정지막을 식각하고, 상기 식각정지막이 노출되도록 상기 저장전극 콘택플러그를 식각하여 비트라인 예정 영역을 형성하는 단계와, 상기 비트라인 예정 영역에 도전층을 매립하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 도전층을 매립하는 단계 이전 상기 비트라인 예정 영역 측벽에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 다음의 효과를 제공한다.
첫째, 매립형 게이트를 포함하는 반도체 소자에서 랜딩플러그의 변형없이 비트라인 하부의 프로파일을 개선시켜 비트라인과 랜딩플러그가 연결되는 면적을 확보하여 저항의 증가를 방지할 수 있다.
둘째, 비트라인 식각시 과도식각되는 경우에도 소자분리막이 식각되는 것을 용이하게 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2은 본 발명에 따른 반도체 소자를 나타낸 단면도이다. 도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)에 구비되되, 활성영역(104)과 연결되는 랜딩플러그(106)와, 랜딩플러그(106) 표면과 동일한 높이를 가지며 소자분리막(102) 상부에 구비되는 식각정지막(110)과, 랜딩플러그(106) 및 식각정지막(110)과 연결되는 비트라인(136)을 포함하는 것이 바람직하다. 이때, 랜딩플러그(106)와 식각정지막(110)은 동일한 높이를 갖는 것이 바람직하다. 또한 식각정지막(106)은 질화막을 포함하는 것이 바람직하다.
여기서, 비트라인(136)의 측벽에 구비되는 스페이서 절연막(134)을 더 포함하는 것이 바람직하며, 식각정지막(110)과 연결되는 비트라인(136) 측벽에 구비된 스페이서 절연막(134) 양측으로 랜딩플러그(106)와 연결되는 저장전극 콘택플러그(124)를 더 포함하는 것이 바람직하다. 또한, 랜딩플러그(106)와 연결되는 비트라인(136)의 측벽에 구비된 스페이서 절연막(134) 양측으로는 캡핑 산화막(112), 캡핑 질화막(114) 및 하드마스크층(116)의 적층구조가 구비되는 것이 바람직하다.
그리고, 하드마스크층(116) 및 저장전극 콘택플러그(124) 상부에는 비트라인(136)이 관통되는 절연막(126)이 구비되는 것이 바람직하다.
상술한 바와 같이, 본 발명의 비트라인은 소자분리막과 바로 연결되지 않고 식각정지막과 연결되므로 비트라인 형성 시 소자분리막이 과도식각되는 문제를 근본적으로 해결할 수 있다.
상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 다음과 같다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 도 3a에 도시된 바와 같이, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)에 랜딩플러그(106)를 형성한다. 여기서, 랜딩플러그(106)는 활성영역(104) 상부에 형성되며, 소자분리막(102)의 표면과 동일한 높이를 갖는 것이 바람직하다. 도시되지는 않았지만 본 발명은 소자분리막(102) 및 활성영역(104)내에 매립된 매립형 게이트를 형성하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 소자분리막(102)을 식각하여 리세스(108)를 형성한다. 여기서, 리세스(108)의 깊이는 랜딩플러그(106)의 높이와 동일한 높이를 갖는 것이 바람직하다. 그리고, 리세스(108)는 랜딩플러그(106)의 손실없이 형성하기 위하여 랜딩플러그(106)와 식각선택비를 갖도록 습식 식각으로 형성하는 것이 바람직하다. 본 발명의 리세스(108)는 매립형 게이트를 형성한 이후 형성되기 때문에 매립형 게이트의 프로파일을 열화시키지 않고, 매립형 게이트 예정영역이 정확하게 식각되지 않는 문제를 근본적으로 방지할 수 있다.
도 3c에 도시된 바와 같이, 리세스(108)가 매립되도록 식각정지막(110)을 형성한 후, 캡핑 산화막(112), 캡핑 질화막(114), 층간절연막(116), 하드마스크층(118,120)을 형성한다. 여기서, 식각정지막(110)은 질화막을 포함하는 것이 바람직하며, 하드마스크층(118)은 탄소층을 포함하는 것이 바람직하고, 하드마스크층(120)은 실리콘 산화질화막을 포함하는 것이 바람직하다. 도시되지는 않았지만 하드마스크층(120) 상부에 저장전극 콘택플러그를 정의하는 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴(미도시)을 마스크로 하드마스크층(120,118)을 식각하여 하드마스크 패턴(미도시)을 형성한다.
도 3d에 도시된 바와 같이, 하드마스크 패턴(미도시)을 마스크로 층간절연막(116)을 식각하여 저장전극 콘택홀(122)을 형성한다. 여기서, 저장전극 콘택홀(122)은 랜딩플러그(106)가 노출되도록 형성하는 것이 바람직한데, 랜딩플러그(106)가 노출되면서 식각정지막(110)이 함께 노출되는 것이 바람직하다. 즉, 저장전극 콘택홀(122)을 형성할 때 랜딩플러그는 손실되지 않으면서 소자분리막(102)의 표면이 노출되는 것을 방지할 수 있다. 도시되지는 않았지만 랜딩플러그 상부에 이온주입 공정을 수행하는 것이 바람직하다. 이온주입 공정은 인(Ph+)을 주입하는 것이 바람직하고, 도즈량은 1.2E13, 에너지는 65KeV, 경사각은 0이 되도록 수행되는 것이 바람직하다.
도 3e에 도시된 바와 같이, 저장전극 콘택홀(122)에 도전층을 매립하여 저장전극 콘택플러그(124)을 형성한다.
도 3f에 도시된 바와 같이, 저장전극 콘택플러그(124) 상부에 절연막(126), 하드마스크층(128,130)을 형성한다. 여기서 하드마스크층(128)은 탄소층을 포함하는 것이 바람직하고, 하드마스크층(130)은 실리콘 산화질화막을 포함하는 것이 바람직하다. 도시되지는 않았지만 하드마스크층(130) 상부에 비트라인을 정의하는 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하드마스크층(130,128)을 식각하여 하드마스크 패턴(미도시)을 형성한다.
도 3g에 도시된 바와 같이, 하드마스크 패턴(미도시)을 마스크로 랜딩플러그가 노출되도록 절연막(126), 하드마스크층(116), 캡핑 질화막(114), 캡핑 산화막(112) 및 식각정지막(110)을 식각하고, 식각정지막(110)이 노출되도록 절연막(126) 및 저장전극 콘택플러그(124)를 식각하여 비트라인 예정 영역(132)을 형성한다. 여기서, 식각정지막(110)은 비트라인 예정 영역(132)을 형성하기 위한 공정 시 소자분리막(102) 하부로 과도식각되지 않도록 한다. 따라서, 비트라인의 프로파일이 열화되는 것을 근본적으로 방지한다.
도 3h에 도시된 바와 같이, 비트라인 예정 영역(132) 측벽에 스페이서 절연막(134)을 형성한 후, 스페이서 절연막(134) 상부에 도전층을 형성하여 비트라인(136)을 완성한다.
상술한 바와 같이, 본 발명은 소자분리막에 리세스를 형성한 후 리세스가 매립되도록 식각정지막을 형성함으로써 비트라인 예정 영역 형성 시 식각정지막 하부로 과도식각되는 것을 방지하여 비트라인의 프로파일의 열화를 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (15)

  1. 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판;
    상기 활성영역 상부에 구비되며, 상기 활성영역과 연결되는 랜딩플러그;
    상기 소자분리막 상부에 구비되는 식각정지막; 및
    상기 랜딩플러그 및 상기 식각정지막의 상부에 구비되고 상기 랜딩플러그와 연결되는 비트라인을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 식각정지막은
    질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 랜딩플러그와 상기 식각정지막은 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 비트라인의 측벽에 구비되는 스페이서 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 비트라인 양측으로 상기 랜딩플러그와 연결되는 저장전극 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 랜딩플러그와 연결되는 상기 비트라인 양측으로 구비된 캡핑 산화막, 캡핑 질화막 및 하드마스크층의 적층구조를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 소자분리막 및 상기 활성영역 내 매립된 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 활성영역 상부에 상기 활성영역과 연결되는 랜딩플러그를 형성하는 단계;
    상기 소자분리막을 식각하여 리세스를 형성하는 단계;
    상기 리세스가 매립되도록 식각정지막을 형성하는 단계;
    상기 랜딩플러그와 연결되는 저장전극 콘택플러그를 형성하는 단계; 및
    상기 랜딩플러그 및 식각정지막의 상부에 상기 랜딩플러그와 연결되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 8에 있어서,
    상기 랜딩플러그를 형성하는 단계 이전
    상기 소자분리막 및 상기 활성영역 내 매립된 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 8에 있어서,
    상기 리세스를 형성하는 단계는
    상기 랜딩플러그의 높이만큼 상기 소자분리막을 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 8에 있어서,
    상기 리세스를 형성하는 단계는
    상기 랜딩플러그와 상기 소자분리막의 식각선택비를 이용하여 습식식각으로 수행되는 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 8에 있어서,
    상기 식각정지막을 형성하는 단계 이후
    상기 식각정지막 상부에 캡핑 산화막, 캡핑 질화막 및 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 저장전극 콘택플러그를 형성하는 단계는
    상기 랜딩플러그가 노출되도록 상기 하드마스크층, 상기 캡핑 질화막, 상기 캡핑 산화막 및 상기 식각정지막을 식각하여 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 12에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 랜딩플러그가 노출되도록 상기 하드마스크층, 상기 캡핑 질화막, 상기 캡핑 산화막 및 상기 식각정지막을 식각하고, 상기 식각정지막이 노출되도록 상기 저장전극 콘택플러그를 식각하여 비트라인 예정 영역을 형성하는 단계; 및
    상기 비트라인 예정 영역에 도전층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 도전층을 매립하는 단계 이전
    상기 비트라인 예정 영역 측벽에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020100089438A 2010-09-13 2010-09-13 반도체 소자 및 그 형성 방법 KR20120027697A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100089438A KR20120027697A (ko) 2010-09-13 2010-09-13 반도체 소자 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100089438A KR20120027697A (ko) 2010-09-13 2010-09-13 반도체 소자 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20120027697A true KR20120027697A (ko) 2012-03-22

Family

ID=46132795

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100089438A KR20120027697A (ko) 2010-09-13 2010-09-13 반도체 소자 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR20120027697A (ko)

Similar Documents

Publication Publication Date Title
US11765881B2 (en) Semiconductor structure with capacitor landing pad and method of making the same
US8815687B2 (en) Methods of manufacturing semiconductor devices having spacers disposed on an inner sidewall of a contact hole formed in a layer of the semiconductor devices, and a contact plug disposed therein
KR101910129B1 (ko) 반도체 소자 및 그 형성 방법
KR101935007B1 (ko) 반도체 소자 및 그 제조 방법
KR20110063204A (ko) 반도체 소자 및 그의 형성 방법
US20150214234A1 (en) Semiconductor device and method for fabricating the same
KR101095739B1 (ko) 반도체 소자 및 그 형성 방법
KR101169167B1 (ko) 반도체 소자 및 그 형성 방법
KR20090008675A (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
KR20120128518A (ko) 반도체 소자의 제조 방법
KR101177486B1 (ko) 반도체 소자 및 그 형성 방법
CN110534150B (zh) 存储器装置及其制造方法
KR101120185B1 (ko) 반도체 소자의 형성 방법
KR101139461B1 (ko) 반도체 소자 및 그 형성 방법
KR101185951B1 (ko) 반도체 소자의 제조 방법
KR20120027697A (ko) 반도체 소자 및 그 형성 방법
KR20140141347A (ko) 반도체 장치 및 그의 제조 방법
KR101067875B1 (ko) 반도체 소자의 제조방법
KR20110011833A (ko) 반도체 소자 및 그의 형성 방법
KR101213941B1 (ko) 반도체 소자 및 그의 형성 방법
KR20110101709A (ko) 반도체 소자 및 그 제조 방법
KR20120087586A (ko) 반도체 소자 및 그 형성 방법
KR20120120793A (ko) 반도체 소자 및 그 형성 방법
KR100293715B1 (ko) 고집적 반도체 기억소자 제조방법
KR101043409B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid