KR20110011833A - 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 구비된 에피텍셜 성장층, 상기 에피텍셜 성장층 상에 구비된 도전막, 상기 도전막 상에 구비되는 비트라인용 전극 및 상기 비트라인용 전극 측벽 하부에 구비된 제 1 절연 스페이서를 포함하는 비트라인 및 상기 비트라인의 양측에 구비되는 저장전극 콘택을 포함함으로써, 비트라인 콘택과 저장전극 콘택이 전기적으로 접합되는 불량을 방지하고, 비트라인 콘택 저항의 증가를 방지하는 효과를 제공한다.
비트라인 콘택, 저장전극 콘택, 콘택 저항

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming using the same}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 상하의 도전배선을 연결하는 콘택은 라인/스페이스 패턴에 비해 디자인룰에 큰 영향을 받게 된다. 즉, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소함에 따라 콘택의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가하게 되어 콘택을 형성하는 공정은 점차 고집적화되는 반도체 소자의 형성 방법에서 중요하다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유없이 공정을 진행하여야하는 어려움이 있다.
특히, 랜딩플러그 공정 시에 랜딩플러그와 게이트 또는 랜딩플러그와 리세스 게이트(recess gate)의 자기정렬페일(SAC Fail:Self align contact Fail)이 유발되어 수율을 저하시키는 문제를 유발한다. 따라서, 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시켜 랜딩플러그와의 자기정렬페일을 방지하는 기술이 제안되었다.
그러나, 매립형 게이트 구조 또한 저장전극 콘택과 비트라인의 자기정렬페일이 유발되거나 저장전극 콘택이 랜딩플러그와 접속되지 않는 문제가 여전히 발생하게 되었다.
본 발명은 매립형 게이트를 형성함에 있어서, 반도체 소자의 고집적화로 인해 비트라인과 저장전극 콘택의 자기정렬페일을 유발하여 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 구비된 에피텍셜 성장층, 상기 에피텍셜 성장층 상에 구비된 도전막, 상기 도전막 상에 구비되는 비트라인용 전극 및 상기 비트라인용 전극 측벽 하부에 구비된 제 1 절연 스페이서를 포함하는 비트라인 및 상기 비트라인의 양측에 구비되는 저장전극 콘택을 포함하는 것을 특징으로 한다. 여기서, 상기 에피텍셜 성장층은 비트라인 콘택 저항이 증가되지 않도록 하고, 제 1 절연 스페이서는 저장전극 콘택과 비트라인 콘택이 전기적으로 접합되어 불량을 일으키는 문제를 해결한다.
이때, 상기 반도체 기판에 구비된 매립형 게이트 및 상기 매립형 게이트 상에 구비된 캡핑 질화막을 더 포함하는 것을 한다.
그리고, 상기 도전막은 Ti,TiN 및 이들의 조합 중 어느하나로 적층된 구조인 것을 특징으로 한다.
또한, 상기 절연 스페이서는 TiON인 것을 특징으로 한다.
그리고, 상기 비트라인용 전극은 텅스텐인 것을 특징으로 한다.
그리고, 상기 비트라인용 전극 상부에 하드마스크층이 더 구비된 것을 특징 으로 한다.
그리고, 상기 비트라인의 측벽에 제 2 절연 스페이서가 더 구비된 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상에 상기 반도체 기판을 노출시키는 비트라인 콘택홀을 정의하는 층간절연막을 형성하는 단계와 상기 비트라인 콘택홀 저면에 에피텍셜 성장층을 형성하는 단계와 상기 에피텍셜 성장층을 포함하는 상기 비트라인 콘택홀 표면에 도전막을 형성하는 단계와 상기 도전막 상부에 비트라인용 전극을 형성하는 단계와 상기 비트라인용 전극, 상기 도전막, 상기 층간절연막을 식각하여 비트라인을 형성하는 단계와 상기 도전막 측벽부에 이온주입 공정을 수행하여 제 1 절연 스페이서를 형성하는 단계 및 상기 비트라인의 양측벽에 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 층간절연막을 형성하는 단계 이전, 상기 반도체 기판에 매립형 게이트를 형성하는 단계 및 상기 매립형 게이트를 포함하는 상기 반도체 기판 상에 캡핑 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 에피텍셜 성장층을 형성하는 단계는 상기 반도체 기판을 씨드층으로 하여 상기 에피텍셜 성장 방법으로 수행되는 것을 특징으로 한다.
그리고, 상기 비트라인용 전극을 형성하는 단계 이후, 상기 비트라인용 전극 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후, 상기 비트라인의 측벽에 제 2 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계는 상기 도전막에 트위스트 틸트된 상태에서 산소가 주입되는 것을 특징으로 한다.
그리고, 5KeV이하의 이온주입 에너지로 수행되는 것을 특징으로 한다.
본 발명은 매립형 게이트를 포함하는 반도체 소자를 형성하는 과정에서, 비트라인 콘택과 저장전극 콘택이 전기적으로 접합되는 불량을 방지하고, 비트라인 콘택 저항의 증가를 방지하는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 활성영역(104)을 포함하는 반도체 기판(100)에 매립된 매립형 게이트(106)와 활성영역(104)에 형성된 매립형 게이트(106) 사이의 상부에 구비되는 비트라인을 포함한다. 이때, 비트라인은 반도체 기판(100) 상에 구비된 에피텍셜 성장층(114), 도전막(116), 비트라인용 전극(118) 및 하드마스크층(120)의 적층구조를 포함한다. 그리고, 도전막(116)의 측벽 및 비트라인용 전극(118)의 측벽 하부에 구비된 절연 스페이서(130)와 비트라인의 측벽에는 구비된 절연 스페이서(124)를 더 포함한다. 그리고, 비트라인의 양측벽에 구비된 저장전극 콘택(132)을 더 포함한다. 여기서, 매립 형 게이트(106) 및 비트라인용 전극(118)은 텅스텐인 것이 바람직하다. 그리고, 도전막(116)은 Ti,TiN 및 이들의 조합 중 어느하나로 이루어진 적층구조인 것이 바람직하다. 또한, 에피텍셜 성장층(114)은 반도체 기판(100)을 씨드층으로 에피텍셜 성장 방법으로 성장된 것이 바람직하고, 절연 스페이서(130)는 도전막(116)에 이온주입된 산소가 결합하여 형성된 TiON인 것이 바람직하다.
상술한 바와 같은 구조를 갖는 본 발명에 따른 반도체 소자는 에피텍셜 성장층(114)을 형성함으로써 비트라인 콘택의 저항이 증가되는 문제를 방지하고, 비트라인 측벽에 절연 스페이서(130)를 형성함으로써 비트라인 콘택과 저장전극 콘택이 전기적으로 접합되는 불량을 방지하여 반도체 소자의 특성의 열화를 방지할 수 있다.
도 2a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)이 형성된 반도체 기판(100)에 매립형 게이트 예정영역을 정의하는 리세스(미도시)를 형성한다. 그 다음, 리세스 표면에 버퍼산화막(미도시)을 형성한 후 리세스가 매립되도록 게이트 전극(106)을 형성한 후 버퍼 산화막이 일부 노출되도록 게이트 전극(106)에 에치백을 수행한다. 여기서 게이트 전극(106)은 텅스텐인 것이 바람직하다. 그 다음, 전체 상부에 캡핑 질화막(108)을 형성하고 그 상부에 층간절연막(110)을 형성한다. 이때, 층간절연막(110)은 산화막중 TEOS(Tetra Ethyl Ortho silicate)인 것이 바람직하다. 층간절연막(110) 상에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 활성영역(104)이 노출되도록 층간절연막(110) 및 캡핑 질화막(108)을 식각하여 비트라인 콘택홀(112)을 형성한다.
도 2b에 도시된 바와 같이, 비트라인 콘택홀(112)의 저면에 에피텍셜 성장 방법을 이용하여 반도체 기판(100)을 성장시키고 어닐공정을 수행하여 에피텍셜 성장층(114)을 형성한다. 이때, 에피텍셜 성장층(114)은 후속 공정에서 형성되는 비트라인 콘택이 텅스텐으로 사용되는 경우 텅스텐이 반도체 기판(100)과 직접 맞닿아 소자의 열화를 가져오는 것을 방지한다. 또한, 반도체 소자의 고집적화로 비트라인 콘택이 작아 반도체 기판과 접속되는 면적이 좁아져 콘택 저항이 증가되는 문제를 효율적으로 해결할 수 있다.
도 2c에 도시된 바와 같이, 비트라인 콘택홀(112)을 포함하는 전체 상부에 도전막(116) 및 비트라인용 전극(118)을 형성한다. 여기서 도전막(116)은 Ti,TiN 및 이들의 조합 중 어느하나로 이루어진 적층구조인 것이 바람직하고, 비트라인용 전극(118)은 텅스텐인 것이 바람직하다. 본 발명에서는 비트라인 콘택홀(112)을 매립하는 비트라인 콘택 형성 공정을 따로 수행하지 않고 비트라인용 전극(118)과 함께 형성함으로써 공정 시간을 단축할 수 있다.
도 2d 및 도 2e에 도시된 바와 같이, 비트라인용 전극(118) 상에 하드마스크층(120)을 형성하고, 하드마스크층(120)상에 비트라인을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각마스크로 캡핑 질화막(108)이 노출되도록 하드마스크층(120), 비트라인용 전극(118), 도전막(116) 및 층간절연막(110)을 식각하여 비트라인을 형성한다. 이때, 도전막(116)은 비트라인용 전극(118)의 측벽 및 하부를 감싸는 형상이 된다.
도 2f에 도시된 바와 같이, 전체 상부에 층간절연막(122)을 형성하고, 층간 절연막(122) 상에 저장전극 콘택을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 반도체 기판(100)이 노출되도록 층간절연막(122)을 식각하여 저장전극 콘택홀(124)을 형성한다. 이후, 저장전극 콘택홀(124)을 포함하는 전체 상부에 스페이서 절연막(미도시)을 성하고 스페이서 절연막(미도시)에 에치백 공정을 수행하여 비트라인의 측벽에만 절연 스페이서(126)가 형성되도록 한다. 그 다음, 도전막(116) 측벽에 산소 이온주입(128)을 수행하여 비트라인 콘택 측벽에 절연 스페이서(130)를 형성한다. 이때, 절연 스페이서(130)는 비트라인 콘택홀 측벽에 형성된 도전막(116)물질이 이온주입된 산소와 결합하여 형성된 TiON인 것이 바람직하다. 이때, 이온주입(128)은 도전막(116)의 측벽 방향으로 수행되도록 하기 위해서 트위스트 틸트(twist tilt)된 상태에서 수행되도록 하는 것이 바람직하고, 이온주입 에너지는 5keV이하로 수행되는 것이 바람직하다. 상술한 바와 같이 도전막(116) 측벽에 이온주입을 수행하는 공정을 통해서 절연 스페이서(130)를 형성함으로써 비트라인 콘택 및 저장전극 콘택 간 스페이스 마진 부족으로 인해 전기적으로 접합되어 불량이 발생하는 문제를 해결할 수 있다.
도 2g에 도시된 바와 같이, 전체 상부에 저장전극 콘택홀(124)을 매립하는 저장전극 콘택용 도전물질을 형성한 후, 층간절연막(122)의 상부가 노출되도록 평탄화 식각 공정을 수행하여 저장전극 콘택(132)을 형성한다. 여기서, 저장전극 콘택(132)은 이전 공정에서 수행된 이온주입(128) 공정에 형성된 절연 스페이서(130)에 의해 비트라인 콘택과 접속되는 불량을 방지할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 에피텍셜 성 장 방법을 통하여 에피텍셜 성장층(114)을 형성함으로써 비트라인 콘택 저항이 증가되는 것을 방지할 수 있고, 비트라인 콘택 측벽에 이온주입 공정을 통하여 절연 스페이서(130)을 형성함으로써 비트라인 콘택의 저항이 증가되는 문제를 해결할 수 있다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (14)

  1. 반도체 기판 상에 구비된 에피텍셜 성장층, 상기 에피텍셜 성장층 상에 구비된 도전막, 상기 도전막 상에 구비되는 비트라인용 전극 및 상기 비트라인용 전극 측벽 하부에 구비된 제 1 절연 스페이서를 포함하는 비트라인; 및
    상기 비트라인의 양측에 구비되는 저장전극 콘택을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 반도체 기판에 구비된 매립형 게이트 및
    상기 매립형 게이트 상에 구비된 캡핑 질화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 도전막은
    Ti,TiN 및 이들의 조합 중 어느하나로 적층된 구조인 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 절연 스페이서는 TiON인 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 비트라인용 전극은 텅스텐인 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 비트라인용 전극 상부에 하드마스크층이 더 구비된 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 비트라인의 측벽에 제 2 절연 스페이서가 더 구비된 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 상기 반도체 기판을 노출시키는 비트라인 콘택홀을 정의하는 층간절연막을 형성하는 단계;
    상기 비트라인 콘택홀 저면에 에피텍셜 성장층을 형성하는 단계;
    상기 에피텍셜 성장층을 포함하는 상기 비트라인 콘택홀 표면에 도전막을 형성하는 단계;
    상기 도전막 상부에 비트라인용 전극을 형성하는 단계;
    상기 비트라인용 전극, 상기 도전막, 상기 층간절연막을 식각하여 비트라인을 형성하는 단계;
    상기 도전막 측벽부에 이온주입 공정을 수행하여 제 1 절연 스페이서를 형성 하는 단계; 및
    상기 비트라인의 양측벽에 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 8에 있어서,
    상기 층간절연막을 형성하는 단계 이전,
    상기 반도체 기판에 매립형 게이트를 형성하는 단계; 및
    상기 매립형 게이트를 포함하는 상기 반도체 기판 상에 캡핑 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 8에 있어서,
    상기 에피텍셜 성장층을 형성하는 단계는
    상기 반도체 기판을 씨드층으로 하여 상기 에피텍셜 성장 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 8에 있어서,
    상기 비트라인용 전극을 형성하는 단계 이후,
    상기 비트라인용 전극 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 8에 있어서,
    상기 비트라인을 형성하는 단계 이후,
    상기 비트라인의 측벽에 제 2 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 8에 있어서,
    상기 이온주입을 수행하는 단계는
    상기 도전막에 트위스트 틸트된 상태에서 산소가 주입되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 8에 있어서,
    상기 이온주입을 수행하는 단계는
    5KeV이하의 이온주입 에너지로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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