KR100849818B1 - 반도체 소자의 형성 방법 - Google Patents

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KR100849818B1 KR1020070066608A KR20070066608A KR100849818B1 KR 100849818 B1 KR100849818 B1 KR 100849818B1 KR 1020070066608 A KR1020070066608 A KR 1020070066608A KR 20070066608 A KR20070066608 A KR 20070066608A KR 100849818 B1 KR100849818 B1 KR 100849818B1
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강혁수
신원호
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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래 기술에 따른 랜딩 플러그 형성 공정 시 랜딩 플러그 콘택홀이 오픈되어야 할 영역이 점점 감소되면서 랜딩 플러그 콘택홀 형성 공정 마진이 점점 감소하고 콘택홀 낫 오픈(Not Open) 현상이 발생하는 문제를 해결하기 위하여, 셀 영역만 오픈시키는 마스크를 이용하여 셀 게이트를 먼저 형성한 후 랜딩 플러그 폴리실리콘층을 매립하고 저장 전극 콘택홀 및 비트라인 콘택홀을 정의하는 마스크를 활성영역과 엇갈리게 배열하여, 랜딩 플러그 분리용 콘택홀을 형성하고, 주변 회로 게이트의 산화막 스페이서 형성 공정을 이용하여 랜딩 플러그 분리용 콘택홀을 산화막으로 매립하고 랜딩 플러그를 형성하는 방법을 사용함으로써, 랜딩 플러그 콘택홀 형성을 위한 SAC 식각 공정을 수행하지 않고 용이하게 랜딩 플러그를 형성하여 낫 오픈 문제를 방지하고 반도체 소자의 특성을 향상시키는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면들.
도 3 및 도 4는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래 기술에 따른 랜딩 플러그 형성 공정 시 랜딩 플러그 콘택홀이 오픈되어야 할 영역이 점점 감소되면서 랜딩 플러그 콘택홀 형성 공정 마진이 점점 감소하고 콘택홀 낫 오픈(Not Open) 현상이 발생하는 문제를 해결하기 위하여, 셀 영역만 오픈시키는 마스크를 이용하여 셀 게이트를 먼저 형성한 후 랜딩 플러그 폴리실리콘층을 매립하고 저장 전극 콘택홀 및 비트라인 콘택홀을 정의하는 마스크를 활성영역과 엇갈리게 배열하여, 랜딩 플러그 분리용 콘택홀을 형성하고, 주변 회로 게이트의 산화막 스페이서 형성 공정 을 이용하여 랜딩 플러그 분리용 콘택홀을 산화막으로 매립하고 랜딩 플러그를 형성하는 방법을 사용함으로써, 랜딩 플러그 콘택홀 형성을 위한 SAC 식각 공정을 수행하지 않고 용이하게 랜딩 플러그를 형성하여 낫 오픈 문제를 방지하고 반도체 소자의 특성을 향상시키는 발명에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 고집적 반도체 소자의 제조시 한정된 공간에 더 많은 단위 셀 들을 구비시키기 위하여, 단위 셀의 실질적인 면적의 감소와 더불어, 콘택 사이즈의 크기도 함께 감소되고 있다.
따라서, 상, 하부 패턴들간, 특히 기판 접합영역과 비트 라인 간 및 기판 접합영역과 캐패시터 간의 전기적 연결에 어려움을 겪게 되었다. 이에 따라, 최근의 반도체 제조 공정에서는 자기정렬콘택(self aligned contact : 이하 SAC)을 통해 접합영역 상에 랜딩 플러그 폴리를 형성함으로써, 이러한 랜딩 플러그 폴리에 의해 상하부 패턴들 간의 안정적인 전기적 연결이 이루어지도록 하고 있다
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 소자분리막(105)이 구비된 반도체 기판(100) 상부에 게이트(125)을 형성한다.
여기서, 게이트(125)는 게이트 폴리실리콘층(110), 게이트 금속층(115) 및 게이트 하드마스크층(120)으로 이루어지도록 형성하는 것이 바람직하다.
다음에, 게이트(125)을 포함하는 전체 상부에 스페이서층(130)을 형성한다.
그리고, 상기 결과물 전면에 층간 절연막(140) 및 하드마스크층(150)을 형성 하고, 하드마스크층(150) 상부에 랜딩 플러그 콘택 예정 영역을 노출시키는 감광막 패턴(160)을 형성한다.
도 1b를 참조하면, 감광막 패턴(160)을 식각 마스크로 하드마스크층(150)을 식각하여 하드마스크층 패턴(미도시)을 형성한다.
다음에, 상기 하드마스크층 패턴(미도시)을 식각 마스크로 층간 절연막(140)을 식각하여 랜딩 플러그 콘택홀(165)을 형성한다.
여기서, 랜딩 플러그 콘택홀(165) 형성을 위한 식각 공정 시 게이트(125) 사이의 층간 절연막(140)이 완전히 식각되지 않아 'A'와 같이 랜딩 플러그 콘택홀(165)이 낫 오픈(Not Open)되는 문제가 발생한다.
상술한 종래 기술에 따른 반도체 소자의 형성 방법에서, 소자가 고집적화되 면서 랜딩 플러그 콘택홀의 종횡비가 증가됨에 따라 상기 랜딩 플러그 콘택홀 형성을 위한 층간 절연막 식각 공정 마진이 감소되어 랜딩 플러그 콘택홀이 완전히 오픈 되지 않는 낫 오픈(Not Open) 문제가 발생한다.
상기와 같은 콘택홀 낫 오픈 문제는 소자의 페일(Fail)을 유발하며, 게이트의 전류 이동 용이도(Current Drivability)를 감소시켜 tWR(Write Recovery Time) 특성이 열화되는 문제가 있다.
본 발명은 셀 영역만 오픈시키는 마스크를 이용하여 셀 게이트를 먼저 형성한 후 랜딩 플러그 폴리실리콘층을 매립하고 저장 전극 콘택홀 및 비트라인 콘택홀을 정의하는 마스크를 활성영역과 엇갈리게 배열하여, 랜딩 플러그 분리용 콘택홀 을 형성하고, 주변 회로 게이트의 산화막 스페이서 형성 공정을 이용하여 랜딩 플러그 분리용 콘택홀을 산화막으로 매립하고 랜딩 플러그를 형성하는 방법을 사용함으로써, 랜딩 플러그 콘택홀 형성을 위한 SAC 식각 공정을 수행하지 않고 용이하게 랜딩 플러그를 형성하여 낫 오픈 문제를 방지하고 반도체 소자의 특성을 향상시키는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
셀 영역 및 주변 회로 영역을 포함하는 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 반도체 기판 전면에 게이트 물질층을 형성하는 단계와,
상기 셀 영역의 상기 게이트 물질층을 패터닝하여 셀 게이트를 형성하는 단계와,
상기 셀 게이트의 측벽에 질화막 스페이서를 형성하는 단계와,
상기 셀 게이트 사이의 영역에 랜딩 플러그 폴리실리콘층을 매립하는 단계와,
저장 전극 콘택홀 및 비트라인 콘택홀을 각각 정의하는 마스크를 상기 활성영역의 단축 방향으로 쉬프트(Shift)시켜, 상기 소자분리막 상에 랜딩 플러그 분리용 콘택홀을 형성하는 단계와,
상기 주변 회로 영역의 상기 게이트 물질층을 패터닝하여 주변 회로 게이트를 형성하는 단계 및
상기 주변 회로 게이트의 측벽에 산화막 스페이서를 형성하는 공정을 이용하여 상기 랜딩 플러그 분리용 콘택홀을 상기 산화막 스페이서 물질로 매립하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 게이트 물질층은 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조로 형성하는 것을 특징으로 하고, 상기 게이트 폴리실리콘층 및 게이트 금속층 사이에 텅스텐 실리사이드층(WSi) 또는 텅스텐질화막(WN)을 더 형성하는 것을 특징으로 하고, 상기 랜딩 플러그 분리용 콘택홀의 측벽에 0Å 초과 200Å 미만 두께의 폴리실리콘 잔유물을 발생시키는 것을 특징으로 하고, 상기 주변 회로 게이트의 측벽에 산화막 스페이서를 형성하는 공정은 상기 랜딩 플러그 분리용 콘택홀 및 상기 주변 회로 게이트를 포함하는 상기 반도체 기판 전면에 라이트 산화공정(Light Oxidation)을 수행하는 단계와 상기 반도체 기판 전면에 산화막을 형성하는 단계 및 상기 산화막을 에치백하여 산화막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하고, 상기 산화막은 TEOS막을 사용하며 10Å 내지 700Å의 두께로 형성하는 것을 특징으로 하고, 상기 산화막 스페이서 형성 후 상기 주변 회로 영역에 게이트 문턱전압(Vt) 조절용 임플란트(Implant) 공정을 더 수행하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면들이다.
도 2a를 참조하면, 셀 영역(1000A) 및 주변 회로 영역(1000B)을 포함하는 반도체 기판(200)에 활성영역(220)을 정의하는 소자분리막(230)을 형성한다. 이때, 소자분리막(230)은 STI(Shallow Trench Isolation) 공정을 이용하며, HDP(High Density Plasma) 산화막 또는 SOD(Spin On Dielectric) 산화막으로 형성하는 것이 바람직하다.
다음에는, 반도체 기판(200) 전면에 게이트 산화막(미도시), 게이트 폴리실리콘층(240), 게이트 금속층(260) 및 게이트 하드마스크층(270)을 순차적으로 형성한다. 이때, 게이트 금속층(260)은 텅스텐(W)을 사용하며, 게이트 금속층(260) 및 게이트 폴리실리콘층(240) 사이에 배리어층으로 텅스텐 실리사이드층(WSi)(250) 또는 텅스텐질화막(WN)(255)을 더 형성할 수 있다.
그 다음에는, 게이트 하드마스크층(270) 상부에 제 1 감광막을 형성한 후 셀 영역(1000A)을 노출시키되, 노출된 영역의 게이트를 정의하는 게이트 셀 오픈 마스크(Gate Cell-open Mask; GCM)(미도시)를 형성한다.
그 다음에는, 게이트 셀 오픈 마스크(GCM)를 이용하여 게이트 하드마스크층(270), 게이트 금속층(260), 텅스텐 질화막(255), 텅스텐 실리사이드층(250), 게이트 폴리실리콘층(240) 및 게이트 산화막(미도시)을 순차적으로 식각하여 셀 게이트(290)를 형성한다. 이때, 주변 회로 영역(1000B)에는 식각 공정이 수행되지 않으므로 게이트 산화막(미도시), 게이트 폴리실리콘층(240), 게이트 금속층(260) 및 게이트 하드마스크층(270)으로 구비되는 게이트 물질층이 형성된다.
여기서, 주변 회로 영역(1000B)을 노출시키지 않는 이유는 후속의 랜딩 플러 그 형성 공정이 약 800℃ 이상의 고온에서 수행되므로, 주변 회로 영역의 반도체 소자가 손상될 위험을 방지하고, 공정 수를 단축시키기 위한 목적으로 수행한다.
그 다음에는, 게이트 셀 오픈 마스크(GCM)를 제거하고 반도체 기판(200) 전체 표면에 질화막을 50Å 내지 150Å의 두께로 형성한다.
그 다음에는, 에치백 공정을 수행하여 게이트(290)의 측벽에 질화막 스페이서(280)를 형성한다. 이때, 에치백 공정을 충분하게 수행하여 셀 영역(1000A)의 반도체 기판(200)이 100Å 내지 200Å 정도 유실될 수 있도록 한다.
도 2b를 참조하면, 반도체 기판(200) 전면에 랜딩 플러그 폴리실리콘층(300)을 형성하여, 셀 게이트(290) 사이의 영역에 랜딩 플러그 폴리실리콘층(300)을 매립한다.
도 2c를 참조하면, 화학기계적연마(Chemical Mechanical Polishing) 공정을 수행하여 셀 게이트(290) 사이의 랜딩 플러그 폴리실리콘층을 분리시키고 랜딩 플러그 폴리실리콘 패턴(310)을 형성한다. 이때, 게이트 하드마스크층(270) 상부에 폴리실리콘 잔류물이 남지 않도록 CMP 공정을 충분히 수행한다.
도 2d를 참조하면, 반도체 기판(200) 전면에 제 2 감광막(미도시)을 형성한다.
다음에는, 셀 영역(1000A)의 저장 전극 콘택홀 및 비트라인 콘택홀을 정의하는 마스크를 이용하되, 저장 전극 콘택홀 및 비트라인 콘택홀을 활성영역(220)과 엇갈리도록 정렬시켜 노광 및 현상 공정을 수행함으로써, 랜딩 플러그 분리용 콘택홀을 정의하는 제 2 감광막 패턴을 형성한다.
그 다음에는, 제 2 감광막 패턴을 마스크로 랜딩 플러그 폴리실리콘 패턴(310)을 식각하여 랜딩 플러그 분리용 콘택홀(미도시)을 형성한다. 여기서, 랜딩 플러그 분리용 콘택홀은 활성영역(220)과 엇갈리게 형성되어 단면도에는 도시되지 않으므로 하기 도 3 및 도 4에서 상세히 설명하는 것으로 한다.
그 다음에는, 제 2 감광막 패턴을 제거하고 다시 반도체 기판(200) 전면에 제 3 감광막(미도시)을 형성하다.
그 다음에는, 주변 회로 영역(1000B)만 노출시키되 주변 회로 영역(1000B)의 게이트를 정의하는 마스크를 이용한 노광 및 현상 공정을 수행하여 제 3 감광막을 게이트 주변 회로 오픈 마스크(Gate Peri-open Mask; GPM)을 형성한다.
그 다음에는, 게이트 주변 회로 오픈 마스크(GPM)를 이용하여 주변 회로 영역(1000B)의 게이트 하드마스크층(270), 게이트 금속층(260), 텅스텐 질화막(255), 텅스텐 실리사이드층(250), 게이트 폴리실리콘층(240) 및 게이트 산화막(미도시)을 순차적으로 식각하여 주변 회로 게이트(290d)를 형성한다.
그 다음에는, 게이트 주변 회로 오픈 마스크(GPM)을 제거하고, 주변 회로 게이트(290d)의 측벽에 산화막 스페이서(320)를 형성한다. 이때, 산화막 스페이서(320) 형성 공정은 반도체 기판(200) 전면에 라이트 산화공정(Light Oxidation)을 수행한 후 전체 표면에 스페이서 형성용 산화막을 10Å 내지 700Å의 두께로 형성하고, 에치백(Etch Back) 공정을 수행하여 형성하는데, 이와 동시에 셀 영역(1000A)에는 랜딩 플러그 분리용 콘택홀에는 산화막 스페이서(320) 형성 공정에서 사용하는 스페이서 형성용 산화막을 매립하여 랜딩 플러그가 각각 절연되도록 한다.
그 다음에는, 주변 회로 게이트(290d)의 문턱 전압을 맞추기 위하여 주변 회로 영역(1000B)에 임플란트 공정을 수행한다.
도 2e를 참조하면, 반도체 기판(200) 전면에 층간 절연막(330)을 형성한 후 비트라인 콘택홀 형성 공정을 진행한다.
다음에는, 비트라인 콘택홀에 플러그 물질을 매립한 후 비트라인 콘택 플러그와 연결되는 비트라인을 형성한다.
도 3 및 도 4는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도들이다.
도 3은 상기 도 2d의 단계에서 랜딩 플러그 분리용 콘택홀(305)을 형성한 것을 도시한 것이다. 여기서, 저장전극 콘택홀로 정의되었던 부분(305s) 및 비트라인 콘택홀로 정의되었던 부분(305b)이 활성영역(220)과 엇갈리게 배열된다. 즉, 저장전극 콘택홀로 정의되었던 부분(305s) 및 비트라인 콘택홀로 정의되었던 부분(305b)이 활성영역(220)의 단축방향으로 쉬프트(Shift)되어 소자분리막 상부에 랜딩 플러그 분리용 콘택홀(305)이 형성된 것을 알 수 있다. 이때, 활성영역(220)과 랜딩 플러그 분리용 콘택홀(305) 사이의 영역에 랜딩 플러그 폴리실리콘 패턴(310)이 완전히 식각되지 못한 폴리실리콘 잔류물(Ploysilicon Residue)(305p)이 발생되도록 하며, 폴리실리콘 잔류물(305p)의 두께는 0Å 초과 200Å 미만이 되도록 하여 랜딩 플러그 폴리실리콘 패턴(310)이 각각 완전히 독립될 수 있도록 한다.
도 4를 참조하면, 주변 회로 영역에 산화막 스페이서를 형성하는 공정을 이 용하여 랜딩 플러그(350)를 분리시키는 랜딩 플러그 분리용 산화막(340)을 형성한다. 이때, 라이트 산화공정(Light Oxidation)에서 폴리실리콘 잔류물(305p)이 모두 산화되어 게이트(290) 사이의 랜딩 플러그 폴리실리콘 패턴(310)을 완전히 분리시킨다. 그 다음에는, 스페이서 형성용 산화막이 랜딩 플러그 분리용 콘택홀(305)에 완전히 매립되면서 랜딩 플러그 분리용 산화막(340)이 형성된다.
이와 같은 공정을 통하여 종래 기술에서 사용하던 랜딩 플러그 SAC(Self Align Contact) 식각 공정을 수행하지 않고 랜딩 플러그(350)를 용이하게 형성할 수 있다. 게이트(290) 형성 후 SAC(Self Align Contact) 페일(Fail) 문제 및 식각 공정 마진 감소로 인한 랜딩 플러그 콘택홀의 낫 오픈(Not Open) 문제를 방지할 수 있다. 또한, SAC 식각 공정을 위해서 종래에는 게이트 하드마스크층의 두께를 두껍게 형성하였는데 본 발명에서는 SAC 식각 공정을 수행하지 않으므로 게이트 하드마스크층의 두께를 증가시킬 필요가 없게 된다. 따라서 감소되는 게이트 하드마스크층의 두께만큼 게이트 금속층의 두께를 증가시킬 수 있으므로 게이트의 전기적 특성을 향상시킬 수 있다. 마지막으로, 랜딩 플러그(350)의 면적을 최대한 확보할 수 있으므로 후속의 저장 전극 콘택 플러그 또는 비트라인 콘택 플러그 형성 공정 마진을 증가시키고 저장 전극 또는 비트라인의 전기적 특성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 형성 방법은 셀 영역만 오픈시키는 마스크를 이용하여 셀 게이트를 먼저 형성한 후 랜딩 플러그 폴리실리콘층을 매립하고 저장 전극 콘택홀 및 비트라인 콘택홀을 정의하는 마스크를 활성영역과 엇갈리게 배열하 여, 랜딩 플러그 분리용 콘택홀을 형성하고, 주변 회로 게이트의 산화막 스페이서 형성 공정을 이용하여 랜딩 플러그 분리용 콘택홀을 산화막으로 매립하고 랜딩 플러그를 형성하는 방법을 사용함으로써, 랜딩 플러그 콘택홀 형성을 위한 SAC 식각 공정을 수행하지 않고 용이하게 랜딩 플러그를 형성할 수 있게 된다. 따라서, 본 발명은 랜딩 플러그 콘택홀의 낫 오픈 현상을 방지하고 반도체 소자 형성 공정의 페일을 감소시키고, 게이트의 전기적 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체 기판 전면에 게이트 물질층을 형성하는 단계;
    상기 셀 영역의 상기 게이트 물질층을 패터닝하여 셀 게이트를 형성하는 단계;
    상기 셀 게이트의 측벽에 질화막 스페이서를 형성하는 단계;
    상기 셀 게이트 사이의 영역에 랜딩 플러그 폴리실리콘층을 매립하는 단계;
    저장 전극 콘택홀 및 비트라인 콘택홀을 각각 정의하는 마스크를 상기 활성영역의 단축 방향으로 쉬프트(Shift)시켜, 상기 소자분리막 상에 랜딩 플러그 분리용 콘택홀을 형성하는 단계;
    상기 주변 회로 영역의 상기 게이트 물질층을 패터닝하여 주변 회로 게이트를 형성하는 단계; 및
    상기 주변 회로 게이트의 측벽에 산화막 스페이서를 형성하는 공정을 이용하여 상기 랜딩 플러그 분리용 콘택홀을 상기 산화막 스페이서 물질로 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 물질층은 게이트 산화막, 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 게이트 폴리실리콘층 및 게이트 금속층 사이에 텅스텐 실리사이드층(WSi) 또는 텅스텐질화막(WN)을 더 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 랜딩 플러그 분리용 콘택홀의 측벽에 0Å 초과 200Å 미만 두께의 폴리실리콘 잔유물(Polysilicon Residue)을 발생시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 주변 회로 게이트의 측벽에 산화막 스페이서를 형성하는 공정은
    상기 랜딩 플러그 분리용 콘택홀 및 상기 주변 회로 게이트를 포함하는 상기 반도체 기판 전면에 라이트 산화공정(Light Oxidation)을 수행하는 단계;
    상기 반도체 기판 전면에 산화막을 형성하는 단계; 및
    상기 산화막을 에치백하여 산화막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 산화막은 TEOS막을 사용하며 10Å 내지 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20020017041A (ko) * 2000-08-28 2002-03-07 윤종용 반도체소자의 콘택 구조체 형성방법
KR20050067566A (ko) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 반도체소자의 셀콘택 분리 방법
KR20060079330A (ko) * 2004-12-30 2006-07-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020017041A (ko) * 2000-08-28 2002-03-07 윤종용 반도체소자의 콘택 구조체 형성방법
KR20050067566A (ko) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 반도체소자의 셀콘택 분리 방법
KR20060079330A (ko) * 2004-12-30 2006-07-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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