KR101051593B1 - 반도체 장치의 제조 방법 - Google Patents

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KR101051593B1 KR1020080132417A KR20080132417A KR101051593B1 KR 101051593 B1 KR101051593 B1 KR 101051593B1 KR 1020080132417 A KR1020080132417 A KR 1020080132417A KR 20080132417 A KR20080132417 A KR 20080132417A KR 101051593 B1 KR101051593 B1 KR 101051593B1
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Abstract

본 발명은 콘택 형성시 발생하는 불량을 제거하기 위해 고집적 반도체 장치 내 리세스 게이트의 측벽에 스페이서를 형성할 때 비활성 영역의 상부에도 식각방지막을 형성하는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 게이트 전극의 측벽에 제 1 스페이서 질화막을 형성하는 단계, 게이트 전극 사이에 노출된 격리 절연막을 식각하여 트랜치를 형성하는 단계, 게이트 전극의 측벽과 트랜치 내면에 제 2 스페이서 질화막을 형성하는 단계 및 게이트 전극 사이에 층간 절연막을 형성하는 단계를 포함한다.
반도체, 리세스 게이트, 콘택

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR APPARATUS}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 단위셀을 제조하는 방법에 관한 것이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트 랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다. 이하에서는 3차원 채널 구조를 가진 셀 트랜지스터로서 사용되는 리세스 게이트를 포함하는 트랜지스터의 구조와 제조 공정을 설명한다.
도 1 ~ 도7은 통상적인 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 활성 영역을 정의하는 격리절연막(102)이 형성된 반도체 기판(100)에 리세스 게이트(Recess Gate) 혹은 핀 게이트(Fin Gate)를 형성하기 위한 리세스(104)를 형성한다. 이때, 리세스 게이트(Recess Gate) 혹은 핀 게이 트(Fin Gate)는 활성 영역과 교차하는 방향으로 셀 어레이에 형성되기 때문에, 리세스 게이트(Recess Gate) 혹은 핀 게이트(Fin Gate)를 형성하기 위한 리세스(104) 각각은 활성 영역 및 격리 절연막(102) 모두에 형성된다.
이후, 도 2에 도시된 바와 같이, 리세스(104) 상에 게이트 물질을 매립하고 증착하여 게이트 전극(106)을 형성한다.
도 3을 참조하면, 게이트 전극(106)을 포함하는 구조물 상부에 제 1 스페이서 질화막(108)을 증착한다. 이때, 제 1 스페이서 질화막(108)은 게이트 전극(106)의 상부 및 측벽에 일정한 두께로 증착되는 것이 특징이다. 이후, 제 1 스페이서 질화막(108) 상에 산화막(110)을 증착하여 반도체 기판(100) 상의 코어영역 및 주변영역 모두를 덮는다.
도 4를 참조하면, 셀 어레이가 포함되는 코어영역을 노출하기 위해, 산화막(110) 상에 감광막(미도시)을 도포한 후 셀 오픈 마스크를 사용하여 코어영역의 상부에 형성된 감광막을 제거하여 산화막(110)을 노출한다. 이후, 습식각을 이용하여 코어영역을 덮고 있는 산화막(110)을 제거하여 제 1 스페이서 질화막(108)을 노출시킨다.
이후, 도 5를 참조하면, 코어영역내 노출된 제 1 스페이서 질화막(108) 상에 제 2 스페이서 질화막(112)을 증착한다. 이때, 제 2 스페이서 질화막(112)은 후속 공정에서 게이트 전극(106) 사이에 형성되는 비트라인 콘택이나 저장노드 콘택 등과 같은 콘택을 형성할 때 게이트 전극(106)과 비트라인 콘택이나 저장노드 콘택 사이를 절연하고 격리하기 위해 형성한다. 게이트 전극(106)과의 완전한 격리를 위 해 통상적으로 50~150Å의 두께의 제 2 스페이서 질화막(112)을 형성하는 것이 일반적이다.
도 6에 도시된 바와 같이, 제 2 스페이서 질화막(112) 상에 갭필(gap-fill)특성이 우수한 절연물질을 증착한 뒤, 제 2 스페이서 질화막(112)이 노출될 때까지 화학적 기계적 연마 공정(CMP)등을 통해 평탄화 공정을 수행한다. 이를 통해, 게이트 전극(106) 사이의 미세한 공간에 층간 절연막(114)을 형성할 수 있다.
이후, 도 7을 참조하면, 코어영역 내 비트라인 콘택이나 저장노드 콘택이 형성될 영역에 형성된 층간 절연막(114)을 에치백(etch-back) 공정을 통해 제거하여 콘택홀(116)을 형성한다. 이때 콘택홀(116)은 게이트 전극(106)보다 높은 위치에 형성되는 캐패시터 혹은 비트라인 등과 활성 영역을 연결하는 콘택을 형성하기 위한 것으로, 전술한 에치백 공정을 통해 게이트 전극(106)의 측벽에 형성된 제 1 및 제 2 스페이서 질화막(108, 112)은 남기고 활성영역 및 격리 절연막(102) 상에 형성된 제 1 및 제 2 스페이서 질화막(108, 112)은 완전히 제거한다. 제 1 및 제 2 스페이서 질화막(108, 112)이 활성 영역 상부에 남아 있는 경우 콘택과 트랜지스터의 소스/드레인 영역이 서로 전기적으로 연결되지 않는 문제점이 발생할 수 있어, 이를 방지하기 위해 충분한 깊이로 에치백 공정을 수행하는 경우 도시된 바와 같이 활성영역 및 격리 절연막(102)의 상부가 일부 식각될 수 있다.
반도체 장치의 크기가 작아짐에 따라, 갭필(gap-fill)능력이 우수하지 못한 HDP(high density plasma) 증착공정에 사용되는 절연 물질로서는 활성영역을 정의하는 격리 절연막(102)으로 사용하기에 부적합하다. 따라서, 반도체 기판(100)을 식각하여 형성된 트랜치(미도시)를 완전히 매워 활성영역을 정의하는 격리 절연막(102)은 갭필(gap-fill)능력이 우수한 SOD(Spin On Dielectric) 증착공정에 사용되는 절연 물질과 HDP(high density plasma) 증착공정에 사용되는 절연 물질을 함께 사용하여 두 개의 절연층으로 구성하는 것이 일반적이다. 하지만, 격리 절연막(102)의 형성에 있어, HDP(high density plasma) 증착공정에 사용되는 절연 물질은 여전히 우수하지 못한 갭필(gap-fill)능력으로 인해 반도체 장치의 크기가 더욱 작아짐에 따라 문제가 계속 발생하고 있다.
고집적 반도체 장치의 제조에 있어 SOD(Spin On Dielectric) 증착공정에 사용되는 절연 물질만으로 격리 절연막(102)을 형성하려는 노력이 계속되었으나, 식각비가 너무 높아 일부 노출된 영역이 쉽게 제거되면서 구조물의 형태에 변형을 일으키는 문제와 균일하지 못한 막질의 특성으로 인해 반도체 장치의 동작 특성을 떨어뜨리는 문제가 야기되었다. 이러한 문제를 극복하기 위해, 최근에는 SOD(Spin On Dielectric) 증착공정에 사용되는 절연 물질과 SATEOS(Sub-Atmospheric Tetra-Ethyl Ortho Silicate)막을 함께 사용하여 격리 절연막(102)을 형성하고 있으나, 공정 단계가 복잡해지고 증가하여 TAT(Turn Around Time)가 나빠지는 문제가 제기되고 있다.
아울러, 격리 절연막(102)이 SOD(Spin On Dielectric) 증착공정에 사용되는 절연 물질과 SATEOS(Sub-Atmospheric Tetra-Ethyl Ortho Silicate)막을 함께 사용하여 형성된 경우, 리세스(104)의 형성 후 수행되는 제 1 세정 공정과 층간 절연막(114)과 제 1 및 제 2 스페이서 질화막(108, 112)을 제거한 후 수행되는 제 2 세 정 공정에서 원하지 않는 추가 식각이 일어난다. 제 1 세정 공정으로 인해 격리 절연막(102) 상에 형성된 리세스(104)가 활성영역 상에 형성된 리세스(104)보다 폭이 더 넓어져 격리 절연막(102) 상에 형성된 게이트 전극(106) 사이의 폭이 좁아짐으로써 공정 마진이 줄어들고, 제 2 세정 공정으로 인해 격리 절연막(102) 상에 형성된 게이트 전극(106) 사이 노출된 격리 절연막(102) 과도하게 식각되면서 도전 물질을 매립하여 콘택을 형성할 경우 콘택과 게이트 전극(106)이 단락(short)되는 문제가 발생한다. 특히, 이러한 전기적 단락은 반도체 장치의 동작 안정성을 해치는 중요한 원인이 된다.
도 8은 도 1 ~ 도 7에 도시된 바에 따라 제조된 반도체 장치의 단점을 설명하기 위한 사진도이다.
도시된 바와 같이, 활성 영역을 정의하는 격리 절연막 상에 형성된 리세스 게이트와 리세스 게이트 사이에 형성된 콘택이 서로 전기적으로 연결되어, 반도체 장치의 동작 안정성을 해치는 불량이 발생함을 볼 수 있다. 특히, 반도체 기억 장치에서 워드 라인으로 사용되는 리세스 게이트에는 전원 전압(VDD)보다 높은 고전압(VPP)가 인가되고 콘택에는 데이터 '0'에 대응하는 접지 전압(VSS)의 논리 로우 레벨(low)이 전달되는 경우, 콘택과 리세스 게이트 사이의 전기적인 연결로 인하여 데이터가 변형되는 결과가 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내 리세스 게이트의 측벽에 스페이서를 형성할 때 비활성 영역의 상부에도 식각방지막을 형성함으로써 비활성 영역이 세정 공정으로 인해 과도하게 식각되는 현상을 방지하여 콘택과 리세스 게이트 사이에 전기적 충돌이나 불량을 제거하고 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명은 게이트 전극의 측벽에 제 1 스페이서 질화막을 형성하는 단계, 상기 게이트 전극 사이에 노출된 격리 절연막을 식각하여 트랜치를 형성하는 단계, 상기 게이트 전극의 측벽과 상기 트랜치 내면에 제 2 스페이서 질화막을 형성하는 단계, 및 상기 게이트 전극 사이에 층간 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 노출된 격리 절연막을 식각하여 트랜치를 형성하는 단계는 HF를 이용한 습식각을 통해 300Å~1000Å 깊이를 가지는 상기 트랜치를 형성하는 것을 특징으로 한다.
바람직하게는, 상기 트랜치는 상기 격리 절연막이 제거되면서 노출된 상기 게이트 전극을 측벽으로 하며 상부의 일부는 제 1 스페이서 질화막으로 덮혀있는 것을 특징으로 하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 반도체 기판 상에 상기 격리 절연막을 형성하여 활성 영역을 정의하는 단계 및 상기 활성 영역 및 상기 격리 절연막 상에 상기 게이트 전극을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 전극의 측벽에 제 1 스페이서 질화막을 형성하는 단계는 상기 게이트 전극을 포함하는 상기 반도체 기판 상에 상기 제 1 스페이서 질화막을 형성하는 단계 및 에치백 공정을 수행하여 상기 게이트 전극, 상기 반도체 기판 및 상기 격리 절연막 상에 형성된 상기 제 1 스페이서 질화막을 제거하는 단계를 포함한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 게이트 전극 사이에 콘택홀을 형성하는 단계 및 상기 콘택홀에 도전물질을 매립하여 콘택을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 전극 사이에 콘택홀을 형성하는 단계는 상기 콘택홀을 정의하는 마스크를 사용하여 상기 게이트 전극 사이에 형성된 상기 층간 절연막을 제거하는 단계 및 상기 층간 절연막의 제거로 인해 노출된 상기 제 2 스페이서 질화막을 제거하여 상기 반도체 기판을 노출하는 단계를 포함한다.
바람직하게는, 상기 게이트 전극의 측벽에 형성된 상기 제 1 스페이서 질화막 및 상기 제 2 스페이서 질화막의 일부가 돌출된 형상을 가지는 것을 특징으로 한다.
바람직하게는, 제 2 스페이서 질화막은 스텝 커버리지(Step Coverage)가 우수한 저압 화학기상증착(LP CVD)공정 질화막을 사용하여 균일한 두께로 증착되는 것을 특징으로 한다.
또는, 본 발명은 게이트 전극의 측벽에 제 1 스페이서 질화막을 형성하는 단계, 상기 게이트 전극 사이에 노출된 격리 절연막을 식각하여 트랜치를 형성하는 단계, 상기 게이트 전극의 측벽과 상기 트랜치의 측벽과 밑면에 제 2 스페이서 질화막을 형성하는 단계, 상기 게이트 전극 사이에 층간 절연막을 매립하는 단계,상기 게이트 전극 사이에 콘택홀을 형성하는 단계 및 상기 콘택홀에 도전물질을 매립하여 콘택을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 및 제 2 스페이서 질화막 형성시에는 에치백 공정을 수행하고, 상기 트랜치 형성시에는 습식각을 수행하는 것을 특징으로 한다.
바람직하게는, 상기 트랜치는 300Å~1000Å 깊이를 가지는 것을 특징으로 한다.
나아가, 본 발명은 반도체 기판에 활성 영역을 정의하기 위한 격리 절연막, 상기 활성 영역 및 상기 격리 절연막 상에 형성된 게이트 전극, 상기 게이트 전극의 측벽에 형성된 스페이서 질화막, 상기 게이트 전극 사이 형성된 콘택을 포함하고, 상기 콘택은 상기 격리 절연막 상에 상기 스페이서 질화막이 내면에 코팅된 트랜치 상에 형성된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 트랜치 내면에 코팅된 상기 스페이서 질화막은 상기 격리 절연막을 보호하는 식각 방지막의 역활을 가지는 것을 특징으로 한다.
바람직하게는, 상기 스페이서 질화막은 상기 게이트 전극의 측벽에 형성된 제 1 스페이서 질화막 및 상기 제 1 스페이서 질화막을 둘러싸며 상기 트랜치의 내면에 형성된 제 2 스페이서 질화막을 포함한다.
바람직하게는, 상기 트랜치의 상부는 상기 제 2 스페이서 질화막으로 인해 일부 덮혀있는 것을 특징으로 한다.
바람직하게는, 상기 트렌치의 깊이는 300Å~1000Å 인 것을 특징으로 한다.
본 발명은 리세스 게이트의 형성 후 콘택을 형성하는 과정에서 세정 공정 등의 후속 공정으로 인해 비활성 영역에 형성된 격리 절연막이 과도하게 식각되는 것을 방지함으로써 리세스 게이트와 콘택이 전기적으로 단락되는 것을 방지할 수 있는 장점이 있다.
또한, 본 발명은 비활성 영역 상에 형성되는 리세스 게이트와 콘택의 전기적인 단락을 차단할 수 있기 때문에 이를 방지하기 위해 비활성 영역을 구성하는 절연막을 두 가지 이상의 물질(예를 들면, SOD(Spin On Dielectric) 증착공정에 사용되는 절연 물질과 SATEOS(Sub-Atmospheric Tetra-Ethyl Ortho Silicate)막)을 함께 사용할 필요가 없어짐에 따라 공정 단계가 복잡해지는 것을 방지하고 TAT(Turn Around Time)가 나빠지는 것을 막을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터에 적용할 수 있다. 특히 고집적화에 따른 셀 트랜지스터의 크기가 줄어들면서 단채널 효과 등을 방지하기 위해 적용된 리세스 게이트 혹은 핀 게이트를 포함하는 트랜지스터를 형성하데 있어서, 콘택을 형성하기 전 게이트 패턴의 측벽에 스페이서를 형성하기 위한 식각 공정 후 노출된 격리 절연막의 상부를 습식각을 추가 진행한 후 질화막을 형성하는 방법을 제안하고 있다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 9 ~ 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 활성 영역을 정의하는 격리절연막(902)이 형성된 반도체 기판(900)에 리세스 게이트(Recess Gate) 혹은 핀 게이트(Fin Gate)를 형성하기 위한 리세스(904)를 형성한다. 이때, 리세스 게이트(Recess Gate) 혹은 핀 게이트(Fin Gate)는 활성 영역과 교차하는 방향으로 셀 어레이에 형성되기 때문에, 리세스 게이트(Recess Gate) 혹은 핀 게이트(Fin Gate)를 형성하기 위한 리세스(904) 각각은 활성 영역 및 격리 절연막(902) 모두에 형성된다.
이후, 도 10에 도시된 바와 같이, 리세스(904) 상에 게이트 물질을 매립하고 증착하여 게이트 전극(906)을 형성한다.
도 11을 참조하면, 게이트 전극(906)을 포함하는 구조물 상부에 제 1 스페이서 질화막(908)을 증착한다. 이때, 제 1 스페이서 질화막(908)은 게이트 전극(906)의 상부 및 측벽에 일정한 두께로 증착되는 것이 특징이다. 이후, 제 1 스페이서 질화막(908) 상에 산화막(미도시)을 증착하여 반도체 기판(900) 상의 코어영역 및 주변영역 모두를 덮는다. 도시되지 않았지만, 셀 어레이가 포함되는 코어영역을 노출하기 위해, 산화막 상에 감광막(미도시)을 도포한 후 셀 오픈 마스크를 사용하여 코어영역의 상부에 형성된 감광막을 제거하여 산화막을 노출한다. 이후, 습식각을 이용하여 코어영역을 덮고 있는 산화막을 제거하여 제 1 스페이서 질화막(908)을 노출시킨다.
도 12에 도시된 바와 같이, 제 1 스페이서 질화막(908)은 에치백(etch-back) 공정을 수행하여 게이트 전극(906)의 측벽에만 남도록하고, 그외 게이트 전극(906)의 상부와 반도체 기판(900) 및 격리 절연막(902) 상부에 증착된 제 1 스페이서 질화막(908)은 제거한다. 도 12는 코어영역만을 도시하고 있어 산화막이 완전히 제거된 모습을 보여주고 있으나, 도시되지 않은 주변영역은 산화막이 덮여있다. 도 12를 참조하면, 제 1 스페이서 질화막(908)의 일부가 완벽하게 식각되지 않아 반도체 기판(900)과 격리 절연막(902)의 상부에 일부 남아있기 쉽다. 이후, 제 1 스페이서 질화막(908) 사이로 노출된 격리 절연막(902)을 HF를 이용한 습식각을 통해 500Å 이내로 추가 식각하여 격리 절연막(902) 상에 트랜치(911)를 형성한다.
이후, 도 13을 참조하면, 코어영역내 노출된 게이트 전극(906), 제 1 스페이서 질화막(908) 및 트랜치(911) 상에 제 2 스페이서 질화막(912)을 증착한다. 이때, 제 2 스페이서 질화막(912)으로서 스텝 커버리지(Step Coverage)가 우수한 저압 화학기상증착(LP CVD)공정 질화막을 사용한다. 전술한 제 1 스페이서 질화막(908)을 제거하는 에치백 공정에서 반도체 기판(900)과 격리 절연막(902)의 상부에 제 1 스페이서 질화막(908)이 완전히 제거되지 않은 경우, 도 13에 도시된 바와 같이 격리 절연막(902) 상에 형성된 게이트 전극(906)의 측벽에 형성된 제 1 스페이서 질화막(908) 및 제 2 스페이서 질화막(912)의 일부가 돌출되게 되고, 트랜치(911)의 상부는 제 2 스페이서 질화막(912)으로 인해 일부 덮혀있게 된다.
여기서, 제 2 스페이서 질화막(912)은 후속 공정에서 게이트 전극(906) 사이 에 형성되는 비트라인 콘택이나 저장노드 콘택 등과 같은 콘택을 형성할 때 게이트 전극(906)과 비트라인 콘택이나 저장노드 콘택 사이를 절연하고 격리할 뿐만 아니라, 격리 절연막(902) 상에 형성된 트랜치(911)의 내부에도 형성됨에 따라 후속 공정에서 콘택홀 형성시 격리 절연막(902)이 과도하게 식각되는 것을 방지할 수 있다. 게이트 전극(906)과의 완전한 격리를 위해 통상적으로 50~150Å의 두께의 제 2 스페이서 질화막(912)을 형성하는 것이 일반적이다.
도 14에 도시된 바와 같이, 제 2 스페이서 질화막(912) 상에 갭필(gap-fill)특성이 우수한 절연물질을 증착한 뒤, 제 2 스페이서 질화막(912)이 노출될 때까지 화학적 기계적 연마 공정(CMP)등을 통해 평탄화 공정을 수행한다. 이를 통해, 격리 절연막(902) 상에 형성된 트랜치(911)를 포함하여 게이트 전극(906) 사이의 미세한 공간에 층간 절연막(914)을 형성할 수 있다.
이후, 도 15를 참조하면, 코어영역 내 비트라인 콘택이나 저장노드 콘택이 형성될 영역에 형성된 층간 절연막(914)을 에치백(etch-back) 공정을 통해 제거하여 콘택홀(916)을 형성한다. 이때 콘택홀(916)은 게이트 전극(906)보다 높은 위치에 형성되는 캐패시터 혹은 비트라인 등과 활성 영역을 연결하는 콘택을 형성하기 위한 것으로, 전술한 에치백 공정을 통해 게이트 전극(906)의 측벽에 형성된 제 1 및 제 2 스페이서 질화막(908, 912)은 남기고 활성영역상에 형성된 제 2 스페이서 질화막(912)은 완전히 제거한다. 이때, 에치백(etch-back) 공정의 식각 깊이를 제어하여 활성영역 상에 형성된 제 2 스페이서 질화막(912)은 완전히 제거되도록 하고 500Å정도 낮은 위치에 형성된 트랜치(911) 내에 형성된 제 2 스페이서 질화막(912)은 제거되지 않도록 한다. 이를 통해, 콘택홀(916)에 도전물질을 매립하여 제 2 스페이서 질화막(912)으로 인해 게이트 전극(906)과 도전물질이 전기적인 쇼트(short)가 될 수 없다.
제 2 스페이서 질화막(912)은 노출된 격리절연막(902) 상의 트랜치(911)의 내부 표면에 형성됨으로써 자기 정렬 식각을 통해 콘택홀(916)을 형성하기 위한 식각 공정에서 격리절연막(902)이 과도하게 식각되는 것을 방지한다. 결과적으로, 본 발명은 콘택홀(9162) 형성 시 이웃한 게이트 패턴의 게이트 전극(906)이 노출되는 것을 차단할 수 있어 자기정렬콘택(SAC)의 불량을 예방할 수 있다. 또한, 이를 통해 반도체 장치의 제조 공정에 공정 마진을 증가시킬 수 있고, 반도체 장치 내 소자의 신뢰성을 높일 수 있다.
전술한 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 제조 방법은 게이트 전극의 측벽에 제 1 스페이서 질화막을 형성하는 단계, 게이트 전극 사이에 노출된 격리 절연막을 식각하여 트랜치를 형성하는 단계, 게이트 전극의 측벽과 트랜치 상에 제 2 스페이서 질화막을 형성하는 단계, 및 게이트 전극 사이에 층간 절연막을 형성하는 단계를 포함한다.
특히, 본 발명은 셀 오픈 마스크를 이용하여 코어 영역을 노출시킨 뒤, 에치백 공정을 통해 제 1 스페이서 질화막(108)을 제거한 후 습식각을 통해 노출된 격리 절연막(902)의 일부를 500Å 정도 식각하여 트랜치(911)를 형성한다. 이때, 격리 절연막(902)은 SOD 증착공정에 사용되는 절연 물질 혹은 SATEOS막일 수 있으며, 본 발명은 격리 절연막(902)을 단일막 혹은 이중막으로 형성한 경우에도 제한없이 적용할 수 있다. 이후, 갭필(gap-fill) 능력이 우수한 제 2 스페이서 질화막(912)을 사용하여 격리 절연막(902) 상에 형성된 트랜치(911)의 내부에 형성함은 물론이고 게이트 전극(906)의 측벽에 돌출된 영역으로 인해 트랜치(911)의 상부를 덮을 수 있다. 이 경우, 추후 콘택홀(916)을 형성하기 위한 에치백 공정 시 격리 절연막(902) 상에는 제 2 스페이서 질화막(912)이 이중으로 형성된 것과 같은 효과를 가져올 수 있어, 에치백 공정 시 격리 절연막(902)이 식각되지 않도록 안전하게 보호할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 ~ 도7은 통상적인 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 도 1 ~ 도 7에 도시된 바에 따라 제조된 반도체 장치의 단점을 설명하기 위한 사진도.
도 9 ~ 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.

Claims (17)

  1. 게이트 전극의 측벽에 제 1 스페이서 질화막을 형성하는 단계;
    상기 게이트 전극 사이에 노출된 격리 절연막을 식각하여 트랜치를 형성하는 단계;
    상기 게이트 전극의 측벽과 상기 트랜치 내면에 제 2 스페이서 질화막을 형성하는 단계; 및
    상기 게이트 전극 사이에 층간 절연막을 형성하는 단계;
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 노출된 격리 절연막을 식각하여 트랜치를 형성하는 단계는 HF를 이용한 습식각을 통해 300Å~1000Å 깊이를 가지는 상기 트랜치를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 트랜치는 상기 격리 절연막이 제거되면서 노출된 상기 게이트 전극을 측벽으로 하며 상부의 일부는 제 1 스페이서 질화막으로 덮혀있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    반도체 기판 상에 상기 격리 절연막을 형성하여 활성 영역을 정의하는 단계; 및
    상기 활성 영역 및 상기 격리 절연막 상에 상기 게이트 전극을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 게이트 전극의 측벽에 제 1 스페이서 질화막을 형성하는 단계는
    상기 게이트 전극을 포함하는 상기 반도체 기판 상에 상기 제 1 스페이서 질화막을 형성하는 단계; 및
    에치백 공정을 수행하여 상기 게이트 전극, 상기 반도체 기판 및 상기 격리 절연막 상에 형성된 상기 제 1 스페이서 질화막을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 전극 사이에 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전물질을 매립하여 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 게이트 전극 사이에 콘택홀을 형성하는 단계는
    상기 콘택홀을 정의하는 마스크를 사용하여 상기 게이트 전극 사이에 형성된 상기 층간 절연막을 제거하는 단계; 및
    상기 층간 절연막의 제거로 인해 노출된 상기 제 2 스페이서 질화막을 제거하여 상기 반도체 기판을 노출하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 전극의 측벽에 형성된 상기 제 1 스페이서 질화막 및 상기 제 2 스페이서 질화막의 일부가 돌출된 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    제 2 스페이서 질화막은 저압 화학기상증착(LP CVD)공정 질화막을 사용하여 균일한 두께로 증착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 게이트 전극의 측벽에 제 1 스페이서 질화막을 형성하는 단계;
    상기 게이트 전극 사이에 노출된 격리 절연막을 식각하여 트랜치를 형성하는 단계;
    상기 게이트 전극의 측벽과 상기 트랜치의 측벽과 밑면에 제 2 스페이서 질 화막을 형성하는 단계; 및
    상기 게이트 전극 사이에 층간 절연막을 매립하는 단계;
    상기 게이트 전극 사이에 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전물질을 매립하여 콘택을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제 1 및 제 2 스페이서 질화막 형성시에는 에치백 공정을 수행하고, 상기 트랜치 형성시에는 습식각을 수행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 트랜치는 300Å~1000Å 깊이를 가지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  13. 반도체 기판에 활성 영역을 정의하기 위한 격리 절연막;
    상기 활성 영역 및 상기 격리 절연막 상에 형성된 게이트 전극;
    상기 게이트 전극의 측벽에 형성된 스페이서 질화막;
    상기 게이트 전극 사이 형성된 콘택을 포함하고,
    상기 콘택은 상기 격리 절연막 상에 상기 스페이서 질화막이 내면에 코팅된 트랜치 상에 형성된 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 트랜치 내면에 코팅된 상기 스페이서 질화막은 상기 격리 절연막을 보호하는 식각 방지막의 역활을 가지는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 스페이서 질화막은
    상기 게이트 전극의 측벽에 형성된 제 1 스페이서 질화막; 및
    상기 제 1 스페이서 질화막을 둘러싸며 상기 트랜치의 내면에 형성된 제 2 스페이서 질화막을 포함하는 반도체 장치.
  16. 제13항에 있어서,
    상기 트랜치의 상부는 상기 제 2 스페이서 질화막으로 인해 일부 덮혀있는 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서,
    상기 트랜치의 깊이는 300Å~1000Å 인 것을 특징으로 하는 반도체 장치.
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