KR20020070597A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 반도체 소자의 콘택 형성 방법을 개시한다.

개시된 본 발명은, 액티브 영역이 한정된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상부에 복수 개의 워드라인을 형성하는 단계; 상기 단계까지의 전체구조 상에 도전막을 형성하여 상기 워드라인 사이를 갭필하는 단계; 상기 액티브 영역상에 형성된 도전막은 제외하고, 그 나머지 영역상에 있는 도전막을 제거하는 단계; 및 상기 단계까지의 전체구조 상면에 층간절연막을 형성하여 상기 워드라인을 절연하는 단계를 포함하는 것을 특징으로 한다. 이에의해, 워드라인 사이에 형성되는 보이드를 억제할 수 있다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 소자의 콘택 형성방법에 관한 것이다.

일반적으로, 메모리 셀 제조시 디자인 룰(design rule)의 축소에 따라 칩 사이즈(chip size)가 작아지면서 워드 라인간의 공간 또한 감소하고 있다. 따라서, 워드라인 간의 절연 목적을 위한 절연막 매립시 문제점이 제기되고 있다.

도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 제조공정 단면도이다.

먼저, 도 1a에 도시된 바와같이, 액티브 영역이 한정된 실리콘 기판(1)을 제공한다. 그 다음, 실리콘 기판(1)의 액티브 영역상에 복수 개의 워드라인(3)을 형성한다. 그 다음, 워드라인(3)을 절연하기 위한 목적으로 층간절연막(5)을 증착하여 각각의 워드라인(3) 사이를 갭필한다. 이 때, 워드라인(3)간의 미세 패턴으로 인하여 층간절연막(5)이 완전히 갭필되지 못하고 층간절연막(5) 내부에 보이드(10)가 형성된다.

미설명 도면 부호 4는 LDD(Lightly Doped Drain) 영역을 형성하기 위한 스페이서이다.

이어서, 도 1b에 도시된 바와같이, 층간절연막(5) 소정부분을 식각하여 액티브 영역상의 스토리지 노드를 형성하기 위한 콘택홀(7)을 형성한다. 그 다음, 상기 콘택홀(7)에 도전막, 예컨대, 폴리실리콘막을 매립한 다음, 에치백 공정을 통하여 플러그 폴리(9)를 형성한다.

그러나, 상기 폴리실리콘막을 매립하기 전, HF용액 등을 사용하여 전 세정 공정을 실시하게 되는데, 여기서 보이드(10)가 더 커지게 된다. 이러한 보이드(10)를 통해 플러그 폴리(9)가 형성될 때, 보이드(10)에 폴리실리콘막이 형성되어 다른 액티브 영역상의 스토리지 노드 영역과 쇼트가 발생될 수 있다.

따라서, 본 발명의 목적은 갭필능력이 우수한 폴리실리콘막을 사용하여 갭필한 후, 스토리지 노드 콘택을 형성하여 스토리지 노드 콘택간에 발생할 수 있는 쇼트를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 제조공정도.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 제조공정도.

* 도면의 주요 부분에 대한 부호 설명 *

20 : 실리콘 기판 22 : 워드라인

23 : 스페이서 25 : 폴리실리콘막

27 : 감광막 패턴 28 : 층간절연막

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 액티브 영역이 한정된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상부에 복수 개의 워드라인을 형성하는 단계; 상기 단계까지의 전체구조 상에 도전막을 형성하여 상기 워드라인 사이를 갭필하는 단계; 상기 액티브 영역상에 형성된 도전막은 제외하고, 그 나머지 영역상에 있는 도전막을 제거하는 단계; 및 상기 단계까지의 전체구조 상면에 층간절연막을 형성하여 상기 워드라인을 절연하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 제조공정도이다.

먼저, 도 2a에 도시된 바와같이, 액티브 영역이 한정된 실리콘 기판(20)을 제공한다. 실리콘 기판(20) 상부에 복수 개의 워드라인(22)을 형성한다. 도면에는 도시하지 않았지만, 워드라인(22)은 게이트 절연막과 도전막 및 캡질화막의 적층구조로 형성된 게이트이고, 워드라인(22) 양측의 실리콘 기판(20)에는 소오스/드레인 영역이 형성되어 있다. 미설명 도면 부호 (23)은 LDD(Lightly Doped Drain) 영역을 형성하기 위한 스페이서이다.

그 다음, 복수 개의 워드라인간의 절연을 목적으로 종래의 층간절연막을 갭필하는 것과는 달리, 워드라인(22)이 형성된 전체구조상에 도전막, 바람직하게는 폴리실리콘막(25)을 증착하여 워드라인(22) 사이를 갭필한다. 이러한 폴리실리콘막(25)은 종래의 층간절연막보다 갭필 능력이 뛰어나 워드라인(22) 매립시 보이드의 형성을 억제한다. 이어서, 폴리실리콘막(25)을 CMP(Chemical Mechanic Polishing)하여 평탄화시킨다.

그 다음, 도 2b에 도시된 바와같이, 스토리지 노드 형성영역을 위한 감광막 패턴(27)을 형성한다. 이 때, 감광막 패턴(27)은 액티브 영역상의 스토리지 노드 예정 영역에 형성된다. 이러한 감광막 패턴(27)을 식각장벽으로 하여 폴리실리콘막(25)을 식각하여 워드라인(22)을 노출시키면서, 보이드가 형성될 수도 있는 영역상의 폴리실리콘막을 완전히 제거하여 보이드에 관한 문제점을 완전히 해소할 수 있다.

이어서, 도 2c에 도시된 바와같이, 감광막 패턴(27)을 공지의 공정대로 제거한 후, 상기 단계까지의 전체구조 상면에 층간절연막(28)을 형성하여 워드라인(22)을 절연시킨다. 이어서, 도면에는 도시하지 않았지만, 층간절연막(28)상에 콘택홀을 형성하여 비트라인 및 캐패시터 형성 공정을 실시하여 반도체 소자를 제조한다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기한 바와같은 본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.

본 발명에 따른 반도체 소자의 제조방법은 종래 기술에서 워드라인 갭필시 층간절연막을 사용하는 것과는 달리, 도전막, 바람직하게는 폴리실리콘막을 증착하여 워드라인 사이를 갭필한다. 이러한 폴리실리콘막은 종래의 층간절연막보다 갭필 능력이 뛰어나 워드라인 매립시 보이드의 형성을 억제한다.

또한, 액티브 영역상에 형성된 폴리실리콘막은 제외하고, 그 나머지 영역상에 있는 폴리실리콘막을 제거함으로써, 보이드가 형성될 수도 있는 영역상의 폴리실리콘막을 완전히 제거하여 보이드에 관한 문제점을 완전히 해소할 수 있다.

아울러, 워드라인 형성 후 스토리지 노드 콘택용 폴리실리콘막을 바로 형성함으로써, 기존에 적용하던 층간절연막 식각 후 스토리지 노드 콘택 형성시 발생할 수 있었던 스토리지 노드 콘택 하지의 옥사이드(Oxide) 잔존에 의한 오픈 불량에 대한 불량율을 줄일 수 있는 효과를 얻을 수 있다.

Claims (2)

1. 액티브 영역이 한정된 실리콘 기판을 제공하는 단계;

   상기 실리콘 기판 상부에 복수 개의 워드라인을 형성하는 단계;

   상기 단계까지의 전체구조 상에 도전막을 형성하여 상기 워드라인 사이를 갭필하는 단계;

   상기 액티브 영역상에 형성된 도전막은 제외하고, 그 나머지 영역상에 있는 도전막을 제거하는 단계; 및

   상기 단계까지의 전체구조 상면에 층간절연막을 형성하여 상기 워드라인을 절연하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서,

   상기 도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.