KR20020076765A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 다수의 도전 영역을 포함하며, 소정의 단차를 가지는 반도체 기판 상부에 절연막을 형성한다. 다수의 도전 영역 중 선택된 도전 영역이 노출되도록 절연막을 식각하여, 콘택홀을 형성한다음, 콘택홀이 충분히 매립되도록 절연막 상부에 도전층을 증착한다. 이어서, 도전층을 전체 두께의 일정 두께만큼 화학적 기계적 연마하여, 플러그를 형성함과 동시에 표면이 평탄해진 배선을 형성한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 비트 라인과 같은 반도체 소자의 배선 구조 및 그 제조방법에 관한 것이다.
최근 반도체 메모리 소자는 고속 및 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가 비트 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하가 되어야 하며, 이에 부합하는 공정 개발이 선행되어야 한다. 이와같이 디자인 룰이 0.18㎛ 이하가 되면, 수평 방향으로의 간격 예를들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되고 있다. 이와같이 콘택홀 크기 및 미스얼라인 마진이 감소하게 되면, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 자기 정렬 콘택 방식(self align contact:SAC) 방식이 제안되었다.
이러한 자기 정렬 콘택 방식을 도입한 종래의 반도체 메모리 소자의 제조방법에 대하여 도 1a 내지 도 1e를 참조하여 설명하도록 한다.
먼저, 도 1a를 참조하여, 반도체 기판(10) 상부에 공지의 방식으로 소자 분리막(11)을 형성하여, 소자 영역을 한정함과 동시에, 셀 영역(CA) 및 주변 영역(PA)을 한정한다. 그 다음, 반도체 기판(10) 상부에 게이트 절연막(12)과, 도핑된 폴리실리콘층(13) 및 하드 마스크막(14)을 순차적으로 적층한다음, 소정의 형태로 패터닝하여 게이트 전극 구조물(15a,15b)을 형성한다. 여기서, 셀 영역(CA)에서의 게이트 전극 구조물(15a)은 디자인 룰에 의거하여 비교적 좁은 간격을 가지고 형성되고, 주변 영역(PA)에서의 게이트 전극 구조물(15b)은 셀 영역(CA)에 비하여 드물게 배치되며, 셀 영역(CA)의 게이트 전극 구조물(15a)보다 그 선폭이 크다. 그후, 공지의 방식으로 게이트 전극 구조물(15a,15b)의 양측벽에 스페이서(16)를 형성한다. 이때, 게이트 전극 구조물(15a,15b) 양측의 반도체 기판(10)에는 접합 영역(도시되지 않음)이 공지의 방식으로 형성된다.
이어서, 반도체 기판(10) 상부에 게이트 전극 구조물(15a) 사이의 공간이 매립되도록 도핑된 폴리실리콘막을 증착한다. 그후, 하드 마스크막(14)이 노출되도록 도핑된 폴리실리콘막을 화학적 기계적 연마(chemical mechanical polishing:이하, CMP), 자기 정렬 방식으로 랜딩 플러그(landing plug: 17)를 형성한다. 이때, 랜딩 플러그(17)는 셀 영역(CA)의 게이트 전극 구조물(15a) 사이에 위치되며, 주변 영역(PA)의 게이트 전극 구조물(15b) 사이에는 게이트 전극 구조물(15b) 사이의 거리가 매우 크므로, 랜딩 플러그가 형성되지 않는다. 그후, 주변 영역(PA) 상부의 게이트 전극 구조물(15b) 사이에 고밀도 절연막(18)을 매립시킨다.
그후, 도 1b에 도시된 바와 같이, 반도체 기판(10) 결과물 상부에 층간 절연막(20)을 형성한다. 그후, 셀 영역(CA)의 선택된 랜딩 플러그(17)와, 주변 영역(PA)의 선택된 접합 영역(도시되지 않음) 및 선택된 게이트 전극 구조물(15b)이 노출되도록 층간 절연막(20)을 소정 부분 식각하여, 비트 라인 콘택홀(21a,21b,21c)을 형성한다. 그후, 층간 절연막(20) 표면 및 비트 라인 콘택홀(21a,21b,21c) 내벽에 제 1 베리어 금속막(22)을 피복한다음, 제 1 베리어 금속막(22) 상부에, 비트 라인 콘택홀(21a,21b,21c)들이 충분히 매립되도록 텅스텐 금속막(23)을 증착한다.
도 1c를 참조하여, 텅스텐 금속막(23)을 층간 절연막(20)이 노출되도록 CMP하여, 비트 라인 플러그(23a,23b,23c)를 형성한다.
다음, 도 1d에서와 같이, 비트 라인 플러그(23a,23b,23c)와 각각 콘택되도록, 층간 절연막(20) 상부에 제 2 베리어 금속막(24)과 비트 라인용 도전층(25) 및 자기 정렬 비트 라인을 형성하기 위한 실리콘 질화막(26)을 순차적으로 적층한다음, 소정 부분 패터닝하여, 비트 라인 구조물(27)을 형성한다.
도 1e에 도시된 바와 같이, 스토리지 캐패시터와 콘택될 랜딩 플러그(17)가 노출되도록 스토리지 노드 콘택홀(도시되지 않음)을 형성한다. 다음으로, 스토리지 노드 콘택홀이 충분히 매립되도록 스토리지 노드 플러그용 도전층(29)을 증착한다. 이어서, 도전층(29)을 스토리지 노드 콘택홀내에 매립되도록, 화학적 기계적 연마하여, 스토리지 노드 플러그(도시되지 않음)를 형성한다.
그러나, 종래의 반도체 메모리 소자의 제조방법은 다음과 같은 문제점이 있다.
셀 영역(CA)에는 게이트 전극 구조물(15a)이 미세한 선폭 및 미세한 간격으로 배치되어 있는데 반하여, 주변 영역(PA)에는 게이트 전극 구조물(15b)이 비교적 넓은 선폭 및 넓은 간격으로 배치되어 있다. 이에따라, 랜딩 플러그(17)를 형성하기 위한 CMP 공정시, 마이크로 로딩 이펙트(μ-loading effect)로 인하여, 셀 영역(CA)의 하드 마스크막(14)이 일부 손실된다. 그러므로, 위의 도 1a의 단계에서 약간의 단차가 발생된다. 또한, 이러한 현상은 비트 라인 플러그(23a,23b,23c)의 형성시에도 발생되어, 비트 라인 플러그(23a,23b,23c)의 형성 후, 셀 영역(CA)과 주변 영역(PA) 사이에 더욱 큰 단차가 부여된다(도 1c참조).
이와같이 단차가 심하게 발생되면, 후속의 스토리지 노드 콘택 플러그 형성을 위한 CMP 공정시, 플러그용 도전층(29)이 스토리지 노드 콘택홀 내부에만 매립되도록 CMP 공정을 실시하여도, 상대적으로 낮은 단차 영역인 셀 영역(CA)의 결과물 표면에 플러그용 도전층(29)이 일부 잔류하게 된다. 아울러 이러한 잔류 도전층(29)을 제거하기 위하여 과도 CMP를 실시하면, 비트 라인 구조물(27)을 구성하는 실리콘 질화막(26)이 일부 유실되어 버리는 문제점이 발생된다.
한편, 비트 라인 플러그(23a,23b,23c)와 비트 라인용 도전층(25) 사이에는 도 1c 내지 도 1e에 도시된 것과 같이 제 2 베리어 금속막(24)이 개재된다. 이때, 제 2 베리어 금속막(24)은 층간 절연막(20) 상부에서는 층간 절연막(20)과 비트 라인용 도전층(25)을 용이하게 접착시키는 역할을 하지만, 비트 라인용 플러그(23a,23b,23c)와 비트 라인용 도전층(25) 사이에서는 파티클 또는 디펙트를 유발할 뿐, 아무런 역할을 하지 못하고 있다. 아울러, 비트 라인용 플러그(23a,23b,23c)와 비트 라인용 도전층(25) 사이의 제 2 베리어 금속막(24)의 개재로 배선 저항 또한 증대된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 디램 소자의 셀 영역과 주변 영역 사이의 단차를 완화할 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 비트 라인 내부의 파티클 및 디펙트를 제거하여, 전기적 특성을 향상시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기한 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래의 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 셀 영역 및 주변 영역을 포함하는 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
50,100 - 반도체 기판 60,104 - 층간 절연막
62a,62b,62c - 비트 라인 콘택홀 64,108 - 베리어 금속막
110 - 평탄화된 배선 660 - 평탄화된 비트 라인용 도전층
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일 견지에 의하면, 다수의 도전 영역을 포함하며, 소정의 단차를 가지는 반도체 기판 상부에 절연막을 형성한다. 다수의 도전 영역 중 선택된 도전 영역이 노출되도록 절연막을 식각하여, 콘택홀을 형성한다음, 콘택홀이 충분히 매립되도록 절연막 상부에 도전층을 증착한다. 이어서, 도전층을 전체 두께의 일정 두께만큼 화학적 기계적 연마하여, 플러그를 형성함과 동시에 표면이 평탄해진 배선을 형성한다. 이때, 반도체 기판에서, 상기 상대적으로 단차가 낮은 영역은 셀 영역이고, 상기 단차가 높은 영역은 주변 영역이다.
여기서, 단차를 갖는 반도체 기판은 다음과 같은 단계로 형성된다. 먼저, 반도체 기판에 셀 영역 및 주변 영역이 한정되도록 소자 분리막을 형성한다음, 반도체 기판에 하드 마스크막을 포함하는 게이트 전극 구조물을 형성한다. 이어서, 게이트 전극 구조물 양측에 스페이서를 형성하고, 셀 영역의 게이트 전극 구조물 양측의 반도체 기판 상부에 자기 정렬 콘택 플러그를 형성한다.
또한, 도전층은 텅스텐 금속막일 수 있고, 콘택홀을 형성하는 단계와, 상기 도전층을 형성하는 단계 사이에, 절연막 상부 및 콘택홀 내벽에 베리어 금속막을 피복할 수 있다.
또한, 본 발명의 다른 견지에 따르면, 다수의 도전 영역을 포함하며, 소정의 단차를 가지는 반도체 기판 상부에 단차의 형태를 유지하면서, 다수의 도전 영역 중 선택된 도전 영역을 노출시키는 콘택홀을 구비하는 절연막이 형성되어 있다. 이러한 콘택홀 내부 및 절연막 상부에 형성되는 도전 배선이 형성되어 있다. 이러한 도전 배선은 콘택홀 내부에 형성되는 물질과 절연막 상부에 형성되는 물질이 동일 물질이면서, 경계가 존재하지 않고, 상대적으로 높은 단차 영역에서의 절연막 상부의 도전 배선 두께는 상기 상대적으로 낮은 단차 영역에서의 절연막 상부의 도전 배선 두께보다 얇다. 여기서, 도전 배선과 절연막 사이 및 도전 배선과 도전 영역 사이에 베리어 금속막이 개재된다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
여기서, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 2는 본 발명의 일 실시예를 설명하기 위한 반도체 소자의 단면도로서, 도 2를 참조하여, 본 발명 기본 원리를 설명하도록 한다.
도 2를 참조하여, 소정의 하지층(도시되지 않음)을 갖는 반도체 기판(100) 상부에 적어도 하나 이상의 도전 패턴(102)을 형성한다. 도전 패턴(102)이 형성된 반도체 기판(100) 상부에 층간 절연막(104)을 형성한다. 이때, 층간 절연막(104)의 표면은 하지층(도시되지 않음) 및 도전 패턴(102)에 의하여 소정의 단차가 부여된다. 그후, 선택된 도전 패턴(102)이 노출되도록 층간 절연막(104)의 소정 부분을 식각하여, 콘택홀(106a,106b)들을 형성한다. 이때, 콘택홀(106a,106b)은 층간 절연막(104)의 단차로 인하여, 그 높이가 서로 상이하다. 여기서, 콘택홀(106a)은 상대적으로 낮은 단차 영역에 형성되는 콘택홀이고, 콘택홀(106b)은 상대적으로 높은 단차 영역에 형성되는 콘택홀을 나타낸다. 그후, 층간 절연막(104) 표면 및 콘택홀(106a,106b) 내벽에 베리어 금속막(108)을 피복한다. 베리어 금속막(108)은 공지된 바와 같이, 이후 형성될 도전층과 도전 패턴(102) 사이의 접착층 역할을 한다. 그후, 베리어 금속막(108) 상부에 배선용 도전층(110)을 형성한다. 배선용 도전층(110)은 콘택홀(106a,106b)이 충분히 매립될 수 있을 만큼의 충분한 두께로 형성한다. 이때, 층간 절연막(104)의 단차에 의하여, 배선용 도전층(110) 역시 단차지게 형성된다. 그후, 배선용 도전층(110)을 전체 두께의 일정 두께 만큼을 CMP하여, 배선용 도전층(110) 표면을 평탄화시킨다. 이에따라, 콘택홀 내부의 플러그 및 배선을 동시에 형성하게 된다. 여기서, 미설명 부호 112는 평탄화된 도전층을 나타낸다.
이와같이, 배선용 도전층을 콘택홀 내부가 충진되도록 충분한 두께로 형성한다음, 소정 두께만큼 CMP하므로써, 플러그와 동시에 평탄한 표면을 갖는 도전 배선을 형성한다. 배선 표면이 평탄해짐에 따라, 후속의 패턴 형성 공정시 패턴 불량등의 문제 및 단차로 인하여 발생되는 문제를 모두 해결할 수 있다.
아울러, 플러그와 금속배선을 일체(一體)로 형성함에 따라, 베리어 금속막을 플러그와 금속 배선 사이에 형성할 필요가 없다. 이에따라, 베리어 금속막의 개재로 발생되는 파티클 및 디펙트의 문제를 해결할 수 있다.
(실시예 2)
본 발명의 전형적인 적용은 도 3a 내지 도 3d에 의하여 더욱 구체화될 것이다. 여기서, 도 3a 내지 도 3d는 본 발명에 따른 셀 영역 및 주변 영역을 포함하는 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(50) 상부에 공지의 STI(shallow trench) 방식으로 소자 분리막(51)을 형성하여, 소자 영역을 한정한다. 소자 분리막(51)에 의하여, 메모리 소자가 형성되는 셀 영역(CA) 및 주변 회로 소자가 형성되는 주변 영역(PA)이 한정된다. 아울러, 본 실시예에서의 주변 영역(PA)은 디램 소자의 코어 영역을 포함한다. 그 다음, 반도체 기판(50) 상부에 게이트 절연막(52)과, 게이트 전극 구조물용 도전층(53) 및 하드 마스크막(54)을 순차적으로 적층한다. 여기서, 게이트 전극 구조물용 도전층(53)으로는 불순물이 도핑된 폴리실리콘막이 이용될 수 있고, 하드 마스크막(54)으로는 실리콘 질화막(Si3N4) 또는 실리콘 질산화막(SiON)이 이용될 수 있다. 그후, 하드 마스크막(54), 게이트 전극 구조물용 도전층(53) 및 게이트 절연막(52)을 패터닝하여, 게이트 전극 구조물(55a,55b)을 형성한다. 여기서, 셀 영역(CA)은 반도체 소자가 밀집되는 영역으로, 셀 영역(CA)에 형성되는 게이트 전극 구조물(55a)은 미세한 선폭 및 미세한 간격으로 형성된다. 반면, 주변 영역(PA)에서는 반도체 소자가 셀 영역(CA)에 비하여 드물게 형성되므로, 게이트 전극 구조물(55b) 역시, 비교적 넓은 선폭으로 드물게 배치된다. 그후, 반도체 기판(50) 결과물 상부에 하드 마스크막(54)과 동일한 물질을 증착한다음, 비등방성 블랭킷(blanket) 식각하여, 게이트 전극 구조물(55a,55b) 양측벽에 스페이서(56)를 형성한다. 또한, 도면에는 도시되지 않았지만, 게이트 전극 구조물(55a,55b) 양측의 반도체 기판(50)에는 공지의 이온 주입 방식에 의하여 접합 영역이 형성된다.
계속해서 도 3a를 참조하여, 게이트 전극 구조물(55a,55b)이 형성된 반도체 기판(50)의 결과물 상부에, 게이트 전극 구조물(55a)이 충분히 매립되도록 랜딩 플러그용 도전층을 증착한다. 여기서, 랜딩 플러그용 도전층으로는 불순물이 도핑된 폴리실리콘막이 이용될 수 있다. 그후, 하드 마스크막(54)이 노출되도록, 랜딩 플러그용 도전층을 CMP하여, 셀 영역(CA)의 게이트 전극 구조물(55a) 사이에 자기 정렬 방식으로 랜딩 플러그(57)를 형성한다. 이때, 주변 영역(PA)에서는, 게이트 전극 구조물(55b)들 사이의 거리가 매우 넓으므로, 랜딩 플러그가 형성되지 않는다.그후, 주변 영역(PA) 상부의 게이트 전극 구조물(55b) 사이에 층간 매립 특성이 우수한 고밀도 절연막(59)을 매립시킨다. 여기서, 랜딩 플러그(57)를 형성하기 위한 CMP 공정시, 셀 영역(CA)에는 다수의 게이트 전극 구조물(55a)이 밀집되어 있으므로, 하드 마스크막(54)이 소정 두께만큼 유실될 수 있다. 이에따라, 셀 영역(CA)의 게이트 전극 구조물(55a)의 높이가 주변 영역(PA)의 게이트 전극 구조물(55b)의 높이보다 낮게 되어, 단차가 발생된다.
그후, 도 3b에 도시된 바와 같이, 반도체 기판(500) 결과물 상부에 층간 절연막(60)을 형성한다. 이때, 층간 절연막(60)이 실리콘 산화막 계열인 경우, 고밀도 절연막(59)과 동일한 산화막 계열이므로, 층간 절연막(60)그 경계가 없어진다. 여기서, 층간 절연막(60)은 이하 주변 영역(PA)에서 고밀도 절연막(59)을 포함하는 의미로 해석되어질 것이다. 그 다음, 셀 영역(CA)의 선택된 랜딩 플러그(57)와, 주변 영역(PA)의 선택된 접합 영역(도시되지 않음) 및 선택된 게이트 전극 구조물(15b)의 소정 부분이 노출되도록, 층간 절연막(60)을 식각하여, 비트 라인 콘택홀(62a,62b,62c)을 형성한다. 이때, 비트 라인 콘택홀(62a,62b,62c)은 층간 절연막(60)의 단차로 인하여 각각의 높이가 상이하다. 다음, 층간 절연막(60) 상부 및 비트 라인 콘택홀(62a,62b,62c) 내벽에 베리어 금속막(64)을 형성한다. 여기서, 베리어 금속막(64)으로는 예를들어, Ti/TiN막이 사용될 수 있다. 그후, 베리어 금속막(64) 상부에 비트 라인 콘택용 도전층, 예를들어, 텅스텐 금속막(66)을 형성한다. 여기서, 텅스텐 금속막(66)은 콘택홀(62a,62b,62c)을 충분히 매립시킬 수 있으며, 종래에 비하여 약 40 내지 50% 정도 두껍게, 약 3400 내지 3600Å 두께로 증착한다. 이때, 하부의 단차로 인하여, 텅스텐 금속막(66) 역시 단차를 갖게 된다.
다음으로, 도 3c를 참조하여, 텅스텐 금속막(66)을 표면이 평탄해지도록 전체 두께의 일부분만을 CMP한다. 이 결과, 주변 영역(PA) 상부의 텅스텐 금속막(660)이 셀 영역(CA) 상부의 텅스텐 금속막(660)보다 상대적으로 얇은 두께로 남게 된다. 예를들어, 본 실시예와 같이, 텅스텐 금속막(66)을 3400 내지 3600Å 두께로 형성하는 경우, 셀 영역(CA)에서는 텅스텐 금속막(660)이 800 내지 1000Å이 남도록 CMP하고, 주변 영역(PA)에서는 텅스텐 금속막(660)이 500 내지 700Å 정도 남도록 CMP한다. 도면의 점선은 증착 당시, 텅스텐 금속막(66)의 표면을 나타낸다.
도 3d를 참조하여, 부분적으로 CMP된 텅스텐 금속막(660) 상부에 자기 정렬 비트 라인을 형성하기 위한 실리콘 질화막(68)을 증착한다. 이때, 실리콘 질화막(68)은 평탄화된 텅스텐 금속막(660) 상부에 형성되므로, 실리콘 질화막(68) 표면 역시 평탄화되어 있다. 그후, 실리콘 질화막(68) 및 텅스텐 금속막(660)을 소정의 형태로 패터닝하여, 비트 라인 구조물(70)이 완성된다.
그후, 도면에는 도시되지 않았지만, 스토리지 노드 콘택홀 및 스토리지 노드 콘택 플러그를 공지의 방식으로 형성한다. 이때, 비트 라인 구조물(70)이 형성된 반도체 기판(50) 결과물은 비트 라인용 텅스텐 금속막(660)의 부분적인 CMP 공정으로 그 표면이 평탄화되어 있다. 그러므로, 스토리지 노드 콘택 플러그를 형성하기 위한 CMP 공정시, 콘택 플러그 물질이 잔류하거나, 비트 라인 구조물(70)이 유실되지 않는다.
또한, 본 실시예에서는 비트 라인 콘택 플러그와 비트 라인이 일체로 형성됨에 따라, 콘택 플러그 부분과 비트 라인 사이에 베리어 금속막이 존재하지 않게 된다. 파티클 및 디펙트를 유발하는 베리어 금속막의 부재로, 비트 라인 구조물(70)의 파티클 및 디펙트가 발생되지 않고, 배선 저항 또한 감소된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 단차가 진 평면에 비트 라인과 같은 배선을 형성하는데 있어서, 먼저, 콘택홀을 형성한다음, 콘택홀이 충분히 매립되도록 도전층을 증착한다. 그후, 하지층의 단차로 인하여 단차를 갖는 도전층 표면이 평탄해지도록 일정 두께 만큼만 CMP하여, 플러그 및 배선을 동시에 형성한다. 이에따라, 반도체 기판 결과물 즉, 배선 표면의 단차가 제거된다. 그러므로, 후속의 스토리지 노드 콘택 플러그와 같은 CMP를 이용한 다른 배선 형성시, 단차로 인하여 도전물들이 잔류됨을 방지함과 동시에, 해당 배선의 유실을 방지할 수 있으며, 단차로 인하여 발생되는 문제점을 해결할 수 있다.
아울러, 플러그와 배선(비트 라인 콘택 플러그와 비트 라인)이 동시에 형성되므로, 콘택 플러그로 작용하는 부분과 배선으로 작용하는 부분 사이에 베리어막이 개재되지 않는다. 그러므로, 파티클 및 디펙트등의 문제점을 해결할 수 있다.
또한, 플러그 공정과 배선이 동시에 형성됨에 따라, 공정 단계를 줄일 수 있어, 제조 공기를 감축시킬 수 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경실시 할 수 있다.

Claims (7)

  1. 다수의 도전 영역을 포함하며, 소정의 단차를 가지는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 절연막을 형성하는 단계;
    상기 다수의 도전 영역 중 선택된 도전 영역이 노출되도록 절연막을 식각하여, 콘택홀을 형성하는 단계;
    상기 콘택홀이 충분히 매립되도록 절연막 상부에 도전층을 증착하는 단계; 및
    상기 도전층을 전체 두께의 일정 두께만큼 화학적 기계적 연마하여, 플러그를 형성함과 동시에 표면이 평탄해진 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 반도체 기판에서, 상기 상대적으로 단차가 낮은 영역은 셀 영역이고, 상기 단차가 높은 영역은 주변 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 단차를 갖는 반도체 기판을 제공하는 단계는,
    상기 반도체 기판에 셀 영역 및 주변 영역이 한정되도록 소자 분리막을 형성하는 단계;
    상기 반도체 기판에 하드 마스크막을 포함하는 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물 양측에 스페이서를 형성하는 단계; 및
    상기 셀 영역의 게이트 전극 구조물 양측의 반도체 기판 상부에 자기 정렬 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 도전층은 텅스텐 금속막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 콘택홀을 형성하는 단계와, 상기 도전층을 형성하는 단계 사이에, 절연막 상부 및 콘택홀 내벽에 베리어 금속막을 피복하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 다수의 도전 영역을 포함하며, 소정의 단차를 가지는 반도체 기판;
    상기 반도체 기판 상부에 상기 단차의 형태를 유지하면서 형성되고, 상기 다수의 도전 영역 중 선택된 도전 영역들을 노출시키는 적어도 하나 이상의 콘택홀을 구비하는 절연막; 및
    상기 콘택홀들 내부에 매립되면서, 상기 절연막 상부에 형성되는 도전 배선을 포함하며,
    상기 도전 배선은 콘택홀 내부에 형성되는 물질과 절연막 상부에 형성되는 물질이 동일 물질이면서, 경계가 존재하지 않고,
    상대적으로 높은 단차 영역에서의 절연막 상부의 도전 배선 두께는 상기 상대적으로 낮은 단차 영역에서의 절연막 상부의 도전 배선 두께보다 얇은 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서, 상기 도전 배선과 절연막 사이 및 도전 배선과 도전 영역 사이에 베리어 금속막이 개재된 것을 특징으로 하는 반도체 소자.
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