KR100526749B1 - 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀형성방법 - Google Patents

이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀형성방법 Download PDF

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Abstract

본 발명은 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법에 있어서, 기판상에 비트라인을 형성하고, 이위에 하드 마스크 질화막을 형성하는 단계와; 기판 전면에 비트라인 스페이서 질화막을 형성하는 단계; 상기 스페이서 질화막을 식각하여 상기 비트라인과 하드 마스크 질화막의 측면에 질화막 스페이서를 형성하는 단계; 기판 전면에 HDP산화막을 증착한 후 평탄화하는 단계; CF계 가스로 SAC 식각하여 스토리지노드 콘택홀을 형성하는 단계; 및 스토리지노드 콘택 스페이서용 절연막을 증착하고 식각하여 비트라인 및 스토리지노드 콘택홀 측벽에 스토리지노드 콘택 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법{Method for fabricating line type storage node contact hole using double spacers}
본 발명은 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법에 관한 것으로, 특히 0.13㎛ 이하의 반도체소자 제조공정중 라인형태의 스토리지노드 콘택 형성에 관한 것으로서 기존의 홀(Hole)형태의 스토리지노드 콘택홀 형성방법에 비해 콘택홀의 하부의 CD(Critical Demesion)를 확보하고 스토리지노드 콘택 플러그간의 브릿지 발생을 방지하는데 유리한 스토리지노드 콘택홀 형성방법에 관한 것이다.
0.16㎛ 이하의 소자에서 스토리지노드 콘택홀은 현재 홀 형태로 형성하고 있으나, 디자일 룰이 작아짐에 따라 0.13㎛ 이하의 소자에서는 마스크 오버랩 마진이 거의 없는 상태여서 홀 형태의 콘택홀 형성방법으로는 더 이상 안정적인 공정 확보가 어려운 실정이다.
0.13㎛ 기술에서 홀 형태의 스토리지노드 콘택홀 형성방법은 콘택홀의 하부(Bottom) CD를 70nm 이상 확보하기가 어려워 마스크 오버레이가 30nm 이상만 벗어나도 원하는 저항값 이하로 접합과 연결하는 것이 불가능하다.
이를 극복하기 위해 발표된 기존의 라인형태의 스토리지노드 콘택홀 형성방법은 비트라인과 커패시터 사이의 절연물질로서 BPSG를 사용하고 있으나, 이 또한 후속공정에서 열적 부담을 받을 경우 BPSG에 크랙이 발생하게 되고, 애스펙트비가 커질 경우(비트라인 하드 마스크 질화막의 두께가 두꺼워지고 비트라인과 비트라인간의 간격 CD가 작을 경우) 갭 매립(Gap filling) 능력이 저하되어 보이드가 발생하는 문제점을 가지고 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 기존의 라인형태의 스토리지노드 콘택홀 형성방법과는 달리 비트라인과 커패시터 사이의 절연물질로 열적 부담이 없는 HDP(High Density Plasma) 산화막을 사용하여 충분한 CD를 확보할 수 있도록 하는 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법에 있어서, 기판상에 비트라인을 형성하고, 이위에 하드 마스크 질화막을 형성하는 단계와; 기판 전면에 비트라인 스페이서 질화막을 형성하는 단계; 상기 스페이서 질화막을 식각하여 상기 비트라인과 하드 마스크 질화막의 측면에 질화막 스페이서를 형성하는 단계; 기판 전면에 HDP산화막을 증착한 후 평탄화하는 단계; CF계 가스로 SAC 식각하여 스토리지노드 콘택홀을 형성하는 단계; 및 스토리지노드 콘택 스페이서용 절연막을 증착하고 식각하여 비트라인 및 스토리지노드 콘택홀 측벽에 스토리지노드 콘택 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명에서는 기존의 라인형태의 스토리지노드 콘택홀 형성방법과는 달리 비트라인과 커패시터 사이의 절연물질로 열적 부담이 없는 HDP(High Density Plasma) 산화막을 사용한다. 이때, 비트라인 스페이서를 300Å 두껍게 형성할 경우, 비트라인과 비트라인의 간격 CD가 작아져 HDP 산화막으로 갭 매립을 하는데 어려움이 발생하는데, 이와 같은 문제를 해결하기 위하여 본 발명에서는 비트라인 스페이서 질화막을 실링(sealing) 개념으로 100Å 정도로 얇게 형성함으로써 비트라인과 비트라인간의 간격을 충분히 확보하여 보이드없이 HDP산화막으로 갭 매립을 행한다.
이하 본 발명에 의한 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법을 더욱 상세히 설명한다.
먼저, 도1에 나타낸 바와 같이 기판상에 비트라인(3)을 형성하고 이위에 하드 마스크 질화막(4)을 2000Å을 형성하고, 비트라인이 산화막이 반응하여 산화되는 것을 방지하기 위해 전면에 비트라인 스페이서 질화막(5)을 100Å 증착한다. 도1에서 미설명 참조부호 1은 폴리실리콘 랜딩 플러그이고, 2는 층간절연막이다.
이어서 도2에 나타낸 바와 같이 상기 스페이서 질화막(5)을 식각하여 비트라인(3)과 하드 마스크 질화막(4) 측면에 질화막 스페이서를 남긴 후, 비트라인과 후속공정에서 형성될 커패시터간의 절연을 위한 절연물질로서 HDP산화막(6)을 전면에 증착한 후, CMP(Chemical Mechanical Polishing)로 평탄화한다. 이때, HDP산화막은 기존의 절연물질로 사용하던 BPSG보다 갭 매립능력이 좋지 않으나, 본 발명에서는 비트라인 스페이서를 100Å으로 얇게 형성함으로써 비트라인과 비트라인 사이의 간격을 0.12㎛ 이상 확보하여 (0.13㎛ 기술에서 비트라인 CD는 0.12㎛) 비트라인의 높이 (하드 마스크 질화막 2000Å을 포함하여 3300Å) 대비 애스펙트비 약 3:1로서 갭 매립에 어려움은 없다. 오히려 애스펙트비가 약 5:1 이상으로 큰 기존의 구조에서 BPSG를 보이드 없이 증착하는 것이 더욱 어려운 상황이다. 상기 HDP산화막 대신에 BPSG, PSG를 제외한 모든 산화막을 사용할 수 있다.
이어서 도3에 나타낸 바와 같이 비트라인에 수직한 방향으로 라인형태의 마스크를 정의하고 CF계 가스로 SAC(Self Alignment Contact) 식각하여 스토리지노드 콘택홀을 형성한다. 여기서, HDP산화막은 C4F8, CH2F3를 16:13의 비율로 사용하여 식각저지층없이 비트라인 하드 마스크 질화막의 손실을 최소화한다. 이때, 식각경사(Etch slope)로 비트라인 측벽에 HDP산화막(6A)이 남게 된다. 스토리지노드 콘택 식각시 비교적 단단한 물질인 HDP산화막은 BPSG보다 식각경사가 약 3도 정도 커서 콘택홀 하부 CD가 작게 형성될 수 있으나, 후속 세정공정에서 HF에 담금으로써 비트라인 하부쪽의 산화막을 제거하여 도4에 나타낸 바와 같이 스토리지노드 콘택 하부 CD를 증가시켜 3:1 정도의 애스펙트비를 확보할 수 있다.
이어서 도5에 나타낸 바와 같이 비트라인과 스토리지노드 콘택 플러그와의 전기적 누설을 방지하기 위해 스토리지노드 콘택 스페이서용 절연막을 증착하고 식각하여 비트라인 및 스토리지노드 콘택홀 측벽에 스토리지노드 콘택 스페이서(7)를 형성한다. 이때, 스페이서로는 질화막, 산화막 또는 산화질화막(Oxynitride)을 사용할 수 있으며, 스토리지노드 콘택의 하부 CD가 약 120nm정도가 되므로 스페이서(7)의 두께는 약 400Å정도까지 가능하다. 스페이서 식각시에는 CF4/O2 가스를 사용함으로써 하부층인 폴리실리콘 랜딩 플러그(1)에 생긴 식각 손상층을 50-100Å 정도 제거한다. 이때, CF4/O2 가스 대신에 NF3, SF6등의 가스를 사용하는 것도 가능하다. 또한, 상기 폴리실리콘 랜딩 플럭그에 생긴 식각손상층은 NF3, CF4, SF6, O2, He 등의 가스를 사용하여 후속 식각처리로 제거할 수도 있다.
이와 같은 이중 스페이서 구조(비트라인 스페이서와 스토리지노드 콘택 스페이서)를 적용함으로써 비트라인과 비트라인간의 공간을 열적인 부담이 없는 HDP산화막으로 보이드없이 매립할 수 있으며, 비트라인 측벽에 스토리지노드 콘택 스페이서를 한 번 더 증착함으로써 스토리지노드 콘택 플러그와 비트라인간의 누설이 없는 스토리지노드 콘택 구조를 얻을 수 있다. 특히, 비트라인과 비트라인 사이의 공간의 하부 CD를 120nm이상 확보함으로써 비트라인 하드 마스크 질화막을 2500-3000Å 정도로 두껍게 형성해도 (애스펙트비 약 4:1) 보이드없이 HDP산화막(6)을 증착할 수 있다.
각 식각 단계별 비트라인 하드 마스크질 질화막의 손실은, 비트라인 스페이서 식각시 약 100Å, 스토리지노드 콘택홀 식각시 약 500Å, 스토리지노드 콘택 스페이서 식각시 약 100Å 정도로서 남아 있는 하드 마스크 질화막은 약 1400Å이 되어 후속 스토리지노드 콘택 플러그 CMP와 스토리지노드 식각단계에서의 손실을 감안하더라도 최종적으로 500Å 이상 확보되므로 전기적 누설없이 안정적인 스토리지노드 구조를 형성할 수 있다.
도6과 도7은 각각 스토리지노드 콘택 식각후의 비트라인의 수직방향과 수평방향의 단면사진을 각각 나타낸 것이고, 도8과 도9는 스토리지노드 콘택 스페이서 식각후의 비트라인의 수평방향과 수직방향의 단면사진을 각각 나타낸 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 스토리지노드 콘택 마스크 공정에서의 오버랩 마진을 증대시킴으로써 수율 향상을 기대할 수 있다. 또한, 기존의 홀 형태의 스토리지노드 콘택홀 형성방법에 비해 본 발명의 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법은 콘택홀 하부의 CD 확보 측면과 스토리지노드 플러그간의 브릿지 발생 측면에서 유리하므로 수율을 향상시킬 수 있다.
도1 내지 도 5는 본 발명에 의한 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법을 도시한 공정순서도.
도6 및 도7은 스토리지노드 콘택 식각후의 비트라인의 수직방향과 수평방향의 단면사진을 각각 나타낸 도면.
도8 및 도9는 스토리지노드 콘택 스페이서 식각후의 비트라인의 수평방향과 수직방향의 단면사진을 각각 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 폴리실리콘 랜딩 플러그 2 : 층간절연막
3 : 비트라인 4 : 하드 마스크 질화막
5 : 질화막 스페이서 6 : HDP 산화막
7 : 스토리지노드 콘택 스페이서

Claims (5)

  1. 삭제
  2. 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법에 있어서,
    기판상에 비트라인을 형성하고, 이위에 하드 마스크 질화막을 형성하는 단계;
    기판 전면에 비트라인 스페이서 질화막을 형성하는 단계;
    상기 스페이서 질화막을 식각하여 상기 비트라인과 하드 마스크 질화막의 측면에 질화막 스페이서를 형성하는 단계;
    기판 전면에 HDP산화막을 증착한 후 평탄화하는 단계;
    CF계 가스로 SAC 식각하여 스토리지노드 콘택홀을 형성하는 단계; 및
    스토리지노드 콘택 스페이서용 절연막을 증착하고 식각하여 비트라인 및 스토리지노드 콘택홀 측벽에 스토리지노드 콘택 스페이서를 형성하는 단계를 포함하며,
    상기 비트라인 스페이서 질화막는 100Å 정도로 얇게 형성하는 것을 특징으로 하는 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법.
  3. 제2항에 있어서,
    상기 SAC 식각시 HDP산화막을 C4F8, CH2F3를 사용하여 식각저지층없이 식각함으로써 상기 비트라인 하드 마스크 질화막의 손실을 최소화하는 것을 특징으로 하는 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법.
  4. 제2항에 있어서,
    상기 SAC 식각시 식각경사로 비트라인 측벽에 남게 되는 HDP산화막은 후속 세정공정에서 HF를 이용하여 제거하는 것을 특징으로 하는 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법.
  5. 제2항에 있어서,
    상기 스토리지노드 콘택 스페이서는 질화막, 산화막 또는 산화질화막으로 형성하는 것을 특징으로 하는 이중 스페이서를 이용한 라인형태의 스토리지노드 콘택홀 형성방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100450686B1 (ko) * 2002-12-12 2004-10-01 삼성전자주식회사 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법
KR100576083B1 (ko) * 2003-12-26 2006-05-03 삼성전자주식회사 반도체 장치 및 그 제조방법
KR101924020B1 (ko) 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08167700A (ja) * 1994-12-09 1996-06-25 Lg Semicon Co Ltd 半導体装置の製造方法
KR19990011637A (ko) * 1997-07-24 1999-02-18 윤종용 반도체장치의 매몰 콘택홀 형성방법
JPH1154724A (ja) * 1997-08-06 1999-02-26 Sony Corp 半導体装置の製造方法
KR19990020188A (ko) * 1997-08-30 1999-03-25 한찬기 수중온실
KR19990080565A (ko) * 1998-04-18 1999-11-15 윤종용 반도체 메모리 장치의 제조 방법 및 반도체 메모리 장치의 레이아웃
KR20000027444A (ko) * 1998-10-28 2000-05-15 윤종용 반도체 메모리 장치의 콘택홀 형성방법
KR20010001147A (ko) * 1999-06-02 2001-01-05 윤종용 커패시터 형성 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08167700A (ja) * 1994-12-09 1996-06-25 Lg Semicon Co Ltd 半導体装置の製造方法
KR19990011637A (ko) * 1997-07-24 1999-02-18 윤종용 반도체장치의 매몰 콘택홀 형성방법
JPH1154724A (ja) * 1997-08-06 1999-02-26 Sony Corp 半導体装置の製造方法
KR19990020188A (ko) * 1997-08-30 1999-03-25 한찬기 수중온실
KR19990080565A (ko) * 1998-04-18 1999-11-15 윤종용 반도체 메모리 장치의 제조 방법 및 반도체 메모리 장치의 레이아웃
KR20000027444A (ko) * 1998-10-28 2000-05-15 윤종용 반도체 메모리 장치의 콘택홀 형성방법
KR20010001147A (ko) * 1999-06-02 2001-01-05 윤종용 커패시터 형성 방법

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