KR100611779B1 - 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 랜딩플러그콘택 공정후에 화학적기계적연마 공정을 적용하지 않으면서도 셀영역과 주변영역간의 단차를 개선시킬 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역의 정의된 반도체 기판 상에 다수의 게이트라인을 형성하는 단계; 상기 게이트라인을 포함한 전면에 상기 게이트라인 사이를 갭필하는 BPSG막을 형성하는 단계; 상기 BPSG막 상에 상기 BPSG막에 비해 상대적으로 습식식각률이 느린 HDP 산화막을 형성하는 단계; 상기 HDP 산화막을 평탄화시키는 단계; 상기 HDP 산화막과 BPSG막을 선택적으로 식각하여 상기 게이트라인 사이를 개방시키는 콘택홀패턴을 형성하는 단계; 및 상기 콘택홀패턴에 대해 습식식각을 이용한 세정 공정을 진행하는 단계를 포함한다.
갭필, BPSG, HDP, 식각률, 디싱, 콘택홀

Description

반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트라인 34 : 스페이서질화막
35 : 스페이서산화막 38 : 셀스페이서질화막
39 : BPSG막 40 : 단차제어용 절연막
44 : 랜딩플러그콘택
본 발명은 반도체 제조 기술에 관한 것으로, 특히 보이드를 방지하도록 한 반도체소자의 제조 방법에 관한 것이다.
본 발명은 반도체 제조 기술에 관한 것으로, 특히 셀영역과 주변영역의 단차를 개선한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체 소자의 집적도가 향상됨에 따라, 반도체 DRAM 소자의 구조가 복잡해지며, 패턴 밀도가 높은 셀영역과 이 셀영역에 비해 패턴 밀도가 낮은 주변영역 간에 단차가 심하게 발생된다.
따라서, 이를 해결하기 위해 셀영역 및 주변영역을 덮는 박막 표면에 CMP(Chemical Mechanical Polishing) 등의 공정을 진행시키어 표면의 기복을 없애 평탄화하려는 통상적인 공정이 진행된다. 상기 박막은 평탄화막 역할과 동시에 층간절연 역할을 한다.
도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(11)에 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 다수의 게이트라인(13)을 형성한다. 이때, 게이트라인(13)은 게이트산화막, 게이트전극 및 게이트하드마스크질화막의 순서로 적층된 것이다.
다음으로, 게이트라인(13)을 포함한 반도체 기판(11)의 전면에 스페이서질화막(14)과 스페이서산화막(15)을 차례로 증착한다. 그리고 나서, 반도체 기판(11)의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 덮고 주변영역을 오픈시키는 제1마스크층(16)을 형성한다. 이때, 제1마스크층(16)은 주변영역의 트 랜지스터의 N+/P+ 접합을 형성하기 위한 마스크이다.
다음으로, 제1마스크층(16)에 의해 노출된 주변영역의 스페이서산화막(15)과 스페이서질화막(14)을 스페이서식각(spacer etch)하여 주변영역의 게이트라인의 양측벽에 접하는 게이트스페이서(15a/14a)를 형성한다. 이어서, 주변영역의 트랜지스터의 N+ 접합 또는 P+ 접합을 형성하기 위한 이온주입(19)을 진행한다.
도 1b에 도시된 바와 같이, 제1마스크층(16)을 제거한 후, 전면에 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 오픈시키고 주변영역 및 셀영역과 주변영역의 경계부분을 덮는 제2마스크층(17)을 형성한다. 이때, 제2마스크층(17)은 셀영역오픈마스크층이라고 약칭한다.
이어서, 제2마스크층(17)에 의해 노출된 셀영역의 스페이서산화막(15)을 선택적으로 습식식각한다. 이때, 스페이서질화막(14)이 식각배리어 역할을 하며, 셀영역과 주변영역의 경계부분에 스페이서산화막(15b)이 일부 잔류할 수 있다.
다음으로, 제2마스크층(17)을 이온주입마스크로 이용하여 전면에 셀이온주입을 진행한다.
도 1c에 도시된 바와 같이, 제2마스크층(17)을 제거한 후에, 전면에 셀스페이서질화막(18)을 증착한다.
다음으로, 반도체 기판(11)의 전면에 평탄화를 위한 층간절연막으로서 BPSG막(19)을 증착한다. 이때, BPSG막(19)은 셀영역의 조밀하게 형성된 게이트라인 사이는 물론 주변영역의 드물게 형성된 게이트라인 사이까지 충분히 채울수 있도록 6000Å 두께로 증착한다.
위와 같이, BPSG막(19)을 두껍게 증착한다고 하더라도 셀영역과 주변영역간에는 여전히 단차(S1)가 존재한다.
도 1d에 도시된 바와 같이, BPSG막(19)을 화학적기계적연마를 이용하여 평탄화시킨다.
도 1e에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 랜딩플러그콘택을 위한 콘택마스크(20)를 형성한다. 이어서, 콘택마스크(20)를 식각마스크로 BPSG(19)을 식각하여 콘택홀 패턴(21)을 형성한다.
도 1f에 도시된 바와 같이, 콘택마스크(21)를 제거한 후, 콘택홀패턴(21)에 대해 세정공정을 진행한다.
다음으로 전면에 버퍼산화막(22)을 증착한다. 이때, 버퍼산화막(22) 증착시 콘택홀패턴(21)의 측벽 및 바닥부분에는 적게 증착되고 콘택홀 패턴(21)을 제외한 주변 지역에서는 두껍게 증착되는 나쁜 계단도포성을 갖도록 증착하여 랜딩플러그콘택과 게이트라인간의 쇼트 마진을 확보한다.
도 1g에 도시된 바와 같이, 버퍼산화막(22)을 에치백하여 콘택홀(21a)을 개방시킨다. 이때, 버퍼산화막(22) 에치백시 콘택홀패턴(21)의 바닥에 형성된 셀스페이서질화막(18)과 스페이서질화막(14)이 동시에 에치백되어 콘택홀(21a)이 완전히 개방된다.
도 1h에 도시된 바와 같이, 콘택홀(21a)을 채울때까지 전면에 폴리실리콘막을 증착한 후, 게이트라인의 표면이 드러날때까지 폴리실리콘막의 화학적기계적연 마(CMP) 공정을 진행하여 이웃한 셀간에 서로 분리되는 랜딩플러그콘택(23)을 형성한다.
이때, 랜딩플러그콘택(23) 형성시 연마율차이로 인한 BPSG막(19)의 디싱(Dishing) 및 후세정시 BPSG막(19)의 식각손실로 인해 주변영역에서 게이트라인간 단차('S2')가 여전히 존재한다.
도 1i에 도시된 바와 같이, 랜딩플러그콘택(23)을 포함한 전면에 층간절연막(24)을 증착한다. 이때, 랜딩플러그콘택(23) 형성후에 주변영역에 단차가 존재하므로 층간절연막(24)을 3000Å 두께로 두껍게 증착하여 단차 지역을 충분히 채운다.
따라서, 층간절연막(24) 증착후에 추가로 평탄화를 위한 화학적기계적연마 공정을 진행한다.
상술한 종래 기술은 셀영역에 형성된 스페이서산화막 제거 및 셀스페이서질화막 증착후에 게이트라인 사이를 채우는 분리절연막으로서 BPSG막을 두껍게 증착하고, 이 BPSG막을 평탄화시키기 위해 화학적기계적연마(CMP) 공정을 진행하고 있다.
그러나, 종래기술은 분리절연막이 BPSG 단독인 경우 CMP시 연마율 차이가 높고 세정시 습식각이 빨라 패턴이 있는 부분에서 단차('S3')가 발생하므로 후속 비트라인 형성시 패턴불량을 제어하기 위해 추가로 화학적기계적연마(CMP) 공정을 진행해야만 하는 문제점이 있다. 위와 같이, 추가로 진행되는 화학적기계적연마 공정은 연마량 관리 및 스크래치(Scratch) 발생 등의 공정 관리가 어렵고, 고가의 장치 와 소모품 비용 등에 의한 비용 증가가 발생하는 문제가 있다.
또한, 콘택홀 패턴(21) 형성후 세정시 분리막인 BPSG막 단독인 경우 습식식각 손실로 인해 패턴 찌그러짐(도 1f의 'X' 참조)이 유발되어 CMP후 분리불량을 초래한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위헤 제안된 것으로, 랜딩플러그콘택 공정후에 화학적기계적연마 공정을 적용하지 않으면서도 셀영역과 주변영역간의 단차를 개선시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역의 정의된 반도체 기판 상에 다수의 게이트라인을 형성하는 단계; 상기 게이트라인을 포함한 전면에 상기 게이트라인 사이를 갭필하는 BPSG막을 형성하는 단계; 상기 BPSG막 상에 상기 BPSG막에 비해 상대적으로 습식식각률이 느린 HDP 산화막을 형성하는 단계; 상기 HDP 산화막을 평탄화시키는 단계; 상기 HDP 산화막과 BPSG막을 선택적으로 식각하여 상기 게이트라인 사이를 개방시키는 콘택홀패턴을 형성하는 단계; 및 상기 콘택홀패턴에 대해 습식식각을 이용한 세정 공정을 진행하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(31)에 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 다수의 게이트라인(33)을 형성한다. 이때, 게이트라인(33)은 도시되지 않았지만, 게이트산화막, 게이트전극 및 게이트하드마스크의 순서로 적층된 것이고, 셀영역에서는 조밀하게 형성되는데 반해 주변영역에서 드물게 형성된다.
다음으로, 게이트라인(33)을 포함한 반도체 기판(31)의 전면에 스페이서질화막(34)과 스페이서산화막(35)을 차례로 증착한다. 그리고 나서, 반도체 기판(31)의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 덮고 주변영역을 오픈시키는 제1마스크층(36)을 형성한다. 이때, 제1마스크층(36)은 주변영역의 트랜지스터의 N+ 접합 및 P+ 접합을 형성하기 위한 마스크이다.
다음으로, 제1마스크층(36)에 의해 노출된 주변영역의 스페이서산화막(35)과 스페이서질화막(34)을 스페이서식각(spacer etch)하여 주변영역의 게이트라인의 양 측벽에 접하는 게이트스페이서(35a/34a)를 형성한다. 이어서, 주변영역의 트랜지스터의 N+ 접합 및 P+ 접합(도시 생략)을 형성하기 위한 이온주입공정을 진행한다.
위와 같은 스페이서 식각후에 셀영역에는 여전히 스페이서산화막(35)과 스페이서질화막(34)이 잔류하고, 주변영역은 스페이서산화막과 스페이서질화막이 이중 스페이서(35a/34a)로 형성된다. 따라서, 셀영역에 비해 주변영역이 낮은 단차가 발생한다.
도 2b에 도시된 바와 같이, 제1마스크층(36)을 제거한 후, 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 오픈시키고 셀영역과 주변영역의 경계부분 및 주변영역을 덮는 제2마스크층(37)을 형성한다. 이때, 제2마스크층(37)은 셀영역오픈 마스크층이라고 약칭한다.
이어서, 제2마스크층(37)을 식각마스크로 이용하여 셀영역의 스페이서산화막(35)을 습식식각의 방법인 딥아웃(Dip-out)을 통해 제거한다. 이때, 스페이서산화막(35)에 대해 습식식각 선택비를 갖는 스페이서질화막(34)은 식각배리어 역할을 하므로 딥아웃시 제거되지 않는다. 여기서, 습식식각후에 셀영역과 주변영역의 경계부분에 스페이서산화막(35b)이 일부 잔류할 수 있다.
다음으로, 제2마스크층(37)을 이온주입마스크로 이용하여 전면에 셀이온주입을 진행한다.
도 2c에 도시된 바와 같이, 제2마스크층(37)을 제거한 후, 전면에 셀스페이서질화막(38)을 증착한다.
다음으로, 셀스페이서질화막(38)을 포함한 반도체 기판(31)의 전면에 BPSG막(39)을 증착한다. 이때, BPSG막(39)은 500Å∼2000Å 두께로 얇게 증착한다. 여기서, BPSG막(39)을 500Å∼2000Å 두께의 얇은 두께로 증착하더라도 게이트라인 사이의 갭을 채울 수 있다.
도 2d에 도시된 바와 같이, BPSG막(39) 상에 셀영역과 주변영역간 단차제어를 위한 단차제어용 절연막(40)을 증착한다. 이때, 단차제어용 절연막(40)으로는 고밀도플라즈마방식의 산화막(High Density Plasma Oxide)을 이용하며, 그 두께는 셀영역과 주변영역간 단차에 따라 적절히 조절하되, 3500Å∼5500Å 두께가 바람직하다.
상기한 단차제어용 절연막(40)으로 사용되는 고밀도플라즈마방식의 산화막은 BPSG막(39)보다 습식 식각률이 느린 것으로 알려져 있다.
위와 같이, 셀영역의 갭필과 주변영역과 셀영역간 평탄화를 위한 게이트라인간 절연을 위한 절연막을 BPSG막(39)과 단차제어용 절연막(40)의 이중으로 분리하여 증착한다. 따라서, BPSG막(39)을 얇게 증착하여 게이트라인 사이의 갭을 채우고, 추가로 고밀도플라즈마방식의 산화막을 이용하여 단차제어용 절연막(40)을 두껍게 증착한다.
도 2e에 도시된 바와 같이, 단차제어용 절연막(40)을 화학적기계적연마를 이용하여 평탄화시킨다.
도 2f에 도시된 바와 같이, 평탄화된 구조물의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역에 랜딩플러그콘택을 형성하기 위한 콘택마스크(41)를 형성한 후, 콘택마스크(41)를 식각마스크로 단차제어용 절연막(40)과 BPSG막(39)을 식각하여 콘택홀 패턴(42)을 형성한다.
도 2g에 도시된 바와 같이, 콘택마스크(41)를 제거한 후, 습식식각을 이용한 후세정 공정을 진행한다.
상기한 후세정 공정시, BPSG막(39)은 습식식각이 빨라서 콘택홀패턴(42)의 바텀CD를 충분히 확보할 수 있고, 콘택홀패턴(42)의 탑부분은 단차제어용 절연막(40)으로 사용된 고밀도플라즈마산화막이 습식식각이 느리기 때문에 습식식각 어택이 없다. 이는 후속 CMP공정후 랜딩플러그콘택의 브릿지 마진을 증가시킨다.
다음으로, 후세정 공정이 완료된 콘택홀패턴(42)을 포함한 전면에 버퍼산화막(43)을 증착한다. 이때, 버퍼산화막(43) 증착시 콘택홀패턴(42)의 측벽 및 바닥부분에는 적게 증착되고 콘택홀 패턴(42)을 제외한 주변 지역에서는 두껍게 증착되는 열악한 계단도포성을 갖도록 증착하여 랜딩플러그콘택과 게이트라인간의 쇼트 마진을 확보한다.
도 2h에 도시된 바와 같이, 버퍼산화막(43)을 에치백하여 콘택홀패턴(42) 아래의 셀접합을 노출시킨는 콘택홀(42a)을 개방시킨다. 이때, 버퍼산화막(43) 에치백시 콘택홀패턴(42)의 바닥에 형성된 셀스페이서질화막(38)과 스페이서질화막(34)이 동시에 에치백되어 콘택홀(42a)이 완전히 개방된다.
도 2i에 도시된 바와 같이, 콘택홀(42a)을 채울때까지 전면에 폴리실리콘막을 증착한 후, 게이트라인(33)의 표면이 드러날때까지 폴리실리콘막의 화학적기계 적연마(CMP) 공정을 진행하여 이웃한 셀간에 서로 분리되는 랜딩플러그콘택(44)을 형성한다.
위와 같은 랜딩플러그(44) 형성을 위한 화학적기계적연마 공정시 주변영역도 동시에 평탄화되고, 따라서 주변영역의 게이트라인 사이에는 단차제어용 절연막(40)과 BPSG막(39)이 평탄화되어 잔류한다.
한편, 종래기술에서는 랜딩플러그 형성을 위한 CMP시 주변영역에서 BPSG막의 디싱이 발생하고, 후세정시 BPSG막이 손실되어 단차가 증가하였으나, 본 발명은 BPSG막과 달리 CMP 공정시 연마되는 절연막이 단차제어용 절연막(40)인 HDP막이므로 디싱현상이 발생하지 않는다.
따라서, CMP 공정후에 진행하는 후세정공정시 HDP막인 단차제어용 절연막(40)은 습식각률이 느리므로 주변영역에 단차가 발생하지 않는다.
후속 공정으로, 랜딩플러그콘택(44)을 포함한 전면에 층간절연막을 증착하는데, 이때, 랜딩플러그콘택(44) 형성후에 셀영역과 주변영역의 단차가 제거되었으므로 층간절연막 증착후 추가 평탄화를 위한 화학적기계적연마 공정을 진행하지 않아도 된다.
후속 공정으로 비트라인 콘택 및 비트라인을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트라인간 갭필 절연막 증착시 플로잉특성이 양호한 BPSG와 주변영역의 단차제어 및 CMP시 패턴보호를 위한 HDP 산화막을 이중으로 증착하므로써 주변영역의 게이트라인의 디싱 및 단차제어가 가능하여 후속 층간절연막의 평탄화를 위한 CMP 공정을 생략할 수 있는 효과가 있다.
또한, 콘택홀패턴 형성후 진행되는 후세정공정시에 콘택홀패턴의 상부에 습식각률이 느린 HDP산화막이 존재하므로써 랜딩플러그콘택간 분리불량을 방지할 수 있는 효과가 있다.

Claims (5)

  1. 셀영역과 주변영역의 정의된 반도체 기판 상에 다수의 게이트라인을 형성하는 단계;
    상기 게이트라인을 포함한 전면에 상기 게이트라인 사이를 갭필하는 BPSG막을 형성하는 단계;
    상기 BPSG막 상에 상기 BPSG막에 비해 상대적으로 습식식각률이 느린 HDP 산화막을 형성하는 단계;
    상기 HDP 산화막을 평탄화시키는 단계;
    상기 HDP 산화막과 BPSG막을 선택적으로 식각하여 상기 게이트라인 사이를 개방시키는 콘택홀패턴을 형성하는 단계; 및
    상기 콘택홀패턴에 대해 습식식각을 이용한 세정 공정을 진행하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 세정공정이 완료된 콘택홀패턴 상부에 버퍼산화막을 형성하는 단계;
    상기 버퍼산화막을 에치백하여 상기 게이트라인 사이를 완전히 개방시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 채울때까지 전면에 폴리실리콘막을 증착하는 단계; 및
    상기 게이트라인의 표면이 드러날때까지 상기 폴리실리콘막을 화학적기계적연마하여 랜딩플러그콘택을 형성하는 단계
    를 더 포함하는 반도체소자의 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 BPSG막은, 500Å∼2000Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 HDP 산화막은, 3500Å∼5500Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
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